JPH0587884A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH0587884A JPH0587884A JP3250893A JP25089391A JPH0587884A JP H0587884 A JPH0587884 A JP H0587884A JP 3250893 A JP3250893 A JP 3250893A JP 25089391 A JP25089391 A JP 25089391A JP H0587884 A JPH0587884 A JP H0587884A
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- JP
- Japan
- Prior art keywords
- timing
- generator
- pattern
- test
- signal
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- Pending
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Abstract
(57)【要約】
【目的】半導体試験装置において、一台のパターン発生
器から分散して実装されているタイミング発生器を制御
する方法を提供する。 【構成】パターン発生器１用のタイミング発生器２を設
け、パターン発生器１の出力信号１００，１０１をＦＩ
ＦＯ３を介して、分散して実装したタイミング発生器４
に供給し、タイミング信号１０４を制御する。
器から分散して実装されているタイミング発生器を制御
する方法を提供する。 【構成】パターン発生器１用のタイミング発生器２を設
け、パターン発生器１の出力信号１００，１０１をＦＩ
ＦＯ３を介して、分散して実装したタイミング発生器４
に供給し、タイミング信号１０４を制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の試験装置に
関する。
関する。
【０００２】
【従来の技術】従来の装置は、特開昭６１−２８６７６
８号公報に記載されているように、パターン発生器およ
びタイミング発生器はテスタに対して一台ずつ搭載した
シェアード・リソース方式のテスタであった。従って、
被試験素子に印加する試験波形のタイミングおよび被試
験素子の出力波形を期待値と比較するタイミングは、パ
ターン発生器からのタイミング選択信号により、タイミ
ング発生器を制御して、テスト周期毎に制御していた。
８号公報に記載されているように、パターン発生器およ
びタイミング発生器はテスタに対して一台ずつ搭載した
シェアード・リソース方式のテスタであった。従って、
被試験素子に印加する試験波形のタイミングおよび被試
験素子の出力波形を期待値と比較するタイミングは、パ
ターン発生器からのタイミング選択信号により、タイミ
ング発生器を制御して、テスト周期毎に制御していた。
【０００３】
【発明が解決しようとする課題】上記従来技術は一台の
パターン発生器のタイミング選択信号によって、一台の
タイミング発生器を制御していた。一方、テスタは試験
精度を向上するため、被試験素子に印加する試験波形の
タイミングおよび被試験素子からの出力波形を期待値と
比較するタイミングを発生するタイミング発生器を被試
験素子のピンに対応して装備したパーピン方式のテスタ
が開発されている。このパーピン方式テスタのタイミン
グ発生器はピン数に比例するため、パターン発生器から
のタイミング信号を多数のタイミング発生器に同期して
分配する必要があった。しかし、タイミング選択信号を
パーピン方式テスタのタイミング発生器に分配するに
は、ハードウエアの増大に伴うコスト上昇があり、問題
があった。
パターン発生器のタイミング選択信号によって、一台の
タイミング発生器を制御していた。一方、テスタは試験
精度を向上するため、被試験素子に印加する試験波形の
タイミングおよび被試験素子からの出力波形を期待値と
比較するタイミングを発生するタイミング発生器を被試
験素子のピンに対応して装備したパーピン方式のテスタ
が開発されている。このパーピン方式テスタのタイミン
グ発生器はピン数に比例するため、パターン発生器から
のタイミング信号を多数のタイミング発生器に同期して
分配する必要があった。しかし、タイミング選択信号を
パーピン方式テスタのタイミング発生器に分配するに
は、ハードウエアの増大に伴うコスト上昇があり、問題
があった。
【０００４】本発明の目的はタイミング選択信号を各ピ
ンに装備したタイミング発生器に同時刻に分配する必要
がない半導体試験装置を提供することにある。
ンに装備したタイミング発生器に同時刻に分配する必要
がない半導体試験装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明はパターン発生器用のタイミング発生器を設
けるとともに、各ピンに配置したタイミング発生器に先
入れ先出しメモリ（以下，ＦＩＦＯと記す。）を設け、
パターン発生器からのタイミング選択信号およびテスト
パターンを一時保持する様にした。
に、本発明はパターン発生器用のタイミング発生器を設
けるとともに、各ピンに配置したタイミング発生器に先
入れ先出しメモリ（以下，ＦＩＦＯと記す。）を設け、
パターン発生器からのタイミング選択信号およびテスト
パターンを一時保持する様にした。
【０００６】
【作用】パターン発生器はパターン発生器用のタイミン
グ発生器からのテスト周期信号に同期して、タイミング
選択信号をパターン発生器用タイミング発生器およびＦ
ＩＦＯに分配する。ＦＩＦＯはピンに対応した各々のタ
イミング発生器のテスト周期信号を読みだしクロックと
して、各々のタイミング発生器にタイミング選択信号を
供給する。さらに、ＦＩＦＯはテストパターンを波形フ
ォーマッタおよびデジタルコンパレータに供給する。
グ発生器からのテスト周期信号に同期して、タイミング
選択信号をパターン発生器用タイミング発生器およびＦ
ＩＦＯに分配する。ＦＩＦＯはピンに対応した各々のタ
イミング発生器のテスト周期信号を読みだしクロックと
して、各々のタイミング発生器にタイミング選択信号を
供給する。さらに、ＦＩＦＯはテストパターンを波形フ
ォーマッタおよびデジタルコンパレータに供給する。
【０００７】
【実施例】以下、本発明の実施例を図１を用いて説明す
る。本発明による半導体試験装置は、図１に示すよう
に、パターン発生器１、パターン発生器用タイミング発
生器２、ＦＩＦＯ３ａ，３ｂ，３ｃ、タイミング発生器
４ａ，４ｂ，４ｃ、波形フォーマッタ５ａ，５ｂ，５
ｃ、デジタルコンパレータ６ａ，６ｂ，６ｃ、ドライバ
７ａ，７ｂ，７ｃ、コンパレータ８ａ，８ｂ，８ｃより
なる。パターン発生器１はタイミング選択信号１００の
指示にしたがってタイミング発生器２が作成したテスト
周期信号１０２に同期して、テストパターン１０１およ
びタイミング選択信号１００を出力する。テストパター
ン１０１およびタイミング選択信号１００はＦＩＦＯ３
にタイミング発生器２が作成したテスト周期信号を書き
込みクロックとして、記憶される。記憶されたタイミン
グ選択信号１００およびテストパターン１０１は各ピン
に対応して装備したタイミング発生器４ａ，４ｂ，４ｃ
が各々作成したテスト周期信号１０３ａ，１０３ｂ，１
０３ｃにより読みだされ、タイミング選択信号１００
ａ，１００ｂ，１００ｃは各々のタイミング発生器４
ａ，４ｂ，４ｃに供給される。テストパターン１０１
ａ，１０１ｂ，１０１ｃも同様に対応した波形フォーマ
ッタ５ａ，５ｂ，５ｃに供給される。波形フォーマッタ
５ａ，５ｂ，５ｃはタイミング発生器４ａ，４ｂ，４ｃ
によって作成されたタイミング信号１０４ａ，１０４
ｂ，１０４ｃとテストパターン１０１ａ，１０１ｂ，１
０１ｃから被試験素子に印加する試験波形１０５ａ，１
０５ｂ，１０５ｃを作成する。
る。本発明による半導体試験装置は、図１に示すよう
に、パターン発生器１、パターン発生器用タイミング発
生器２、ＦＩＦＯ３ａ，３ｂ，３ｃ、タイミング発生器
４ａ，４ｂ，４ｃ、波形フォーマッタ５ａ，５ｂ，５
ｃ、デジタルコンパレータ６ａ，６ｂ，６ｃ、ドライバ
７ａ，７ｂ，７ｃ、コンパレータ８ａ，８ｂ，８ｃより
なる。パターン発生器１はタイミング選択信号１００の
指示にしたがってタイミング発生器２が作成したテスト
周期信号１０２に同期して、テストパターン１０１およ
びタイミング選択信号１００を出力する。テストパター
ン１０１およびタイミング選択信号１００はＦＩＦＯ３
にタイミング発生器２が作成したテスト周期信号を書き
込みクロックとして、記憶される。記憶されたタイミン
グ選択信号１００およびテストパターン１０１は各ピン
に対応して装備したタイミング発生器４ａ，４ｂ，４ｃ
が各々作成したテスト周期信号１０３ａ，１０３ｂ，１
０３ｃにより読みだされ、タイミング選択信号１００
ａ，１００ｂ，１００ｃは各々のタイミング発生器４
ａ，４ｂ，４ｃに供給される。テストパターン１０１
ａ，１０１ｂ，１０１ｃも同様に対応した波形フォーマ
ッタ５ａ，５ｂ，５ｃに供給される。波形フォーマッタ
５ａ，５ｂ，５ｃはタイミング発生器４ａ，４ｂ，４ｃ
によって作成されたタイミング信号１０４ａ，１０４
ｂ，１０４ｃとテストパターン１０１ａ，１０１ｂ，１
０１ｃから被試験素子に印加する試験波形１０５ａ，１
０５ｂ，１０５ｃを作成する。
【０００８】一方、被試験素子の出力波形はコンパレー
タ８ａ，８ｂ，８ｃを介してデジタルコンパレータ６
ａ，６ｂ，６ｃに入力される。デジタルコンパレータ６
ａ，６ｂ，６ｃはテストパターン１０１ａ，１０１ｂ，
１０１ｃと被試験素子の出力波形をタイミング発生器４
ａ，４ｂ，４ｃが作成したタイミング信号１０４ａ，１
０４ｂ，１０４ｃのタイミングで比較し、被試験素子の
良否判定を行なう。
タ８ａ，８ｂ，８ｃを介してデジタルコンパレータ６
ａ，６ｂ，６ｃに入力される。デジタルコンパレータ６
ａ，６ｂ，６ｃはテストパターン１０１ａ，１０１ｂ，
１０１ｃと被試験素子の出力波形をタイミング発生器４
ａ，４ｂ，４ｃが作成したタイミング信号１０４ａ，１
０４ｂ，１０４ｃのタイミングで比較し、被試験素子の
良否判定を行なう。
【０００９】
【発明の効果】本発明は、このように構成されているの
で以下のような効果を奏する。
で以下のような効果を奏する。
【００１０】パターン発生器と各ピンに装備したタイミ
ング発生器、波形フォーマッタ、デジタルコンパレータ
間にタイミング選択信号およびテストパターンを一時保
存するためのＦＩＦＯを設けたので、パターン発生器の
タイミング選択信号およびテストパターンを各ピンに配
置したタイミング発生器、波形フォーマッタ、デジタル
コンパレータに同時刻に分配する必要がなくなり、分配
のハードウエアを簡便にすることが出来る。
ング発生器、波形フォーマッタ、デジタルコンパレータ
間にタイミング選択信号およびテストパターンを一時保
存するためのＦＩＦＯを設けたので、パターン発生器の
タイミング選択信号およびテストパターンを各ピンに配
置したタイミング発生器、波形フォーマッタ、デジタル
コンパレータに同時刻に分配する必要がなくなり、分配
のハードウエアを簡便にすることが出来る。
【００１１】さらに、テストパターン発生器用のタイミ
ング発生器を設けたことにより、パターン発生器とパタ
ーン発生器用のタイミング発生器を近接して配置するこ
とが可能となり、高い試験速度においてもタイミング信
号の実時間制御が出来る。
ング発生器を設けたことにより、パターン発生器とパタ
ーン発生器用のタイミング発生器を近接して配置するこ
とが可能となり、高い試験速度においてもタイミング信
号の実時間制御が出来る。
【図１】本発明の一実施例を示すブロック図。
１…パターン発生器、２…タイミング発生器、３…ＦＩ
ＦＯ、４…タイミング発生器、５…波形フォーマッタ、
６…デジタルコンパレータ、７…ドライバ、８…コンパ
レータ。
ＦＯ、４…タイミング発生器、５…波形フォーマッタ、
６…デジタルコンパレータ、７…ドライバ、８…コンパ
レータ。
Claims (3)
- 【請求項１】パターン発生器駆動用のタイミング発生器
と接続し、パターン発生器からのタイミング選択信号と
テストパターンを一時記憶するＦＩＦＯを介して、前記
各タイミング発生器、波形フォーマッタ、デジタルコン
パレータに供給することを特徴とする半導体試験装置。 - 【請求項２】請求項１において、前記パターン発生器の
前記タイミング選択信号およびテストパターンを前記各
ＦＩＦＯに供給するための配線がシリアルネットである
半導体試験装置。 - 【請求項３】請求項１において、前記パターン発生器の
前記タイミング選択信号および前記テストパターンを前
記各ＦＩＦＯに供給するための配線がラジアルネットで
ある半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250893A JPH0587884A (ja) | 1991-09-30 | 1991-09-30 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250893A JPH0587884A (ja) | 1991-09-30 | 1991-09-30 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0587884A true JPH0587884A (ja) | 1993-04-06 |
Family
ID=17214594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250893A Pending JPH0587884A (ja) | 1991-09-30 | 1991-09-30 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0587884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008096107A (ja) * | 2006-10-05 | 2008-04-24 | Yokogawa Electric Corp | 半導体試験装置 |
| JP5025042B2 (ja) * | 1998-04-15 | 2012-09-12 | テラダイン・インコーポレーテッド | 自動試験装置のための高速リアルタイム状態相互接続 |
-
1991
- 1991-09-30 JP JP3250893A patent/JPH0587884A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5025042B2 (ja) * | 1998-04-15 | 2012-09-12 | テラダイン・インコーポレーテッド | 自動試験装置のための高速リアルタイム状態相互接続 |
| JP2008096107A (ja) * | 2006-10-05 | 2008-04-24 | Yokogawa Electric Corp | 半導体試験装置 |
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