JP2003505697A - 高精度マルチモデル半導体検査のための低コストタイミングシステム - Google Patents
高精度マルチモデル半導体検査のための低コストタイミングシステムInfo
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Abstract
Description
テムに関し、より詳細には、半導体デバイステスタにおいて用いるためのタイミ
ングシステムおよび関連する方法に関する。発明の背景 自動検査装置は、半導体デバイスの製造において重要な製造上の役割を果たす
。一般に個別に「テスタ」と呼ばれる個別ユニットが、ウェーハ(プローブ検査
による)およびパッケージ化されたデバイスレベルの両方において、各デバイス
の動作を検査する。
あるいは複数の特定の応用形態に固有の特徴(機能)の組み合わせを提供する。
望ましい機能は通常、コスト、自由度(柔軟性)、精度および使いやすさのよう
な判定基準の組み合わせあるいはトレードオフを含む。一般的に言うと、テスタ
に含まれる機能が多いほど、コストが高くなる。
ング発生回路である。テスタタイミングシステムは一般に、プリプログラム(事
前プログラム)されたパターンデータにしたがって、被検査デバイス(DUT)
の検査サイクル中に正確な信号遅延を確立する。その遅延は、テスタドライバ/
コンパレータ回路のための固有の検査イベント(たとえば、ハイへのドライブ、
ローへのドライブ、ストローブ等)を指示するための役割を果たす。
(微細)遅延回路を用いて、ピコ秒オーダのタイミング分解能(最も小さい選択
可能なタイミング増分)を作り出すタイミング発生器を用いる。粗遅延回路はた
とえば、入力クロックの整数倍に基づいて出力を生成する同期カウンタを含む。
型的にはインターポレータ(補間器)が用いられる。中間遅延は多くの場合に、
システムクロック信号を「中間の」スライスされた時間インターバルに分割する
複数の遅延素子によって実現される。微細遅延は一般に、通常、ランプ(ramp)
電圧信号を受信するための入力と、デジタルーアナログコンバータ(DAC)か
らの出力を受信するための入力とからなる一対のアナログ入力を含む遅延回路に
よって達成される。DACは、所望の遅延を表すデジタルワードを閾値電圧に変
換する。ランプ電圧がDACによって設定される閾値に達するとき、補間器は、
システムクロックの微細な小部分だけオフセットされた信号を生成する。
・フライ(on-the-fly)」に、即ち「随時処理」によってDACからの遅延値を
変更するオプション機能である。周期切替えおよびタイミング切替えの両方に対
して、そのような「随時処理(オン・ザ・フライ)」能力を有する補間器を用いる
非常に自由度の高いテスタは、Teradyne社(Agoura Hills、California)によって
製造されるモデルJ973テスタである。このテスタはさらに、種々の補間器の
ためのタイミングを制御するために、プリプログラムされたタイミング値を格納
するためのエッジセット(edgeset)メモリを備える。随時(オン・ザ・フライ
式に)変更を達成するために必要とされる回路およびソフトウエアは一般に、テ
スタのコストを著しく上昇させるが、その能力は、250MHzまでのDUTの
動作を検査する際に、高いレベルの自由度を提供する。
最小にするために、タイミングシステムのための1つの提案は、DUT周期中に
ある程度制限されたタイミング選択のパレットを与えるように、エッジセットメ
モリのない「固定された」補間器を利用することである。その提案は、Teradyne
社(Agoura Hills、California)によって製造されるTeradyneモデルJ9
21テスタに含まれており、アナログ遅延値が随時変化できないように補間器を
予め設定した。システム内のタイミング発生器の数に対応したタイミング遅延の
選択を提供するために、遅延値はユーザ仕様にしたがって設定された。こうして
、そのシステムは、ある程度低減されたレベルのタイミング自由度を提供しなが
ら、「随時処理(オン・ザ・フライ)」回路およびエッジセットメモリを削除す
ることによりコストを最小にした。
補間器プローチ(手法)は、半導体製造業者によって望まれる自由度のレベルを
欠いていた。自由度の欠如は、1組の固定補間器からのタイミング選択の明らか
な不足に起因していた。より多くの補間器を設けることによりその選択値を増加
することはできたが、追加されるハードウエアが、「オン・ザ・フライ」回路を
削除することにより本来もたらされる全ての利点を相殺してしまうことになる。
ているので、コストのかかる「オン・ザ・フライ」回路およびソフトウエアの妥
当性が減少している。その理由は、そのような速度では、比較的少ないタイプの
波形しか利用されないことである。エミュレートする波形の数が少ない場合、テ
スタのタイミング自由度は重要ではない。
半導体デバイスは、比較的「低速」(約100〜200MHz)のポートも実装
する。こうして、そのようなデバイスを完全に検査するために、高速パターンお
よび低速パターンの両方が必要とされる。したがって、多くの製造業者は、非常
に自由度の高いタイミングシステムに関連する明らかな検査上の利点をもたらす
ことのない、特徴を削除したテスタに費用をかけたがらない。結果として、製造
業者は多くの場合に、大部分の検査の場合に実際に必要とされる機能より多くの
機能を提供するコストの高いテスタを購入することになる。
イミングシステムが必要とされているが、これまでは利用できなかった。さらに
、そのようなシステムは、適当に高い精度で、低速、中分解能および高自由度の
検査能力を提供することも必要とされる。さらに、そのようなシステムは比較的
低コストであることが必要とされる。本発明のタイミングシステムおよび方法は
これらの要件を満足する。発明の概要 本発明のタイミングシステムは、変動する信号速度が要求されるDUTピンを
検査するために、高速高精度モードと低速高自由度(柔軟性)モードとを含むマ
ルチモデル半導体デバイス検査能力を提供する。さらに、そのタイミングシステ
ム構成は、簡単なユーザインターフェースと、低コストハードウエアアーキテク
チャを提供する。
用するための検査パターンを生成するためのパターン生成回路に応答するタイミ
ングシステムを含む。そのタイミングシステムは、そのパターンのためのプログ
ラムされたエッジタイミングを格納するタイミングメモリ回路を備える。そのタ
イミングシステムはさらに、マスター発振器と、複数の固定エッジ発生器とを有
するタイミング論理回路を含む。固定エッジ発生器は、プログラムされたエッジ
タイミングに応答し、イベントタイミング信号を生成する。
査デバイスを検査するための半導体テスタを含む。そのテスタは、DUTクロッ
ク周期にしたがって被検査デバイスに適用するために、パターンメモリにしたが
って検査パターンを選択的に生成するために、パターンメモリとユーザインター
フェースとを有する検査コントローラと、それぞれ高速モードおよび低速モード
を有するパターン生成回路とを備える。検査コントローラおよびパターン生成回
路にシステムバスが接続され、その間でコマンドとデータ信号とをルーティング
(経路指定)する。テスタはさらに、被検査デバイスに接続されるように構成さ
れるドライブ/比較回路と、システムバスとドライブ/比較回路との間に配置さ
れる障害処理回路とを備える。タイミングシステムは、所定のユーザ設定に対応
してイベントタイミング信号を生成する。タイミングシステムは、そのパターン
のためのプログラムされたエッジタイミングを格納するタイミングメモリ回路を
備える。タイミングシステムはさらに、マスター発振器と複数の固定エッジ発生
器とを含むタイミング論理回路を含む。固定エッジ発生器は、所定のクロック周
期内に、固定された数のエッジ発生器に対応する、タイミング信号の固定された
選択値を供給するように構成される。
イスのために、ユーザによって定義された設定と一致するタイミング信号を生成
するための方法を含む。タイミングシステムは、マルチモードパターン生成回路
に応答し、タイミングメモリと、複数の固定エッジ発生器を含むタイミング論理
回路とを含む。その方法は、最初に、高速モードにおいて、DUT周期内に、エ
ッジ発生器に対応する一定の(固定された)数のエッジタイミングを生成するた
めに、固定エッジ発生器を割り当てるステップと、作動しているDUT周期にし
たがってDUT高速ピンに高速パターンを印加するステップと、DUT周期内に
、マスター発振器周期の倍数のエッジタイミングの選択値を生成するために、固
定エッジ発生器を割り当てるステップと、ユーザによって定義された設定値に最
も近いエッジタイミングの選択値からのエッジタイミングにしたがってDUT低
速ピンに低速パターンを印加するステップとを含む。
を生成する方法を含む。その方法は、最初に、タイミング値の範囲を画定する固
定タイミング遅延を有する複数のタイミング発生器を設けるステップと、そのタ
イミング発生器で複数のエッジストローブ信号を生成するステップと、指定され
たウインドウストローブエッジを近似するために、複数のエッジストローブ信号
内でエッジストローブ信号のサブセットを選択するステップとを含む。
めば明らかになるであろう。本発明の詳細な説明 本発明を、添付図面を参照して詳細に説明する。
される精巧なシステムは、常に更新していかなければならず、そうしなければ短
期間で陳腐化してしまう。検査システムのコストを最小に抑えながら、最新の半
導体デバイスを検査する能力は、自動検査装置製造業にとって意味がある重要な
課題である。
ック図が全体として20で示されており、テスタコントローラとして動作してい
るコンピュータワークステーション22を含む。テスタコントローラは、テスタ
コントローラと、パターン生成回路(ジェネレータ)24、タイミングシステム
30および障害処理回路(プロセッサ)50との間で制御信号を送信するための
システムバス26に結合される。パターン生成回路は、複数のテスタ動作モード
を生成するために、1〜N個のパターン発生器(明瞭に示すために図1には1つ
だけが示される)を備えることが好ましい。そのモードは一般に、比較的高速の
テスト(検査)パターン(>250MHz)および比較的低速の検査パターン(
<250MHz)に対応する。ピンデータ線(ライン)27およびグローバルタ
イムセット・アドレスライン29は、パターン発生器(ジェネレータ)を、タイ
ミングシステムに結合するとともに、システムバス26を介して、障害プロセッ
サとの間でパターン情報をやり取りする。
のタイミング(テスタ波形を規定する)において、ピン毎のドライブ/比較回路
42を起動(fire)するために必要とされるプログラムされたタイミング信号を
生成するために、エッジセットメモリ36に応答する低コストタイミング論理回
路(ロジック)34を備える。オプションのグローバルタイミング・メモリ回路
あるいはタイムセットメモリ38が、グローバルタイムセット・アドレスライン
29を介してパターン生成回路24に接続され、エッジセットメモリ36に、プ
リプログラム(事前プログラム)されたローカルタイミングデータを供給し、そ
のメモリ容量を低減できるようにする。
理回路34は、所望のユーザタイミングに割り当てるためのタイミング値を選択
的に供給することにより、高速および低速DUTピンのマルチモデル検査に対応
(支援)する。タイミング論理回路は、プログラム可能なPLL方式のマスター
発振器MOSC40と、それぞれ補間器(インターポレータ)EG0〜EG12
の形をとる複数のエッジ発生器にそれぞれイネーブル入力を供給するタイミング
発生器44とを備えることが好ましい。ここに記載される13個のエッジ発生器
の構成は例示にすぎず、本発明の精神から逸脱することなく、多くの構成が可能
であることを理解されたい。各エッジ発生器には、対応する遅延素子(図示せず
)と、タイミング発生器モジュール45によって供給されるイネーブル入力とが
関連付けられる。
クロック速度に対応することができ、検査の必要性に応じて完全にプログラミン
グ可能である。PLL実装形態のプログラミング可能性によって、ユーザは、D
UT周期と同期するテスタクロック周期を規定できるようになり、それにより、
ある程度コストがかかり、複雑な「随時処理(オン・ザ・フライ)」補間器が概
ね不要になる点で有利である。
、タイミング精度を最大にすることを試みるために、エッジ発生器EG0〜EG
12は、アナログ遅延値がDUTから周期ごとに変更できないという意味で「固
定(一定)」である。エッジ発生器出力は、4個のマルチプレクサM1〜M4の
アレイを集合的に画定するANDおよびORゲート(図示せず)の各回路網を含
む選択器回路に供給される。より具体的には、エッジ発生器出力は、各マルチプ
レクサの入力に並列関係で供給される。マルチプレクサは、セットアップ時にプ
ログラミングされる各静的レジスタ46に応答して、動作中に、タイミング信号
をドライブ/比較回路42に選択的に渡すようにする。タイミング信号は、動作
「論理0へのドライブ」(D0)、「論理1へのドライブ」(D1)、ストロー
ブ(C1)および「ターミネーション(終端)へのドライブ」(Vt)に対応す
る。
、タイミング分解能と自由度とを最大にするように構成することができる。エッ
ジ発生器の制御は、検査コントローラ22とエッジセットメモリ36とをプリプ
ログラミングし、DUTサイクルの開始(BOC)に続いて、特定の時間増分で
所定のエッジ発生器を起動するようにすることにより実行される。高速ポートの
場合、エッジ発生器リソースが、非常に高い精度でユーザによって指定される特
定のタイミングで起動するように、ユーザによって割り当てられる。
って規定されるような、高速DUTピンに適用(印加)するのに適した高速テス
ト(検査)波形を示す。検査波形の各遷移(あるいは「エッジ」)は、エッジ発
生器EG0〜EG12のうちの1つあるいは複数のエッジ発生器によって送出さ
れる1つあるいは複数のタイミング信号に応答するドライバ(図示せず)の出力
に対応する。ギガヘルツ範囲の比較的高い周波数では、DUTの動作を検査する
ために必要となる波形はより少なくなる。結果として、システムハードウエアコ
ストを削減するために、エッジ発生器の数を最小にすることができる。
の部分的な一例は、上記のイベント(D0、D1、ストローブ、Vt)に対応す
る波形遷移、すなわちエッジを規定するために、タイミング発生器のための所望
のタイミング値を書き込むためのテーブルを含む。Teradyne社(Agoura Hills、Ca
lifornia)によって製造されるTeradyneモデルJ973テスタにおいて
、比較的低速(250MHzまで)の半導体デバイスの場合に同様のエッジセッ
トテーブルが用いられる。各行は、DUTサイクルの開始に対する所定のタイミ
ングを指定する「エッジセット」を表す。個々の列は、遷移エッジあるいはイベ
ント(D0、D1、D2、D3、C1等)と波形フォーマット(FMT)とを表
す。各エッジセットの各イベントの場合に、検査コントローラソフトウエアが、
所定のサブグループ(ドライブ0、ドライブ1、ドライブVtおよびストローブ
)内でエッジ発生器を指定し、それを、ユーザによって指定される値にプログラ
ミングする。この結果、ドライバ/比較器回路42のドライバおよび比較器が起
動し、それにより波形エッジが生成される。最大のタイミング精度を与えるため
に、当業者によく知られている較正技術が適用される場合がある。また図3は、
図3に示される所望の波形を達成するために、図4のエッジセットメモリテーブ
ルに準じた、個々のエッジ発生器の起動も示す。
ジセットES0およびES1(図4)を用いることを望むユーザは最初に、「ド
ライブ0」あるいは「ドライブ・ロー」イベントが、最初のDUTサイクル、す
なわちドライブサイクルの開始後の0.5nsで生じることを期待することがで
きる。プログラムされた時間において、所定のエッジ発生器(ここではEG0)
が、テスタチャネルドライバを起動してローレベルにドライブするように起動す
る。1.3nsにおいて、パターン発生器からのピンデータがハイ(論理1)で
ある場合には、第2のエッジ発生器(ここではEG1)が起動することにより、
「ドライブ1」あるいは「ドライブ・ハイ」イベントが生じる。そうでない場合
には、レベルはローのままとなる。
セット情報はさらに、第2のDUTサイクル(0.00ns)、すなわち比較サ
イクルの開始と同時に生じる「ドライブVt」イベントを指定し、ドライバがテ
スタチャネル出力をターミネーション電圧Vtにドライブできるようにする。1
.25ns(第2のDUTサイクル後)でエッジセットを終了するために、エッ
ジ発生器EG4の起動によりストローブイベントが生じ、それにより、チャネル
コンパレータ(図示せず)がDUTピンデータレベルを検出できるようにする。
じようにして第2のエッジセット(ES1)(図4)によって規定される。 第1のエッジセットEG0が、図3の検査波形の記載された部分を実行するた
めに5つのエッジを使うことは容易に理解されよう。本発明者は、広範な波形利
用可能性を網羅する(エッジセットを注意深く用いることにより)だけの十分な
エッジリソースを設け、同時にハードウエアコストを最小にするために、4〜1
5個のエッジ発生器の間ならどの構成でも十分であることを確認している。
ングシステムのさらに重要な特徴の1つは、低速DUTポートのための自由度の
高いタイミングを提供できる能力である。本発明者は、そのような低速のDUT
ピンのためのタイミング自由度を劇的に改善するとともに、本発明の低コストで
、高い精度を有するタイミングシステムを維持する方法を見いだしている。図5
に示されるように、これは、マスター発振器MOSC周期に対して固定された増
分関係を有するようにエッジ発生器の組をプログラミングし、MOSC周期によ
ってDUT周期を十分に分割することにより達成することができる。このように
して、DUT周期は、微細な「瞬間(チック:tick)」あるいはタイミング値に
有効にスライスされる。4nsのDUT周期(250MHzのDUT周波数に対
応する)で、500psのマスター発振器MOSC周期の場合、DUT周期内に
おいて比較的小さい増分で、特定のイベント(「ドライブ0」のような)のため
に全部で32個のタイミング選択値が利用可能となる。
期が563psより小さい必要がないことを確認している。これは、約141p
sの最悪の場合の分解能(図5に示されるような13個のエッジ発生器を利用す
る補間器の場合)に相当する。
EG0〜EG12は、先に記載されたイベント「ドライブ0」、「ドライブ1」
、「ストローブ」および「ドライブVt」(図5参照)のような特定の波形イベ
ントに対応するサブセットに(プリプログラムされた時間遅延に関して)均等に
分散されることが好ましい。ドライブ0(EG0〜EG3)、ドライブ1(EG
4〜EG7)およびストローブ(EG8〜EG11)のための、各マスター発振
器周期内で予め割り当てられ、離隔したエッジ発生器の各サブセット、ならびに
ドライブVtのための残りのエッジ発生器EG12を用いるとき、タイミング値
のための高速分解能(500psのマスター発振器周期時)は、125psにな
る。
Hzの低速DUTピンに適用するための多数の周期からなる波形の一部を示す。
上記の高速の例と同じようにして、検査波形を規定するためのイベントは、エッ
ジセットメモリ36によって指定される。結果として、エッジセットES0のた
めの第1のイベント(ドライブ0)は、第1のDUTサイクルの開始後の0.5
nsにおいて発生する。しかしながら、上記の高速の例とは異なり、ドライブ0
のために利用可能なエッジ発生器は、EG0〜EG3としてプリプログラミング
され、可能なタイミングは、マスター発振器MOSC周期内の125psの規則
的なインターバルに固定される。許容可能な精度レベルを維持しながら起動する
ために、検査コントローラ22はユーザによってプログラムされたタイミングに
最も近いエッジ発生器(この場合にはドライブ0、EG0)を自動的に割り当て
る。各割当ては、エッジ発生器番号およびマスター発振器サイクルの数として、
エッジセットメモリに格納される。同様に、ES0のドライブ1イベントタイミ
ングの場合、最も近いエッジ発生器はEG5である(図5に丸で囲まれて示され
る)。
ある。「ウインドウストローブ」は、DUTの出力が、2つのユーザ指定ポイン
ト(時点)の間で、1つあるいは複数のレベルコンパレータによって観測され、
任意のレベル遷移が注目される機能である。それは、DUT出力上の瞬間的異常
(グリッチ:glitch)を検出するために、あるいは指定された時間ウインドウの
持続時間の間、DUT出力を一定のままにしておくために有用である。
高速、高精度テスタは、ウインドウストローブを実施することを望まないであろ
う。しかしながら、高速テスタの低速モードの場合、ウインドウストローブは、
非常に望ましい。図7に示されるように、次々に一連のエッジストローブを与え
ることにより近似される場合がある。ウインドウストローブを生成するために、
エッジセットメモリ36は、2つのストローブ値C1およびC2を含むように変
更され、ユーザは、「オープンウインドウ」時間を指定するためにC1を、「ク
ローズウインドウ」時間を指定するためにC2を指定する。そのチャネルは、C
1時間とC2時間との間の全てのストローブイベントによってストローブ信号を
受ける。ストローブイベントは最悪の場合に563/4=141ps毎に生じる
(13エッジの実施形態の場合)ため、テスタは、141ps毎にDUT出力を
検査することができる。高速システム内に高性能のエッジストローブコンパレー
タを与えるとき、このウインドウストローブモードの性能は、200MHz範囲
のテスタの本当のウインドウモードに都合よく匹敵する。
るであろう。非常に重要なのは、固定エッジ発生器を利用するタイミングシステ
ムで、高速ピンおよび低速ピンの両方を有するDUTを検査できることである。
エッジ発生器が固定されている特質により、高い精度および比較的高い分解能の
能力を低下させることなく、DUT検査を実行するために必要とされるハードウ
エアおよびソフトウエアを最小にし、半導体製造業者にかかるコストの著しい削
減が実現される。さらに、エッジ発生器タイミングを制御するために必要とされ
るプログラミングが比較的簡単であることにより、ユーザが最も使いやすいシス
テムになる。
トメモリテーブルのような、低速でエッジ発生器タイミングを制御するためのユ
ーザプログラミング機能の多くは、実際には従来と変わらない。したがって、ユ
ーザの使いやすさが最大限になり、結果として、製造作業者を適当に教育するた
めに追加される訓練が最小限に抑えられる。
、本発明の精神および範囲から逸脱することなく、形態および細部において種々
の変更がなされる場合があることは、当業者には理解されよう。たとえば、本明
細書に図示され、記載されたタイミング論理回路の特定の実施形態は13個の補
間器を含んでいたが、取り扱われる特定の応用形態で使用可能なコストおよびハ
ードウエアの制約によっては、異なる数のエッジ発生器が実装され、結果が異な
る場合がある。
。
例を示す図である。
ーブルの一例を示す図である。
例を示す図である。
ーブルの一例を示す図である。
す図である。
・フライ(on-the-fly)」に、即ち「随時処理」によってDACからの遅延値を
変更するオプション機能である。周期切替えおよびタイミング切替えの両方に対
して、そのような「随時処理(オン・ザ・フライ)」能力を有する補間器を用いる
非常に自由度の高いテスタは、Teradyne社(Agoura Hills、California)によって
製造されるモデルJ973テスタである。このテスタはさらに、種々の補間器の
ためのタイミングを制御するために、プリプログラムされたタイミング値を格納
するためのエッジセット(edgeset)メモリを備える。随時(オン・ザ・フライ
式に)変更を達成するために必要とされる回路およびソフトウエアは一般に、テ
スタのコストを著しく上昇させるが、その能力は、250MHzまでのDUTの
動作を検査する際に、高いレベルの自由度を提供する。オン・ザ・フライ式機構
の他の変形例が、米国特許第5,917,834号および5,544,175号
、そしてA.Armstrongによる記事「Timing Innovations Serve Logic and Mixed-signal ATE Test and Measurement World」Cahners Publishing, De
nver, vol.18, no.11,1998年10月に示される。
Claims (20)
- 【請求項1】 被検査デバイスに適用するテストパターンを生成するために
、パターン生成回路に応答するタイミングシステムであって、半導体テスタにお
いて用いるための該タイミングシステムは、所定のユーザ設定に対応するイベン
トタイミング信号を生成し、該タイミングシステムは、 前記パターンのためのプログラムされたエッジタイミングを格納するためのタ
イミングメモリ回路と、 マスター発振器および複数の固定エッジ発生器を含むタイミングロジックであ
って、前記固定エッジ発生器は前記プログラムされたエッジタイミングに応答し
て前記イベントタイミング信号を発生する、該タイミングロジックと、 を含むタイミングシステム。 - 【請求項2】 前記エッジ発生器は、高速DUTポートに対する、ユーザ制
御タイミング配置に適応される請求項1に記載のタイミングシステム。 - 【請求項3】 前記エッジ発生器タイミングは、低速DUTポートのための
、前記マスター発振器に対して均等に分配されたタイミング増分に予め設定され
る請求項1に記載のタイミングシステム。 - 【請求項4】 前記エッジ発生器タイミングは、DUT周期内で、予め規定
されたテスタイベントに対応して、タイミング選択の各サブセットにグループ化
される請求項3に記載のタイミングシステム。 - 【請求項5】 前記ロジックは、前記プログラムされたエッジタイミングに
応答して、プログラムされたエッジタイミングを、タイミング選択の前記セット
内の最も近い対応する固定タイミングに割り当てる請求項4に記載のタイミング
システム。 - 【請求項6】 前記パターン生成回路は、 前記高速モードにおいてパターンを発生するための第1のパターン発生器を含
む請求項1に記載のタイミングシステム。 - 【請求項7】 前記高速モードは、約250MHz〜2.0GHzの範囲内
にある請求項6に記載のタイミングシステム。 - 【請求項8】 前記パターン生成回路は、 前記低速モードにおいてパターンを生成するための第2のパターン発生器を含
む請求項1に記載のタイミングシステム。 - 【請求項9】 前記低速モードは、約1MHz〜約250MHzの範囲内に
ある請求項7に記載のタイミングシステム。 - 【請求項10】 前記パターンは、被検査デバイスの個々のサイクルに関連
するベクトルデータを含み、該ベクトルデータは、該被検査デバイスに適用する
ため、あるいは該被検査デバイスからの比較のため予め規定されたイベント信号
を含む請求項1に記載のタイミングシステム。 - 【請求項11】 前記タイミングメモリは、 ピン毎のタイムセットメモリを含む請求項1に記載のタイミングシステム。
- 【請求項12】 前記タイムセットメモリは、ローカルタイミングデータを
前記タイミングシステムに供給するように構成される請求項11に記載のタイミ
ングシステム。 - 【請求項13】 前記タイミングメモリは、 ピン毎のエッジセットメモリを含む請求項1に記載のタイミングシステム。
- 【請求項14】 前記エッジセットメモリは、DUT周期内の所定の波形イ
ベントのためピン毎にピンタイミング値を規定するように構成される請求項13
に記載のタイミングシステム。 - 【請求項15】 前記固定エッジ発生器はそれぞれ補間器を備える請求項1
に記載のタイミングシステム。 - 【請求項16】 前記マスター発振器はプログラム可能な周波数位相ロック
ループを含む請求項16に記載のタイミングシステム。 - 【請求項17】 高速ピンおよび低速ピンの組み合わせを有する被検査デバ
イスを検査するための半導体テスタであって、 パターンメモリおよびユーザインターフェースを有するテストコントローラと
、 それぞれ高速モードおよび低速モードとを有し、前記被検査デバイスに適用す
るために、前記パターンメモリにしたがってテストパターンを選択的に発生する
ためのパターン生成回路であって、該被検査デバイスはDUTクロック周期にし
たがって動作する、パターン生成回路と、 前記テストコントローラおよび前記パターン生成回路に接続され、その間でコ
マンドおよびデータ信号をルーティングするためのシステムバスと、 前記被検査デバイスに結合するように適応されるドライブ/比較回路と、 前記システムバスと前記ドライブ/比較回路との間に配置される障害処理回路
と、 予め規定されたユーザ設定値に対応するイベントタイミング信号を生成するた
めのタイミングシステムとを備え、該タイミングシステムが、 前記パターンのためのプログラムされたエッジタイミングを格納するための
タイミングメモリ回路と、 マスター発振器および複数の固定エッジ発生器を含むタイミングロジックで
あって、前記固定エッジ発生器は前記プログラムされたエッジタイミングに応答
して前記イベントタイミング信号を生成する、タイミング論理回路と、 を含む半導体テスタ。 - 【請求項18】 被検査デバイスのために、ユーザ規定の設定と一致するタ
イミング信号を生成する方法であって、前記DUTは高速ピンおよび低速ピンを
有し、前記タイミングシステムはマルチモードパターン生成回路に応答し、タイ
ミングメモリと、複数の固定エッジ発生器を含むタイミングロジックとを含み、
前記方法は、 前記高速モードにおいて、前記DUT内の前記エッジ発生器に対応する固定数
のエッジタイミングを発生するために、前記固定エッジ発生器を割り当てるステ
ップと、 前記作動中のDUT周期にしたがって前記DUT高速ピンに高速パターンを適
用するステップと、 マスター発振器周期毎にエッジタイミングの選択を生成するために、前記固定
エッジ発振器を分配するステップと、 を含む方法。 - 【請求項19】 前記ユーザ規定の設定に最も近いエッジタイミングの前記
選択からのエッジタイミングにしたがって前記DUT低速ピンに低速パターンを
ドライブするステップをさらに含む請求項18に記載のタイミング信号生成方法
。 - 【請求項20】 ウインドウストローブイベントのためのタイミング信号を
生成する方法であって、 複数のタイミング発生器を設けるステップであって、前記発生器はタイミング
値の範囲を規定する固定タイミング遅延を有する、ステップと、 前記タイミング発生器で、複数のエッジストローブ信号を生成するステップと
、 前記規定されたウインドウストローブエッジを近似するために、前記複数のエ
ッジストローブ信号内でエッジストローブ信号のサブセットを選択するステップ
と、 を含む方法。
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