JPS61140877A - デ−タ発生器 - Google Patents
デ−タ発生器Info
- Publication number
- JPS61140877A JPS61140877A JP59263039A JP26303984A JPS61140877A JP S61140877 A JPS61140877 A JP S61140877A JP 59263039 A JP59263039 A JP 59263039A JP 26303984 A JP26303984 A JP 26303984A JP S61140877 A JPS61140877 A JP S61140877A
- Authority
- JP
- Japan
- Prior art keywords
- data
- speed
- signal
- speed mode
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、データ発生器、特に設定された任意のパター
ン信号に対してＮ倍速のディジタルデータが得られるデ
ータ発生器に関するものである。
ン信号に対してＮ倍速のディジタルデータが得られるデ
ータ発生器に関するものである。
（従来の技術）
従来、試験用のデータ発生器またはＡデータ発生器とし
ては、ユーザが任意にデータを設定できるプログラマゾ
ルなデータ発生器と２Ｎ−１のビット長（Ｎはシフトレ
ジスタの段数）を持つ擬似ランダムパターン発生器とが
あり、両者ともＰＯＭ分野の測定用信号源として欠かせ
ないものになっている。
ては、ユーザが任意にデータを設定できるプログラマゾ
ルなデータ発生器と２Ｎ−１のビット長（Ｎはシフトレ
ジスタの段数）を持つ擬似ランダムパターン発生器とが
あり、両者ともＰＯＭ分野の測定用信号源として欠かせ
ないものになっている。
最近、高速ＲＡ Ｍ 、 ＧｇＡｓ論理ＩＣおよびＰＯ
Ｍのギガピット７秒化等の実験等が盛んに行われており
、超高速のデータ発生器（前記プログラマブルなデータ
発生器、擬似ランダムパターン発生器）が必要不可欠と
なってきている。
Ｍのギガピット７秒化等の実験等が盛んに行われており
、超高速のデータ発生器（前記プログラマブルなデータ
発生器、擬似ランダムパターン発生器）が必要不可欠と
なってきている。
しかしながら、超高速のデータ発生器を作るには、より
高速な論理工０１すなわち回路規模が小さく高価なＩＯ
を沢山使用することが必要となり、測定器として高価な
ものになる欠点がある。そこでより安く作るための手法
として、低速のデータ発生器と高速の速度変換器とを組
み合せて作る方法が要望されている。
高速な論理工０１すなわち回路規模が小さく高価なＩＯ
を沢山使用することが必要となり、測定器として高価な
ものになる欠点がある。そこでより安く作るための手法
として、低速のデータ発生器と高速の速度変換器とを組
み合せて作る方法が要望されている。
第４図は従来の擬似ランダムパターン発生器の構成例で
あり、５１はＰ Ｎ （Ｐｓｅｕｄｏ−ｒａｎｄｏｍ
Ｎｏ１ｓｅ）発生器でろってＮ段のシフトし〆ジスタで
構成されており、該シフトレジスタのＮ段目の出力と、
あらかじめ定められた段の出力とを排他的論理和回路５
２を介して初段のシフトレジスタへ入力することにより
、当該ＰＮ発生器５１ｉｌ″ｌ：入力するクロックに応
じた２Ｎ−１ビツト周期の擬似ランダム信号（ＰＮ符号
のデータ１）を発生する。このデータ１を２Ｎ−１ビツ
トだけ遅延させる遅延回路５３を介して得られるデータ
２とを、ＰＮ発生器５１に入力されているクロックの１
／２周期でスイッチングするスイッチ回路５４に入力す
ることにより、データ１とデータ２とがクロックの１／
２周期ごとに交互に切換えられ、多重化された形となり
、スイッチ回路５４の出力は周期がスイッチングする前
の信号の１／２で、データストリーム（データの配列）
の全く同じものが得られるようになっている。なお５５
はＮ逓倍回路である。
あり、５１はＰ Ｎ （Ｐｓｅｕｄｏ−ｒａｎｄｏｍ
Ｎｏ１ｓｅ）発生器でろってＮ段のシフトし〆ジスタで
構成されており、該シフトレジスタのＮ段目の出力と、
あらかじめ定められた段の出力とを排他的論理和回路５
２を介して初段のシフトレジスタへ入力することにより
、当該ＰＮ発生器５１ｉｌ″ｌ：入力するクロックに応
じた２Ｎ−１ビツト周期の擬似ランダム信号（ＰＮ符号
のデータ１）を発生する。このデータ１を２Ｎ−１ビツ
トだけ遅延させる遅延回路５３を介して得られるデータ
２とを、ＰＮ発生器５１に入力されているクロックの１
／２周期でスイッチングするスイッチ回路５４に入力す
ることにより、データ１とデータ２とがクロックの１／
２周期ごとに交互に切換えられ、多重化された形となり
、スイッチ回路５４の出力は周期がスイッチングする前
の信号の１／２で、データストリーム（データの配列）
の全く同じものが得られるようになっている。なお５５
はＮ逓倍回路である。
（発明が解決しようとする問題点）
ところでこの方式は擬似ランダム信号の周期法則性を利
用してデータの高速化をはかるものであり、任意のパタ
ーン信号には適用できず、擬似ランダム信号に限定され
てしまう欠点があった。
用してデータの高速化をはかるものであり、任意のパタ
ーン信号には適用できず、擬似ランダム信号に限定され
てしまう欠点があった。
本発明は、上記の欠点を解決することを目的としており
、低速の任意の所望のノミターン信号から同一の速度及
び高速の同一のパターン信号を発生させるデータ発生器
を提供することを目的としている。
、低速の任意の所望のノミターン信号から同一の速度及
び高速の同一のパターン信号を発生させるデータ発生器
を提供することを目的としている。
（問題を解決するための手段）
そのため本発明のデータ発生器は、高速のモード及び低
速のモードのディジタルデータを発生するデータ発生器
であって、所望のパターンを有するディジタルデータを
入力する入力手段と；高速及び低速のモードを切換える
モード切換え手段と、高速のモードを指定したときは該
入力されたデータを振り分けて順次格納し、低速のモー
ドを指定したときは該入力されたデータを並列に順次格
納する複数Ｎの記憶手段と、前記記憶手段に格納された
データを順次読み出し元のデータ順に配列して順次送り
出す読出し送出手段とを備え、高速のモードを指定した
ときは低速のＮ倍の速度でディジタルデータを発生する
ようにしたことを特徴としている。以下図面を参照しな
がら本発明の一実施例を説明する。
速のモードのディジタルデータを発生するデータ発生器
であって、所望のパターンを有するディジタルデータを
入力する入力手段と；高速及び低速のモードを切換える
モード切換え手段と、高速のモードを指定したときは該
入力されたデータを振り分けて順次格納し、低速のモー
ドを指定したときは該入力されたデータを並列に順次格
納する複数Ｎの記憶手段と、前記記憶手段に格納された
データを順次読み出し元のデータ順に配列して順次送り
出す読出し送出手段とを備え、高速のモードを指定した
ときは低速のＮ倍の速度でディジタルデータを発生する
ようにしたことを特徴としている。以下図面を参照しな
がら本発明の一実施例を説明する。
（実施例）
第１図は本発明に係るデータ発生器の一実施例構成、第
２図、第３図は速度変換の処理の仕方を説明するための
説明図である。
２図、第３図は速度変換の処理の仕方を説明するための
説明図である。
第１図において、データ入力手段１には任意に可変でき
るパターンのディジタル信号を出方している。例えば、
パネルスイッチ、ＲＯＭ、およびＧＰ−Ｉ Ｂ 、Ｒ８
−２３２０等にょクデータのパターン情報を任意に出力
させることができる。このデータ入力手段１からデータ
書込み手段２に対しそのデータ長およびデータ長の各ビ
ットに対しそれぞれ論理「０」または「１」のデータ情
報が出方されている。データ書込み手段２はモード切換
え手段３から入力される多重化するか否かのモード切換
え信号を受け、該モード切換え信号に応じてデータ入力
手段１から送られてくるパターンのディジタル信号を誉
き込み易い配列に編集した上でＲＡＭ４ 、ＲＡＭ５に
書き込む。モード切換え手段３からのモード切換え信号
が多重化しない低速のモードの信号をモード切換え手段
３が出力しているとき、ＲＡＭ４ 、ＲＡＭ５には同一
のパターンのデータが格納される。今、データ入力手段
１から出力されるデータが、例えばＡ、Ｂ、Ｏ，・・・
、Ｈの順のデータ配列であったとすれば、ＲＡＭ４．Ｒ
ＡＭ５には第２図（Ｉ）に示されているような状態で各
データが格納される。モード切換え手段３からのモード
切換え信号が多重化する高速のモードの信号をモード切
換え手段３が出力していると＠、ＲＡＭ４゜ＲＡＭ５に
はデータ入力手段１から出力されるパターンのデータが
交互にそれぞれ格納される。前記説明例の如く、データ
入力手段１から出力されるデータ配列がＡ、Ｂ、Ｏ，・
・・、Ｈの順であるとき、第３図（Ｉ）に示されるより
に、）ＬＡＭ４ にはＡ、０．Ｅ、Ｇ。
るパターンのディジタル信号を出方している。例えば、
パネルスイッチ、ＲＯＭ、およびＧＰ−Ｉ Ｂ 、Ｒ８
−２３２０等にょクデータのパターン情報を任意に出力
させることができる。このデータ入力手段１からデータ
書込み手段２に対しそのデータ長およびデータ長の各ビ
ットに対しそれぞれ論理「０」または「１」のデータ情
報が出方されている。データ書込み手段２はモード切換
え手段３から入力される多重化するか否かのモード切換
え信号を受け、該モード切換え信号に応じてデータ入力
手段１から送られてくるパターンのディジタル信号を誉
き込み易い配列に編集した上でＲＡＭ４ 、ＲＡＭ５に
書き込む。モード切換え手段３からのモード切換え信号
が多重化しない低速のモードの信号をモード切換え手段
３が出力しているとき、ＲＡＭ４ 、ＲＡＭ５には同一
のパターンのデータが格納される。今、データ入力手段
１から出力されるデータが、例えばＡ、Ｂ、Ｏ，・・・
、Ｈの順のデータ配列であったとすれば、ＲＡＭ４．Ｒ
ＡＭ５には第２図（Ｉ）に示されているような状態で各
データが格納される。モード切換え手段３からのモード
切換え信号が多重化する高速のモードの信号をモード切
換え手段３が出力していると＠、ＲＡＭ４゜ＲＡＭ５に
はデータ入力手段１から出力されるパターンのデータが
交互にそれぞれ格納される。前記説明例の如く、データ
入力手段１から出力されるデータ配列がＡ、Ｂ、Ｏ，・
・・、Ｈの順であるとき、第３図（Ｉ）に示されるより
に、）ＬＡＭ４ にはＡ、０．Ｅ、Ｇ。
・・・の１つおきのパターンのデータが格納され、ＲＡ
Ｍ５にはＢ、Ｄ、Ｆ、Ｈ，・・・の１つおきのノミター
ンのデータが格納される。
Ｍ５にはＢ、Ｄ、Ｆ、Ｈ，・・・の１つおきのノミター
ンのデータが格納される。
データ読出し手段６にはクロック信号とデータ入力手段
１からのデータ長情報とが加えられている。このデータ
読出し手段６は２例えばプログ２マブルカウンタ等で構
成されており、データ入力手段１から入力されるデータ
長情報がＮの場合にはＮ進カウンタとして動作する。こ
のデータ読出し手段６はクロック信号が１個入力するご
とに。
１からのデータ長情報とが加えられている。このデータ
読出し手段６は２例えばプログ２マブルカウンタ等で構
成されており、データ入力手段１から入力されるデータ
長情報がＮの場合にはＮ進カウンタとして動作する。こ
のデータ読出し手段６はクロック信号が１個入力するご
とに。
例えば＋１変化するアトし・スカウンタとなっており、
ＲＡＭ４．ＲＡＭ５をアクセスする際のアトしＩスを発
生させる。なおＲＡＭ４．ＲＡＭ５に対スる読み出しの
アクセスはクロック信号に同期して同時（並列）に行わ
れるが、書き込みの場合はシリアルに行われる。
ＲＡＭ４．ＲＡＭ５をアクセスする際のアトしＩスを発
生させる。なおＲＡＭ４．ＲＡＭ５に対スる読み出しの
アクセスはクロック信号に同期して同時（並列）に行わ
れるが、書き込みの場合はシリアルに行われる。
読み出し送出手段７はモード切換え手段３からのモード
切換え信号に応じて該読み出し送出手段７に入力される
１個のクロック信号に対し１回貰たは２回のスイッチン
グ切換を行う切換回路である。
切換え信号に応じて該読み出し送出手段７に入力される
１個のクロック信号に対し１回貰たは２回のスイッチン
グ切換を行う切換回路である。
ここでモード切換え手段３が低速のモードの多重化しな
いモード切換え信号を出力している場合。
いモード切換え信号を出力している場合。
ＲＡＭ４．ＲＡＭ５には前記で説明した様に、第２図（
Ｉ）の如く同一のデータが格納されているので。
Ｉ）の如く同一のデータが格納されているので。
同図叩に示されている如（ＲＡＭ４から読み出されたデ
ータ列のデータ１とＲＡＭ５から読み出されたデータ列
のデータ２とは全く同じものとなっている。−万読み出
し送出手段７は、入力する１個のクロック信号に対し１
回のスイッチング切換を行うので、当該読み出し送出手
段７に入力するクロック信号ごとに’ｆＬＡＭ４とＲＡ
Ｍ５との出力データを交互に出力することになる。すな
わちＡ、Ｂ、０．・・・。
ータ列のデータ１とＲＡＭ５から読み出されたデータ列
のデータ２とは全く同じものとなっている。−万読み出
し送出手段７は、入力する１個のクロック信号に対し１
回のスイッチング切換を行うので、当該読み出し送出手
段７に入力するクロック信号ごとに’ｆＬＡＭ４とＲＡ
Ｍ５との出力データを交互に出力することになる。すな
わちＡ、Ｂ、０．・・・。
Ｈの）ぞターンのデータが発生する。
モード切換え手段３が高速のモードの多重化するモード
切換え信号を出力している場合、 ＲＡ Ｍ ４゜ＲＡ
Ｍ５には第３図（１１の如く格納されている。従ってＲ
ＡＭ４から読み出されたデータ列は同図（ＩＩ）のデー
タ１に示された配列となり、ＲＡＭ５から読み出された
データ列は同図（ＩＩ）のデータ２に示された配列とな
る。−万読み出し送出手段７１１″１′、入力する１個
のクロック信号に対し２回のスイッチング切換を行うの
で、最初にＲＡＭ４側から切換が開始されるようにして
おけば、ＲＡＭ４から読み出されたデータｒＡＪを出力
した後几ＡＭ５がら読み出されたデータｒＪを出力する
。次のクロック信号によりＲＡＭ４からはｒＯＪが読み
出□、されており、またＲＡＭ５からは「ＤＪが読み出
されているので、読み出し送出手段７はデータ「０」、
「Ｄ」を順に出力する。
切換え信号を出力している場合、 ＲＡ Ｍ ４゜ＲＡ
Ｍ５には第３図（１１の如く格納されている。従ってＲ
ＡＭ４から読み出されたデータ列は同図（ＩＩ）のデー
タ１に示された配列となり、ＲＡＭ５から読み出された
データ列は同図（ＩＩ）のデータ２に示された配列とな
る。−万読み出し送出手段７１１″１′、入力する１個
のクロック信号に対し２回のスイッチング切換を行うの
で、最初にＲＡＭ４側から切換が開始されるようにして
おけば、ＲＡＭ４から読み出されたデータｒＡＪを出力
した後几ＡＭ５がら読み出されたデータｒＪを出力する
。次のクロック信号によりＲＡＭ４からはｒＯＪが読み
出□、されており、またＲＡＭ５からは「ＤＪが読み出
されているので、読み出し送出手段７はデータ「０」、
「Ｄ」を順に出力する。
このように読み出し送出手段７はＲＡＭ４とＲＡＭ５と
にそれぞれ読み出δれるデータ１及びデータ２を交互に
切換えて第３図（ＩＩ）に示されたデータ１とデータ２
とを多重化する。従ってデータ入力手段１から出力され
たＡ、Ｂ、Ｏ，・・・、Ｈのデータ配列と同等のデータ
配列でＳかつクロック信号の２倍の符号速度となったデ
ータ列が読み出し送出手段７から出力される。
にそれぞれ読み出δれるデータ１及びデータ２を交互に
切換えて第３図（ＩＩ）に示されたデータ１とデータ２
とを多重化する。従ってデータ入力手段１から出力され
たＡ、Ｂ、Ｏ，・・・、Ｈのデータ配列と同等のデータ
配列でＳかつクロック信号の２倍の符号速度となったデ
ータ列が読み出し送出手段７から出力される。
以上の説明はデータ入力手段１〃さら出力するデータを
２倍に速度変換する場合を例に挙げ説明したが％Ｎ倍の
符号速度変換を行うこともできる。
２倍に速度変換する場合を例に挙げ説明したが％Ｎ倍の
符号速度変換を行うこともできる。
この場合は第１図の記憶装置をＮ個用意し、読み出し送
出手段７を到来する１個のクロック信号に対し８回スイ
ッチング切換するようにしておく。
出手段７を到来する１個のクロック信号に対し８回スイ
ッチング切換するようにしておく。
を次モード切換え手段３から出力信号として低速及び高
速のモードの他に他のモードを実行させる信号を出力す
るようにしておけば、ＲＡＭ４およびＲＡＭ５から読み
出されたデータ列１およびデータ列２について、互いに
ある一定のクロック個数分の位相差を有するデータ列に
したりすることもでき、データの配列を容易に変更する
ことも可能となる。
速のモードの他に他のモードを実行させる信号を出力す
るようにしておけば、ＲＡＭ４およびＲＡＭ５から読み
出されたデータ列１およびデータ列２について、互いに
ある一定のクロック個数分の位相差を有するデータ列に
したりすることもでき、データの配列を容易に変更する
ことも可能となる。
（発明の効果）
以上説明した如く、本発明によれば、クロック信号速度
と同速のみならずＮ倍速の同じデータ列の２種類の信号
が容易に発生でき、読み出し送出手段を除いた部分が低
速のＩＯで構成できるので、安価となる。ま次、高速の
モードの場合でろって。
と同速のみならずＮ倍速の同じデータ列の２種類の信号
が容易に発生でき、読み出し送出手段を除いた部分が低
速のＩＯで構成できるので、安価となる。ま次、高速の
モードの場合でろって。
例えばＮ＝２とした場合、り四ツク信号速度と同速の２
系統の信号（データ１．データ２）の出力レベルを、イ
ンターフェイスの異なるレベルに設定できる。従ってよ
り汎用性が増すとともに、２系統の出力位相差を変える
ことも容易にできる。
系統の信号（データ１．データ２）の出力レベルを、イ
ンターフェイスの異なるレベルに設定できる。従ってよ
り汎用性が増すとともに、２系統の出力位相差を変える
ことも容易にできる。
例えば４ＰＳＫｆｉどディジタル無線変調用の試験信号
としても使用できる。
としても使用できる。
第１図は本発明に係るデータ発生器の一実施例構成、第
２図、第３図は速度変換の処理の仕方を説明するための
説明図、第４図は従来の擬似ランダムパターン発生器の
構成例である。 図中、１はデータ入力手段、２はデータ書込み手段、３
はモード切換え手段、４，５にＲＡＭ 。 ６はデータ読み出し手段、７は読み出し送出手段。
２図、第３図は速度変換の処理の仕方を説明するための
説明図、第４図は従来の擬似ランダムパターン発生器の
構成例である。 図中、１はデータ入力手段、２はデータ書込み手段、３
はモード切換え手段、４，５にＲＡＭ 。 ６はデータ読み出し手段、７は読み出し送出手段。
Claims (1)
- 高速のモード及び低速のモードのディジタルデータを発
生するデータ発生器であつて：所望のパターンを有する
ディジタルデータを入力する入力手段と；高速及び低速
のモードを切換えるモード切換え手段と；高速のモード
を指定したときは該入力されたデータを振り分けて順次
格納し、低速のモードを指定したときは該入力されたデ
ータを並列に順次格納する複数（Ｎ）の記憶手段と；前
記記憶手段に格納されたデータを順次読み出し元のデー
タ順に配列して順次送り出す読出し送出手段とを備え、
高速のモードを指定したときは低速のモードのＮ倍の速
度でディジタルデータを発生するようにしたことを特徴
とするデータ発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263039A JPS61140877A (ja) | 1984-12-14 | 1984-12-14 | デ−タ発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263039A JPS61140877A (ja) | 1984-12-14 | 1984-12-14 | デ−タ発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61140877A true JPS61140877A (ja) | 1986-06-27 |
Family
ID=17384017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263039A Pending JPS61140877A (ja) | 1984-12-14 | 1984-12-14 | デ−タ発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003505697A (ja) * | 1999-07-23 | 2003-02-12 | テラダイン・インコーポレーテッド | 高精度マルチモデル半導体検査のための低コストタイミングシステム |
-
1984
- 1984-12-14 JP JP59263039A patent/JPS61140877A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003505697A (ja) * | 1999-07-23 | 2003-02-12 | テラダイン・インコーポレーテッド | 高精度マルチモデル半導体検査のための低コストタイミングシステム |
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