JP2620089B2

JP2620089B2 - パターン発生装置

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Publication number: JP2620089B2
Application number: JP62221618A
Authority: JP
Inventors: 光明香川
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1987-09-04
Filing date: 1987-09-04
Publication date: 1997-06-11
Anticipated expiration: 2012-06-11
Also published as: JPS6465471A

Description

【発明の詳細な説明】＜本発明の産業上の利用分野＞本発明は、各種電気機器用LSIの試験を行うための繰
返しパターンデータを発生するパターン発生装置に関
し、特にパターン長、繰返し回数の異なる複数パターン
を高速で発生するものである。

＜従来技術＞（第４図）近年、PCM（パルス符号変調）通信やLAN（ローカルエ
リアネットワーク）における通信のデータ情報量の増大
に伴い、高速動作のLSIを組込んだ通信機器の開発が行
われている。そのためその種のLSIを組込んだ通信機器
や、またその他の同種の電子機器を製造工程時に試験す
るためのパターン発生装置が必要となり、より複雑でラ
ンダム性のある高速動作のパターンを発生するパターン
発生装置が要望されている。

第４図は従来のパターン発生装置のブロック回路を示
すもので、図中、１はパターンメモリで、パターン設定
手段２によって予め所定のパターンデータが書込まれ設
定されている。３は1/N分周器で、所定周波数のクロッ
クを1/N分周し、その1/N分周クロックをアドレスカウン
タ４に供給してカウントさせる。そしてアドレスカウン
タ４のＮビットのカウントデータはパターンメモリ１に
アドレスデータとして供給され、パターンデータが読出
し／書込みされる。５はマルチプレクサで、パターンメ
モリ１から読出されたｌビットパラレルのパターンデー
タを受領し、また分周器３から各種分周クロックに応じ
て前記ｌビットパラレルのパターンデータをシリアルデ
ータに変換し、シフトレジスタ６に出力する。その結
果、シフトレジスタ６からは、パターンメモリ１から読
出されたパターンデータがいわゆる、インタリーブ方式
により前記所定周波数のクロックと同じ周波数速度で１
系列のパターンデータ（シリアルデータ）として、Ｎ倍
にディジタル多重されるものである。

＜本発明が解決しようとする問題点＞しかしながら、上述した従来のパターン発生装置の場
合、発生されるパターンデータのデータ深さはパターン
メモリのメモリ容量に限定されるから、例えば第３図に
示すようなパターン長（ビット長）がN₁、N₂と異なり、
また各パータン長の繰返し回数がM₁、M₂と異なる複数の
パターンを組合せたパターンデータを発生させる場合に
は、パターンメモリ１のメモリ容量はN₁M₁＋N₂M₂ビット
必要となり、したがって大容量のメモリが必要になると
共に、消費電力もその分、多大となる問題があった。

本発明はこのような問題点を解決するためになされた
もので、その目的とするところは、少ないメモリ要領で
パターン長、繰返し回数の異なる複数のパターンを組合
せたパターンデータが簡単に発生し、またパターンの切
換え点で不要なダミービットも発生しないパターンデー
タを発生するパターン発生装置を提供するものである。

＜前記問題点を解決するための手段＞前記課題を解決するため、本発明のパターン発生装置
は、複数のパターン記憶領域に予めそれぞれ異なるパター
ンデータが記憶されたパターンメモリと、前記パターンメモリから読み出されるパターンデータ
をシリアルデータに変換して出力するマルチプレクサ
と、計数値のプリセットが可能に形成され、所定のクロッ
ク信号の計数を第１のプリセット値から開始し、該計数
値をアドレス信号として前記パターンメモリに出力して
該パターンメモリの一つの記憶領域に記憶されているパ
ターンデータを順次読み出し、前記第１のプリセット値
に対応する数のクロック信号が入力されると第１の特性
信号を出力して前記第１のプリセット値からの計数を再
スタートするアドレスカウンタと、予め設定された複数のパターン長データのいずれか一
つを前記第１のプリセット値として選択し前記アドレス
カウンタへ出力するパターン長セレクタと、計数値のプリセットが可能に形成され、前記アドレス
カウンタから出力される第１の設定信号の計数を第２の
プリセット値から開始し、該第２のプリセット値に対応
する数の第１の特定信号が入力されると第２の特定信号
を出力して前記第２のプリセット値からの計数を再スタ
ートするループカウンタと、予め設定された複数の繰返し回数データのいずれか一
つを前記第２のプリセット値として選択し前記ループカ
ウンタへ出力するループ回数セレクタと、前記第２の特定信号の出力回数を計数し、該計数値に
応じて、前記アドレスカウンタが読み出すパターンデー
タのパターン記憶領域、前記パターン長セレクタが選択
するパターン長データおよび前記ループ回数セレクタが
選択する繰返し回数データを切り換えるパターンパラメ
ータ指定カウンタとを備えている。

＜作用＞このように構成したため、本発明のパターン発生装置
では、パターンメモリ一つのパターン記憶領域に記憶さ
れているパターンデータのうち、パターン長セレクタか
ら第１のプリセット値として選択出力されたパターン長
データに対応する長データ長のパターンデータがアドレ
スカウンタによって繰り返し読み出されてシリアルデー
タに変換され、その繰り返し回数が、ループ回数セレク
タから第２のプリセット値として選択出力された繰返し
回数データに対応する回数に達すると、パターンパラメ
ータ指定カウンタの計数値が変わり、その計数値に応じ
て、アドレスカウンタによって読み出されるパターンデ
ータのパターン記憶領域、パターン長セレクタによって
選択されるパターン長データおよびループ回数セレクタ
によって選択される繰返し回数データが切り換わり、異
なるパターン記憶領域に記憶されているパターンデータ
のうち新たに選択されたパターン長のデータが新たに選
択された繰り返し回数だけ繰り返し読み出されたシリア
ルデータに変換されて出力される。

＜本発明の実施例＞（第１〜３図）以下、第１図ないし第３図を参照して本発明の一実施
例を説明する。第１図はこの実施例のパターン発生装置
のブロック回路である。

パターン設定手段11は、パターンメモリ13に複数種類
のパターンから成るパターンデータを予め設定すると共
にその読出し時にはパターン長セレクタ15に各パターン
のパターン長（ビット長）を設定し且つループ回数セレ
クタ17に各パターンの繰返し回数を設定するための手段
であり、キー入力装置等から成る。しかしてこの実施例
の場合、パターンメモリ13は、第２図に示すようなメモ
リ構成を有し、パターンの深さ方向に^N+Pワード、幅方
向に2^lビットの容量を持っている。そしてパターン長が
N₁、N₂の２種類のパターンデータがパターン設定手段11
によりプリセットされる。

パターン長セレクタ15は、パターン設定手段11から出
力される複数のパターン長データのうち、後述するパタ
ーンパラメータ指定カウンタ25の計数値で指定される一
つのパターン長データを、第１のプリセット値として選
択出力する。また、ループ回数セレクタ17は、パターン
設定手段11から出力される複数の繰返し回数のデータの
うち、後述するパターンパラメータ指定カウンタ25の計
数値で指定される一つの繰返し回数データを、第２のプ
リセット値として選択出力する。

分周器19は1/2^lの分周比をもつ分周器であり、入力す
る所定周波数のクロックを分周して出力する。その場
合、分周クロッウ1/2^lはパターンアドレスカウンタ21、
ループカウンタ23、パターンパラメータ指定カウンタ25
に加えられてこれらを同時に駆動し、同期動作させる一
方、1/2¹〜1/2^lの各クロックはマルチプレクサ27に供給
されてパターンメモリ13から読出されるパターンデータ
をインタリーブ方式によりマルチプレクスさせ、ディジ
タル多重化されたシリアルデータを出力させるようにな
っている。

パターンアドレスカウンタ21は同期式のプリセッタブ
ルダウンカウンタにより構成され、パターン長セレクタ
15によって第１のプリセット値として選択されたパター
ン長データを計数出力の初期値としてロードし、分周器
19から分周クロック1/2^lが入力するごとにダウンカウン
トしてその計数値が「０」になる、即ち、クロック1/2^l
が第１のプリセット値数入力されると、第１の特定信号
としての第１のボーロー信号を出力するとともに、パタ
ーン長セレクタ15によって選択されているパターン長デ
ータを計数出力の初期値として再ロードする。そして、
このパターンアドレスカウンタ21のＮビットの計数出
力、即ち、2⁰〜2^N-1の各ビット出力は、パターンメモリ
13の下位のアドレス入力端子A₀〜A_N-1にアドレスデータ
として供給されている。

ループカウンタ23はパターンアドレスカウンタ21と同
様に同期式のプリセッタダブルカウンタにより構成さ
れ、ループ回数セレクタ17によって第２のプリセット値
として選択された繰返し回数データを計数出力の初期値
としてロードし、パターンアドレスカウンタ21から第１
のボロー信号が入力するごとにダウンカウントしてその
計数値が「０」になる、即ち、第１のボロー信号が第２
のプリセット値数入力されると、第２の特定信号として
第２のボロー信号を出力するとともに、ループ回数セレ
クタによって選択されている繰返し回数データを計数出
力の初期値として再ロードする。

パターンパラメータ指定カウンタ25は、パターンアド
レスカウンタ21およびループカウンタ23からの第１、第
２のボロー信号を同時に受けたときにアップカウント動
作し、そのＰビットの計数出力をパターンアドレスメモ
リ13の上位のアドレス入力端子A_N〜A_N+P-1にアドレスデ
ータとして供給して、パターンメモリ13のパターン記憶
領域を指定するとともに、その計数出力をパターン長セ
レクタ15およびループ回数セレクタ17へ出力して、各セ
レクタ15、17が選択するデータを切り換える。なお、第
２のボロー信号は、第１のボロー信号に同期して出力さ
れるので、このパターンパラメータ指定カウンタ25は、
実質的に第２のボロー信号の出力回数を計数しているこ
とになる。この実施例の場合、前記したようにパターン
メモリ13には、パターン長さが異なる２種類のパターン
データが２つのパターン記憶領域にそれぞれ記憶されて
いるので、その領域を切り換えるために、パターンパラ
メータ指定カウンタ25は２進（Ｐ＝１）のカウンタで構
成されている。そして、その１ビットの計数出力が
「０」のときには、アドレス値０〜2^N−１までのパター
ン記憶領域に記憶されているパターンデータが指定さ
れ、計数出力が「１」のときには、アドレス値2^N〜2^2N
−１までのパターン記憶領域に記憶されているパターン
データが指定される。また、パターンパラメータ指定カ
ウンタ25の計数出力が「０」の場合、パターン長セレク
タ15はパターン長データN₁を選択し、ループ回数セレク
タ17は繰返し回数データM₁を選択し、また、パターンパ
ラメータ指定カウンタ25の計数出力が「１」の場合、パ
ターン長セレクタ15はパターン長データN₂を選択し、ル
ープ回数セレクタ17は繰返し回数データM₂を選択する。

尚、前記分周器19、パターンアドレスカウンタ21、ル
ープカウンタ23、パターンパラメータ指定カウンタ25は
共に、パターン設定手段11が出力するリセット信号によ
って初期設定される。

マルチプレクサ27はパターンメモリ13から読出される
パターンデータを分周期19からの分周クロックによって
ディジタル多重化し、シリアルデータとして出力する回
路である。このシリアルデータはシフトレジスタ29のＤ
入力端子に入力し、遅延されたのち、図示しないLSIへ
前記所定周波数のクロックと同じ高速度にて、ジッタを
抑圧しシリアルなテストパターンデータとして送られ
る。

＜前記実施例の動作＞次に前記実施例の動作を説明する。

まずパターンメモリ13にパターン設定手段11のキー操
作によって第２図に示すような２種類のパターンデータ
をプリセットしておく。即ちパターンメモリ13のメモリ
エリアを０〜2^N−１ワードのエリアと2^N〜2^2N−１ワー
ドのエリアの２つのエリアに分割し、各エリアにパター
ン長N₁、N₂のパターンデータをプリセットする。またパ
ターン設定手段11のキー操作によりパターン長セレクタ
15にパターン長N₁およびN₂をセットし、ループ回数セレ
クタ17に繰返し回数M₁およびM₂をセツトする。

次にパターン設定手段11からのリセット信号出力によ
って分周器19、カウンタ21、23、25が共に初期設定され
たのちには、分周器19は入力する所定周波数のクロック
を分周し、分周クロック1/2^lをカウンタ21、23、25に同
時に印加して同期動作させる。また分周器19の各分周ク
ロックはマルチプレクサ27に供給される。そのためにパ
ターンアドレスカウンタ21には最初、パターン長セレク
タ15からのパターン長N₁がプリセットされ、またループ
カウンタ23にはループ回数セレクタ17からの繰返し回数
M₁がプリセットされ、更にパターンパラメータ指定カウ
ンタ25のカウント値は「０」となっている。

したがって以後、パターンアドレスカウンタ21は分周
クロック1/2^lの入力毎にダウンカウント動作を行い、そ
のカウントデータをアドレスデータとしてパターンメモ
リ13の入力端子A₀〜A_N-1に供給する。また入力端子A_N〜
_N+P-1（この実施例では、入力端子A_Nのみ）にはパター
ンパラメータ指定カウンタ25からのデータ「０」が供給
されており、したがって第２図に示すパターンメモリ13
の０〜2^N−１ワードのエリアがアクセスされ、パターン
長N₁のパターンデータが読出され、マルチプレクサ27に
供給されることになる。このようにしてパターンアドレ
スカウンタ21がダウンカウント動作を行い、その値が
「０」となると、パターンアドレスカウンタ21にはパタ
ーン長セレクタ15からのパターン長N₁が再びセットされ
る。またパターンアドレスカウンタ21からボロー信号が
出力したときにはループカウンタ23がダウンカウント動
作を行う。その結果、パターンメモリ13の０〜2^N−１ワ
ードのエリアのパターン長N₁のパターンデータがM₁回ア
クセスされ読出される（第３図参照）。またパターンメ
モリ13からこのようにして読出されたパターンデータは
マルチプレクサ27に入力して分周器19からの各分周クロ
ックによりディジタル多重化され、シフトレジスタ29に
与えられる。このシフトレジスタ29は所定周波数のクロ
ックにより動作するからパターンメモリ13から読出され
たパターンデータは１系統のディジタルデータとして前
記クロックと同じ速度で試験用のLSIへ送出される。

パターン長N₁のパターンデータがM₁回読出されると、
パターンアドレスカウンタ21、ループカウンタ23が同時
にボロー信号を出力し、その結果、パターンパラメータ
指定カウンタ25が＋１されてその値が「１」となる。ま
た同時にパターンアドレスカウンタ21、ループカウンタ
23はそれぞれ、パターン長セレクタ15、ループ回数セレ
クタ17からあらたなデータとしてパターン長N₂と繰返し
回数M₂がそれぞれプリセットされる。そして以後、パタ
ーンメモリ13は2^N〜2^N−１ワードのエリアをアクセスさ
れるようになり、パターン長N₂のパターンデータがM
₂回、分周クロック1/2^lに同期して読出される（第３図
参照）。そしてこのパターンデータのM₂回の読出しが終
わると各カウンタ21、23、25は初期状態に戻り、パター
ン長N₁のパターンデータの読出しを再開する。

以上のようにして、２種類のパターンデータがそれぞ
れM₁回またはM₂回ずつ、交互に読出される。第３図はそ
のときに読出されたパターンデータがシリアルデータに
変換されている状態を示すもので、特に１ビットライン
2^lビットラインのデータ内容を示している。即ち、１ビ
ットラインについて述べれば、A₁、B₁、C₁、……から構
成されるN₁ビット長のパターンをM₁回繰返したのち、
X₁、Y₁、Z₁、……から構成されるN₂ビット長のパターン
をM₂回繰返し、以後、両パターンを交互に出力する。2^l
ビットラインについても同様であり、Ａ、Ｂ、Ｃ
、……から構成されるN₁ビット長のパターンをM₁回繰
返したのち、Ｘ、Ｙ、Ｚ、……から構成されるN₂
ビット長のパターンをM₂回繰返し、以後、両パターンを
交互に出力する。なお、ここで、＝2^lである。

したがって、見掛け上のパターンの長さはN₁M₁＋M₂M₂
となり、パターンメモリ13のワード長2^Nに比べてはるか
に長いワード長のパターンデータが得られるものであ
る。換言すれば、従来のパターン発生装置ではN₁M₁＋N₂
M₂の容量のパターンメモリが必要であったが、本発明で
N₁＋N₂の容量のパターンメモリで済むものである。

なお本実施例ではパターンアドレスカウンタ21および
ループカウンタ23をダウンカウンタ動作で説明したがパ
ターンメモリのデータ配置順を変えればアップカウンタ
でもよい。

また本実施例ではパターンパラメータカウンタ25をア
ップカウンタ動作で説明したがこれもパターンメモリの
パターンごとの配列位置を入れ替えればダウンカウンタ
でも良い。

＜本発明の効果＞以上説明したように、本発明のパターン発生装置は、
パターンメモリの一つのパターン記憶領域に記憶されて
いるパターンデータのうち、パターン長セレクタからの
第１のプリセット値として選択出力されたパターン長デ
ータに対応するデータ長のパターンデータがアドレスカ
ウンタによって繰り返し読み出されてシリアルデータに
変換され、その繰り返し回数が、ループ回数セレクタか
ら第２のプリセット値として選択出力された繰返し回数
データに対応する回数に達すると、パターンパラメータ
指定カウンタの計数値が変わり、その計数値に応じて、
アドレスカウンタによって読み出されるパターンデータ
のパターン記憶領域、パターン長セレクタによって選択
されるパターン長データおよびループ回数セレクタによ
って選択される繰返し回数データが切り換わり、異なる
パターン記憶領域に記憶されているパターンデータのう
ち新たに選択されパターン長のデータが新たに選択され
た繰り返し回数だけ繰り返し読み出されてシリアルデー
タに変換されて出力されるように構成されている。

このため、複数の異なるパターンをそれぞれ複数回数
繰返し出力するような長大なシリアルなパターンデータ
を極めて少ない容量のメモリから発生させることができ
る利点を有している。

またその場合、同一パターンの繰返し点または異なる
パターンへの切替わり点で不要なダミービットが発生す
ることもなく、確実なテストパターンが得られる利点も
ある。

更にパターンメモリからのパターンデータのアクセス
タイムより高速でシリアルなパターンデータが得られる
から、高速LSIの試験動作速度においてできる利点もあ
る。

さらにパターン発生装置を複数個持ち同じクロック信
号で同期動作を行えば多チャンネルのデータ発生装置が
構成でき複数の並列信号入力の端子をもつ高速LSIの試
験が容易に実施できる。

【図面の簡単な説明】

第１図は本発明の一実施例のパターン発生装置のブロッ
ク回路図、第２図はパターンメモリの構成図、第３図は
シリアルに出力されるパターンデータの内容を示す図、
第４図は従来のパターン発生装置のブロック図である。 11……パターン設定手段、13……パターンメモリ、15…
…パターン長セレクタ、17……ループ回数セレクタ、19
……分周器、21……パターンアドレスカウンタ、23……
ループカウンタ、25……パターンパラメータ指定カウン
タ、27……マルチプレクサ、29……シフトレジスタ。

Claims

(57)【特許請求の範囲】

【請求項１】複数のパターン記憶領域に予めそれぞれ異
なるパターンデータが記憶されたパターンメモリと、前記パターンメモリから読み出されるパターンデータを
シリアルデータに変換して出力するマルチプレクサと、計数値のプリセットが可能に形成され、所定のクロック
信号の計数を第１のプリセット値から開始し、該計数値
をアドレス信号として前記パターンメモリに出力して該
パターンメモリの一つの記憶領域に記憶されているパタ
ーンデータを順次読み出し、前記第１のプリセット値に
対応する数のクロック信号が入力されると第１の特性信
号を出力して前記第１のプリセット値からの計数を再ス
タートするアドレスカウンタと、予め設定された複数のパターン長データのいずれか一つ
を前記第１のプリセット値として選択し前記アドレスカ
ウンタへ出力するパターン長セレクタと、計数値のプリセットが可能に形成され、前記アドレスカ
ウンタから出力される第１の設定信号の計数を第２のプ
リセット値から開始し、該第２のプリセット値に対応す
る数の第１の特定信号が入力されると第２の特定信号を
出力して前記第２のプリセット値からの計数を再スター
トするループカウンタと、予め設定された複数の繰返し回数データのいずれか一つ
を前記第２のプリセット値として選択し前記ループカウ
ンタへ出力するループ回数セレクタと、前記第２の特定信号の出力回数を計数し、該計数値に応
じて、前記アドレスカウンタが読み出すパターンデータ
のパターン記憶領域、前記パターン長セレクタが選択す
るパターン長データおよび前記ループ回数セレクタが選
択する繰返し回数データを切り換えるパターンパラメー
タ指定カウンタとを備えたパターン発生装置。