JPS6026982B2 - 波形発生装置 - Google Patents
波形発生装置Info
- Publication number
- JPS6026982B2 JPS6026982B2 JP52077471A JP7747177A JPS6026982B2 JP S6026982 B2 JPS6026982 B2 JP S6026982B2 JP 52077471 A JP52077471 A JP 52077471A JP 7747177 A JP7747177 A JP 7747177A JP S6026982 B2 JPS6026982 B2 JP S6026982B2
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- Japan
- Prior art keywords
- data
- clock
- circuit
- output
- pulse
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- Expired
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- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は例えば半導体集積回路、いわゆるＩＣに各種
データを与え、そのデータを順次変化させることにより
試験を行う場合における上記各種データをパターンとし
て発生させるために適用できる波形発生装置に関する。
データを与え、そのデータを順次変化させることにより
試験を行う場合における上記各種データをパターンとし
て発生させるために適用できる波形発生装置に関する。
被試験回路の動作周期内に２つのデータをその被試験回
路へ入力させる必要があることがある。例えば半導体メ
モリにおいてその外部端子数を少なくするため、アドレ
ス情報中の偶数ビットを第１クロックによりアドレス端
子へ与え、次にその同一の外部端子には奇数ビットを第
２クロックにより与えることによりアドレス端子として
は従釆の半分の端子数とし、メモリ内部において二回に
分けて与えられたアドレスから、一つの正しいアドレス
を作り、アドレス情報として利用するものが提案されて
いいる。このようなメモリを試験するためにはアドレス
情報の発生を、そのメモリの動作周期内に２回与える必
要がある。このような２つの情報を動作周期内に与える
ためには例えば第１図に示す構成で行なうことが考えら
れる。
路へ入力させる必要があることがある。例えば半導体メ
モリにおいてその外部端子数を少なくするため、アドレ
ス情報中の偶数ビットを第１クロックによりアドレス端
子へ与え、次にその同一の外部端子には奇数ビットを第
２クロックにより与えることによりアドレス端子として
は従釆の半分の端子数とし、メモリ内部において二回に
分けて与えられたアドレスから、一つの正しいアドレス
を作り、アドレス情報として利用するものが提案されて
いいる。このようなメモリを試験するためにはアドレス
情報の発生を、そのメモリの動作周期内に２回与える必
要がある。このような２つの情報を動作周期内に与える
ためには例えば第１図に示す構成で行なうことが考えら
れる。
即ち被試験回路の動作周期で、端子１１にデータａが発
生し、端子１２にデータｂが同時に発生しており、第２
図Ａに示すようにその被試験回路の動作周期Ｔｍごとに
端子１１，１２の各データは第２図Ｂ及びＣにそれぞれ
示すように変化し、これ等データａ，ｂはアンドゲート
１３及び１４にそれぞれ供歌会される。端子１５から基
本周期Ｔｍの前半が高レベルでの後半が低レベルの第２
図Ｄに示すような選択信号がアンドゲート１３に与えら
れ、その反転信号がアンドゲート１４に与えられる。従
って基本周期Ｔｍの前半においては第２図Ｅに示すよう
に端子１１よりのデータａが選択され、後半においては
端子１２よりのデータｂが選択され、これら１３，１４
の出力はオアゲート１６を通じて出力端子１７に出力さ
れる。このようにして例えばメモリの１つの入力端子に
対してその動作周期Ｔｍの前半に偶数ビットのアドレス
情報を、後半に奇数ビットのアドレス情報を与え、１つ
の動作サイクル内に２つの情報を供給することができる
。然し乍らメモリその他の半導体集積回路を試験するに
は色々な条件、つまりデータの長さを変えたり、データ
の発生時間を変化したりなどの各種の条件に対して被試
験回路がどのような性能を示すかを調べる必要がある。
生し、端子１２にデータｂが同時に発生しており、第２
図Ａに示すようにその被試験回路の動作周期Ｔｍごとに
端子１１，１２の各データは第２図Ｂ及びＣにそれぞれ
示すように変化し、これ等データａ，ｂはアンドゲート
１３及び１４にそれぞれ供歌会される。端子１５から基
本周期Ｔｍの前半が高レベルでの後半が低レベルの第２
図Ｄに示すような選択信号がアンドゲート１３に与えら
れ、その反転信号がアンドゲート１４に与えられる。従
って基本周期Ｔｍの前半においては第２図Ｅに示すよう
に端子１１よりのデータａが選択され、後半においては
端子１２よりのデータｂが選択され、これら１３，１４
の出力はオアゲート１６を通じて出力端子１７に出力さ
れる。このようにして例えばメモリの１つの入力端子に
対してその動作周期Ｔｍの前半に偶数ビットのアドレス
情報を、後半に奇数ビットのアドレス情報を与え、１つ
の動作サイクル内に２つの情報を供給することができる
。然し乍らメモリその他の半導体集積回路を試験するに
は色々な条件、つまりデータの長さを変えたり、データ
の発生時間を変化したりなどの各種の条件に対して被試
験回路がどのような性能を示すかを調べる必要がある。
そのためには第１図に示したようなマルチプレクサを使
用した回路によっては端子１５よりの選択信号のパルス
幅を変更する必要があり、このような変更は面倒であり
、しかも第２図Ａの基本クロックに対するデータ、特に
前半のデータａの立上りの位相関係を変更することはで
きない。つまりこの例においてはデータａの立上に部分
はクロツクと常に同位相となり、この立上り位相をクロ
ックに対し変更することはできない。この発明は基本周
期内で複数の情報を発生することができ、然もその情報
と、基本クロツクとの位相関係を制御することができ、
従って各種の条件の波形を発生し、例えばＩＣ試験装置
においてあらゆる条件の試験も行なうことが可能になる
波形発生装置を提供するものである。
用した回路によっては端子１５よりの選択信号のパルス
幅を変更する必要があり、このような変更は面倒であり
、しかも第２図Ａの基本クロックに対するデータ、特に
前半のデータａの立上りの位相関係を変更することはで
きない。つまりこの例においてはデータａの立上に部分
はクロツクと常に同位相となり、この立上り位相をクロ
ックに対し変更することはできない。この発明は基本周
期内で複数の情報を発生することができ、然もその情報
と、基本クロツクとの位相関係を制御することができ、
従って各種の条件の波形を発生し、例えばＩＣ試験装置
においてあらゆる条件の試験も行なうことが可能になる
波形発生装置を提供するものである。
例えば第３図に示すようにタイミング発生装置２１から
の基本周期の基本クロックでパターン発生器２２が制御
される。パターン発生器２２においては基本周期は同一
であるが、互に異なる復数のパターンＤ，〜Ｄｎを発生
する。これ等パターンＤ，〜Ｄｎの各基本周期内のデー
タはマルチプレクサ２３においてタイミング発生器２１
からの選択信号により時分割的に順次取出される。この
ようにして取出されたデータは保持回路２４において上
記異なるパタ−ンに対応したものが、ｎ個のパルスによ
って取出され、１つのデータが次のデータまで保持され
る。タイミング発生器２１で発生している少なくともｎ
個のクロックｋ，〜ｋｐの内から、クロック選択回路２
５においてｎ個が選択され、波形発生回路２６において
保持回路２４の出力との排他的論理和が取られる。波形
発生回路２５の出力がこの波形発生装置の出力として端
子２７に供給される。例えば第４図Ａに示すようにタイ
ミング発生器２１からの基本クロツクがパターン発生器
２２に供給され、これによりこの例においては２つのパ
ターンＤ，及びＤ２が発生される。
の基本周期の基本クロックでパターン発生器２２が制御
される。パターン発生器２２においては基本周期は同一
であるが、互に異なる復数のパターンＤ，〜Ｄｎを発生
する。これ等パターンＤ，〜Ｄｎの各基本周期内のデー
タはマルチプレクサ２３においてタイミング発生器２１
からの選択信号により時分割的に順次取出される。この
ようにして取出されたデータは保持回路２４において上
記異なるパタ−ンに対応したものが、ｎ個のパルスによ
って取出され、１つのデータが次のデータまで保持され
る。タイミング発生器２１で発生している少なくともｎ
個のクロックｋ，〜ｋｐの内から、クロック選択回路２
５においてｎ個が選択され、波形発生回路２６において
保持回路２４の出力との排他的論理和が取られる。波形
発生回路２５の出力がこの波形発生装置の出力として端
子２７に供給される。例えば第４図Ａに示すようにタイ
ミング発生器２１からの基本クロツクがパターン発生器
２２に供給され、これによりこの例においては２つのパ
ターンＤ，及びＤ２が発生される。
これ等異なるパターンＤ，，Ｄ２はタイミング発生器２
１からの第４図Ｂに示す選択信号によりマルチプレクサ
２３において順次取出される。この選択信号は基準クロ
ックと立上り及び周期が一致し、パルス幅が比較的狭い
ものを使用することが望ましい。このようにしてパター
ン０２の位相位置の変化範囲を大きく取ることが可能と
される。従ってマルチプレクサ２３の出力は第４図Ｃに
示すように、パターンＤ，のデータとパターンＤ２のデ
ータとが基本周期内で１回づつ交互に生じる。マルチプ
レクサ２３の出力中のパターンＤ，のデータ内の位置に
あるような第４図Ｅに示す取出しパルスがタイミング発
生器２１の出力端子２８から保持回路２４へ与えられ、
マルチプレクサ２３の出力が取出され、その出力は次の
パルスによってデータが取出されるまで保持される。
１からの第４図Ｂに示す選択信号によりマルチプレクサ
２３において順次取出される。この選択信号は基準クロ
ックと立上り及び周期が一致し、パルス幅が比較的狭い
ものを使用することが望ましい。このようにしてパター
ン０２の位相位置の変化範囲を大きく取ることが可能と
される。従ってマルチプレクサ２３の出力は第４図Ｃに
示すように、パターンＤ，のデータとパターンＤ２のデ
ータとが基本周期内で１回づつ交互に生じる。マルチプ
レクサ２３の出力中のパターンＤ，のデータ内の位置に
あるような第４図Ｅに示す取出しパルスがタイミング発
生器２１の出力端子２８から保持回路２４へ与えられ、
マルチプレクサ２３の出力が取出され、その出力は次の
パルスによってデータが取出されるまで保持される。
マルチプレクサ２３の出力中のパターンＤ２のデータ内
に位置した第４図Ｆに示す取出しパルスによって保持回
路２４においてマルチプレクサ２３の出力が取出される
。この取出しパルスは例えばクロック発生器１１からの
位相が異なるクロックｋ，〜ｋｐの１つを選択回路２９
にて選択することにより任意の位相のものとすることが
できる。従って出しパルスＥによってパターンＤ，のデ
ータが第４図Ｇに示すように取出されて保持され、次の
取出しパルスＦによってパターンＤ２のデータに変更さ
れる。このようにして取出された保持回路２４の出力は
、クロック選択回路２５にＰ個のクロックパルスｋ，〜
ｋｐ中から選択された２個のクロツクパルスとの排他的
論理和がとられる。
に位置した第４図Ｆに示す取出しパルスによって保持回
路２４においてマルチプレクサ２３の出力が取出される
。この取出しパルスは例えばクロック発生器１１からの
位相が異なるクロックｋ，〜ｋｐの１つを選択回路２９
にて選択することにより任意の位相のものとすることが
できる。従って出しパルスＥによってパターンＤ，のデ
ータが第４図Ｇに示すように取出されて保持され、次の
取出しパルスＦによってパターンＤ２のデータに変更さ
れる。このようにして取出された保持回路２４の出力は
、クロック選択回路２５にＰ個のクロックパルスｋ，〜
ｋｐ中から選択された２個のクロツクパルスとの排他的
論理和がとられる。
即ちこの例では第４図Ｋ，，ＫＫ２にそれぞれ示すよう
に基本周期の前半に位置したクロックパルスｋ，と、後
半に位魔したクロックパルスｋ２とが選択回賂２５で取
出され、選択回路２５の出力は第４図印こ示すようにな
る。この出力のクロツクパルスと保持回路２４の出力と
の排他的論理和が波形発出回路２６で取られ、第４図１
に示すような出力となる。波形発生回路２６では選択回
路２５の出力パルスと保持回路２４出力との排他的論理
和を取りのみならず、第４図Ｊに示すように、ＮＲ２皮
形を作ったり、第４図Ｌに示すようにＲＺ波形を作るよ
うに、波形発生回路２６の端子３１に与える信号によっ
て波形発生回路２６を切替え動作させるようにすること
もできる。なおＮＲ２皮形は保持回路２４の出力を選択
回路２５からのクロックで○型フリップフロップに議込
めぱ得られ、ＲＺ波形は保持回路２４の出力をクロック
でサンプリングすれば得られる。以上述べたように、こ
の発明により波形発生装置によれば、複数のパターンを
基本周期内に時分割的に取出し、これを保持回路２４に
て適当に位相をずらす共に保持し、更にクロック選択回
路２５のクロックパルスの選択によって、その位相を制
御するため、出力波形データの立上り、立下りの基本ク
ロックに対する位相を制御することができ、勿論、デー
タの幅も制御することができる。
に基本周期の前半に位置したクロックパルスｋ，と、後
半に位魔したクロックパルスｋ２とが選択回賂２５で取
出され、選択回路２５の出力は第４図印こ示すようにな
る。この出力のクロツクパルスと保持回路２４の出力と
の排他的論理和が波形発出回路２６で取られ、第４図１
に示すような出力となる。波形発生回路２６では選択回
路２５の出力パルスと保持回路２４出力との排他的論理
和を取りのみならず、第４図Ｊに示すように、ＮＲ２皮
形を作ったり、第４図Ｌに示すようにＲＺ波形を作るよ
うに、波形発生回路２６の端子３１に与える信号によっ
て波形発生回路２６を切替え動作させるようにすること
もできる。なおＮＲ２皮形は保持回路２４の出力を選択
回路２５からのクロックで○型フリップフロップに議込
めぱ得られ、ＲＺ波形は保持回路２４の出力をクロック
でサンプリングすれば得られる。以上述べたように、こ
の発明により波形発生装置によれば、複数のパターンを
基本周期内に時分割的に取出し、これを保持回路２４に
て適当に位相をずらす共に保持し、更にクロック選択回
路２５のクロックパルスの選択によって、その位相を制
御するため、出力波形データの立上り、立下りの基本ク
ロックに対する位相を制御することができ、勿論、デー
タの幅も制御することができる。
特に排他的論理和波形は第４図１に示すようにその各中
間部分にデータパルスが逆方向に現われ、従ってデータ
の前後が逆に変化し、しかも全体として波形が幅広の高
レベルの中間に１個の低レベルパルスが在るものと、幅
広の低レベルの中間に１個の高レベルパルスが在るもの
となっており、これ等全体としても逆転した波形となっ
ている。従ってこのような波形を試験データとして利用
すると、データ前後が反転データとなっているため、そ
の前後の状態が判り、それだけ良い試験を行なうことが
できる。上述した波形発生装置は先に述べたように半導
体集積回路の試験、特にメモリの試験に利用することが
でき、この場合そのメモリの端子は複数あり、従って第
５図に示すようにタイミング発生器２１及びパターン発
生器２２を共通とし、これに対して第３図の点線で示し
た部分３２、即ちマルチプレクサ２３、保持回路２４、
クロック選択回路２５、波形発生回路２６、取出しパル
ス発生回路２９を含む回路の複数個３２，〜３２ｋを設
け、これらの出力を被試験メモリ３３のアドレス端子に
供艶簿し、タイミング発出器２１から２つのクロックを
被試験メモリ３３に供給し、各基本周期の前半のデータ
を偶数アドレスとして第１クロツクで入力し、後半のデ
ータを奇数アドレスとして第２クロックで、このメモリ
３３をアドレスするようにする。
間部分にデータパルスが逆方向に現われ、従ってデータ
の前後が逆に変化し、しかも全体として波形が幅広の高
レベルの中間に１個の低レベルパルスが在るものと、幅
広の低レベルの中間に１個の高レベルパルスが在るもの
となっており、これ等全体としても逆転した波形となっ
ている。従ってこのような波形を試験データとして利用
すると、データ前後が反転データとなっているため、そ
の前後の状態が判り、それだけ良い試験を行なうことが
できる。上述した波形発生装置は先に述べたように半導
体集積回路の試験、特にメモリの試験に利用することが
でき、この場合そのメモリの端子は複数あり、従って第
５図に示すようにタイミング発生器２１及びパターン発
生器２２を共通とし、これに対して第３図の点線で示し
た部分３２、即ちマルチプレクサ２３、保持回路２４、
クロック選択回路２５、波形発生回路２６、取出しパル
ス発生回路２９を含む回路の複数個３２，〜３２ｋを設
け、これらの出力を被試験メモリ３３のアドレス端子に
供艶簿し、タイミング発出器２１から２つのクロックを
被試験メモリ３３に供給し、各基本周期の前半のデータ
を偶数アドレスとして第１クロツクで入力し、後半のデ
ータを奇数アドレスとして第２クロックで、このメモリ
３３をアドレスするようにする。
この場合、回路３２，〜３２ｋにおいて選択信号、取出
しパルス選択したクロックパルスがそれぞれに異なるよ
うにすることもでき、これ等を共通とし、パターン発生
器２２を各別に設けることもできる。
しパルス選択したクロックパルスがそれぞれに異なるよ
うにすることもでき、これ等を共通とし、パターン発生
器２２を各別に設けることもできる。
第１図はマルチプレクサを示す図、第２図は２つの情報
をマルチプレクサで取出す場合の動作波形図、第３図は
この発明による波形発生装置の一例を示すブロック図、
第４図はその動作の説明に供するための波形図、第５図
はこの発明による波形発生装置を被試験メモリに対する
アドレス発生装置として適用した例を示すブロック図で
ある。 ２１：タイミング発生器、２２：パターン発生器、２３
：マルチプレクサ、２４：保持回路、２５：クロック選
択回路、２６：波形発生回路、２７：出力端子、２９：
取出しパルス選択回路。 第１図第２図 穿る図 第４図 時５図
をマルチプレクサで取出す場合の動作波形図、第３図は
この発明による波形発生装置の一例を示すブロック図、
第４図はその動作の説明に供するための波形図、第５図
はこの発明による波形発生装置を被試験メモリに対する
アドレス発生装置として適用した例を示すブロック図で
ある。 ２１：タイミング発生器、２２：パターン発生器、２３
：マルチプレクサ、２４：保持回路、２５：クロック選
択回路、２６：波形発生回路、２７：出力端子、２９：
取出しパルス選択回路。 第１図第２図 穿る図 第４図 時５図
Claims (1)
- １ 同一基本周期でそれぞれ１つのデータを同時に発生
するＮ個のパターン（Ｎは２以上の整数）を発生するパ
ターン発生器と、これらＮ個のパターン発生器からら各
データをその基本周期内で順次取出すマルチプレクサと
、そのマルチプレクサの基本周期内Ｎ個のデータ出力を
、上記基本周期を有し、位相が順次ずれたＮ個のパルス
を用い、その各１つのパルスにより１つのデータを取り
出し、次のパルスまでそのデータを保持する保持回路と
、上記基本周期を有し、位相が異なる複数個のクロツク
パルスからそれぞれ上記Ｎ個のパルスの中間位相をもつ
Ｎ個のクロツクパルスを取出すクロツク選択回路と、そ
の選択されたＮ個のクロツクパルスと上記保持回路の出
力との排他的論理和を取る波形発生回路とを有する波形
発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52077471A JPS6026982B2 (ja) | 1977-06-29 | 1977-06-29 | 波形発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52077471A JPS6026982B2 (ja) | 1977-06-29 | 1977-06-29 | 波形発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5412555A JPS5412555A (en) | 1979-01-30 |
| JPS6026982B2 true JPS6026982B2 (ja) | 1985-06-26 |
Family
ID=13634890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52077471A Expired JPS6026982B2 (ja) | 1977-06-29 | 1977-06-29 | 波形発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6026982B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5692473A (en) * | 1979-12-26 | 1981-07-27 | Fujitsu Ltd | Logic function tester |
| JPS5952410U (ja) * | 1982-09-30 | 1984-04-06 | 株式会社東芝 | 試験パルス発生装置 |
| JPH019019Y2 (ja) * | 1987-05-07 | 1989-03-10 |
-
1977
- 1977-06-29 JP JP52077471A patent/JPS6026982B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5412555A (en) | 1979-01-30 |
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