JP3104469B2 - モジュレーション波形生成回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリＩＣをメモリ
テスタでテストする場合に、メモリＩＣに印加される波
形を生成するモジュレーション波形生成回路についての
ものである。

【０００２】

【従来の技術】つぎに、従来技術のモジュレーション波
形生成回路を図３と図４とを参照して説明する。図３
は、クロックの設定範囲を広くするためにインターリー
ブ回路を使用した例である。同期信号ＣＫ０と波形生成
用クロック信号ＣＬＫ１〜３との間でインターリーブ回
路１を構成し、入力データＤＰＩを入力する。その出力
７ａ・７ｄ・７ｇをモジュレーション波形生成部１１に
入力する。また、波形生成用クロック信号ＣＬＫ１〜３
に遅延回路１０Ａ〜１０Ｃを通して、波形生成部１１に
入力し、モジュレーション波形生成部１１で波形を生成
する。

【０００３】インターリーブ回路１は、入力データＤＰ
Ｉが入力されるデータフリップフロップ（以下、ＦＦと
いう。）１Ａ・１Ｂ・１Ｃと、同期信号ＣＫ０の入力さ
れる同期ＦＦ２Ａ・２Ｂ・２Ｃと、波形生成用クロック
ＣＬＫ１の入力されるクロックＦＦ３Ａ・３Ｂ・３Ｃ
と、波形生成用クロックＣＬＫ２の入力されるクロック
ＦＦ３Ｄ・３Ｅ・３Ｆと、波形生成用クロックＣＬＫ３
の入力されるクロックＦＦ３Ｇ・３Ｈ・３Ｊと、ＡＮＤ
ゲート４Ａ〜４Ｊと、ＯＲゲート５Ａ・５Ｄ・５Ｇと、
クロックＣＬＫ１〜３をそれぞれ遅延させる遅延回路６
Ａ・６Ｄ・６Ｇと、クロックＣＬＫ１〜３をそれぞれク
ロック入力とするクロック用データ格納ＦＦ７Ａ・７Ｄ
・７Ｇとから構成されている。

【０００４】各クロックＣＬＫ１〜３は順次所定のタイ
ミング遅れを持って入力される。また出力は波形生成部
１１内に内蔵される波形生成最終ＦＦ１１Ａから取り出
される。

【０００５】図４は従来の他のモジュレーション波形生
成回路の構成を示すブロック図であり、インターリーブ
回路を用いることなく、データ格納ＦＦ７Ａ・８・９か
らの出力７ａ・８ａ・９ａを直接波形生成部１１に入力
させている。

【０００６】したがって、図４は、単に入力データＤＰ
Ｉを同期信号ＣＫ０でＦＦに伝えたデータを各波形生成
用クロックで順にＦＦで伝えていくものである。

【０００７】

【発明が解決しようとする課題】 図３の構成では、
同期信号ＣＫ０と各波形生成用クロック信号ＣＬＫ１〜
３の関係が３倍のレイト（繰り返し周期）点まで設定が
可能となるが、各波形生成用クロックが入力されない場
合には、インターリーブの関係がくずれて入力データＤ
ＰＩによる波形生成が狂うので、波形生成用クロックを
入れない設定ができないという問題点がある。また、図
４の構成では、波形生成用クロックを入れない時でも正
常に動作するが、ＣＫ０とＣＬＫ１、ＣＬＫ１とＣＬＫ
２、ＣＬＫ２とＣＬＫ３のそれぞれの関係が次のデータ
を伝える前に入力されなければならないという問題があ
る。

【０００８】本発明は、上記課題に鑑み、同期信号ＣＫ
０に対して、波形生成用クロック信号（ＣＬＫ１〜３）
の設定範囲を広くすることができ、波形生成用クロック
信号ＣＬＫ２、ＣＬＫ３が入力されなくても正常に動作
するモジュレーション波形生成回路を提供することを目
的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明は、
上記目的を達成するため、 入力データ（ＤＰＩ）をイン
ターリーブ回路（１）を介して波形生成部（１１）に入
力することによりモジュレーション波形を生成するモジ
ュレーション波形生成回路において、 インターリーブ回
路（１）は、入力データ（ＤＰＩ）が入力されるデータ
フリップフロップ（１Ａ〜１Ｃ）と、同期信号ＣＫ０が
入力され、バーＱ出力をデータフリップフロップ（１Ａ
〜１Ｃ）のクロック端子に入力する同期フリップフロッ
プ（２Ａ〜２Ｃ）と、波形生成用クロック（ＣＬＫ１）
信号が第１のタイミングで入力されるクロックフリップ
フロップ（３Ａ〜３Ｃ）と、クロックフリップフロップ
（３Ａ〜３Ｃ）の出力（３ａ〜３ｃ）とデータフリップ
フロップ（１Ａ〜１Ｃ）の出力（１ａ〜１ｃ）を入力と
するＡＮＤゲート（４Ａ〜４Ｃ）と、ＡＮＤゲート（４
Ａ〜４Ｃ）の出力を入力とするＯＲゲート（５Ａ）と、
波形生成用クロックＣＬＫ１の出力を入力とする遅延回
路（６Ａ）と、ＯＲゲート（５Ａ）の出力（５ａ）と遅
延回路の出力（６ａ）を入力とし、波形生成部（１１）
へ出力するクロックＣＬＫ１用データ格納フリップフロ
ップ（7Ａ）とから構成され、インターリーブ回路
（１）の出力（７ａ）をデータ入力とし、第２のタイミ
ングで入力する波形生成用クロック（ＣＬＫ２）をクロ
ック入力とし、第１の信号（８ａ）を波形生成部（１
１）に出力する第１のフリップフロップ回路（８）と、
第１の信号（８ａ）をデータ入力とし、第３のタイミン
グで入力する波形生成用クロック（ＣＬＫ３）をクロッ
ク入力とし、第２の信号（９ａ）を波形生成部（１１）
に出力する第２のフリップフロップ回路（９）と、を備
えたことを特徴としている。

【００１０】

【作用】 メモリテスタにおいては、最初に入力され
る波形生成用クロックＣＬＫ１が入力されない時（イン
ヒビットされる時）はないので、同期信号ＣＫ０と最初
に入力される波形生成用クロックＣＬＫ１との間でイン
ターリーブ回路を構成する。そして、クロックＣＬＫ１
の設定範囲を広げ、その他の波形生成用クロックＣＬＫ
２・ＣＬＫ３では、クロックＣＬＫ１のデータ格納ＦＦ
７Ａの出力７ａを次の波形生成用クロックＣＬＫ２のデ
ータ格納ＦＦ７Ｂのデータに入力し、さらにその出力８
ａを次の波形生成用クロックＣＬＫ３のデータ格納ＦＦ
９のデータに入力し、それぞれのＦＦの出力７ａ・８ａ
・９ａを波形生成部１１へ伝える。

【００１１】

【実施例】つぎに、この発明によるモジュレーション波
形生成回路の実施例の構成を図１に示す。図１で、入力
データＤＰＩがデータＦＦ１Ａ・１Ｂ・１Ｃのデータ入
力端子に入力され、同期信号ＣＫ０が同期ＦＦ２Ａ・２
Ｂ・２Ｃのクロック端子に入力される。同期ＦＦ２Ａ・
２Ｂ・２Ｃは、ＦＦ２Ａの出力が２Ｂの入力へ、ＦＦ２
Ｂの出力がＦＦ２Ｃの入力へ、ＦＦ２Ｃの出力がＦＦ２
Ａへ入力されるように接続される。また同期ＦＦ２Ａ・
２Ｂ・２ＣのバーＱ出力はデータＦＦ１Ａ・１Ｂ・１Ｃ
のクロック端子にも入力される。

【００１２】これにより、データＦＦ１Ａには同期信号
ＣＫ０の１発目のデータが格納され、データＦＦ１Ｂに
は２発目、データＦＦ１Ｃには３発のデータが格納され
る。

【００１３】波形生成用クロックＣＬＫ１はクロックＦ
Ｆ３Ａ・３Ｂ・３Ｃのクロック端子へ入力されるととも
に、遅延回路６Ａにも入力される。クロックＦＦ３Ａ・
３Ｂ・３Ｃの出力３ａ・３ｂ・３ｃはデータＦＦ１Ａ・
１Ｂ・１Ｃの出力１ａ・１ｂ・１ｃと共にＡＮＤゲート
４Ａ・４Ｂ・４ＣからＯＲゲート５Ａを経由して出力５
ａとなり、クロックＣＬＫ１用データ格納ＦＦ７Ａのデ
ータ入力端子に入力され、遅延回路６Ａの時間経過後、
データは格納される。

【００１４】 ＣＬＫ１用データ格納ＦＦ７Ａの出力
７ａは波形生成部１１へ入力されるとともに、次のＣＬ
Ｋ２用データ格納ＦＦ７Ｂのデータにも入力される。Ｃ
ＬＫ２用データ格納ＦＦ７Ｂは、波形生成用クロックＣ
ＬＫ２のタイミングでＦＦ７Ａから送られるデータを格
納し、その出力８ａが波形生成部１１と次のＣＬＫ３用
データ格納ＦＦ７Ｃのデータ入力端子に入力される。そ
して、波形生成用クロックＣＬＫ３のタイミングで格納
され波形生成部１１に伝わる。

【００１５】波形生成用クロックＣＬＫ１〜３もさらに
遅延回路１０Ａ・１０Ｂ・１０Ｃを経由して波形生成部
１１に送られ、波形生成部１１で各入力７ａ・８ａ・９
ａ・１０ａ・１０ｂ・１０ｃがあらかじめ決められた設
定により最終波形生成ＦＦ１Ａのセット・リセット端子
に入力され、出力される。

【００１６】次に、図１の回路動作を図２に示すタイム
チャートを参照して説明する。図２で、入力データＤＰ
Ｉが入力され、ｎ番目のデータが同期信号ＣＫ０によっ
てデータＦＦ１Ａに格納される。ｎ＋１番目のデータは
データＦＦ１Ｂに、ｎ＋２番目のデータはデータＦＦ１
Ｃに格納され、ｎ＋３番目はデータＦＦ１Ａにという順
に格納される。

【００１７】ｎ＋３番目のデータが格納される前に波形
生成用クロックＣＬＫ１が１発入力されると、クロック
ＦＦ３Ａが３ａのようなゲート信号を作り、データＦＦ
１Ａの出力１ａがＡＮＤゲート４ＡからＯＲゲート５Ａ
を経由し、ＣＬＫ１用データＦＦ７Ａのデータ入力端子
に到達し、クロックＣＬＫ１の遅延回路６Ａを経由した
信号でｎ番目のデータが格納される。

【００１８】この格納されたデータｎとさらに遅延回路
１０Ａを通ったクロックＣＬＫ１の信号１０ａとが、あ
らかじめどのようなモジュレーションにするか決められ
ていた設定により、最終ＦＦ１１Ａのセット・リセット
端子に伝わり出力される。

【００１９】 これと同時に、クロックＣＬＫ２用デ
ータＦＦ７Ｂのデータ入力端子にはクロックＣＬＫ１用
データＦＦ７Ａの出力７ａが入力され、クロックＣＬＫ
２の信号でｎ番目のデータが格納され、この格納された
データ８ａとクロックＣＬＫ２の遅延回路１０Ｂを経由
した信号１０ｂとが最終ＦＦ１１Ａのセット・リセット
端子に伝えられる。

【００２０】 また、クロックＣＬＫ３用データＦＦ
７Ｃのデータ入力端子には、クロックＣＬＫ２用データ
ＦＦ７Ｂの出力８ａが入力され、クロックＣＬＫ３の信
号でｎ番目のデータが格納され、この格納されたデータ
９ａとクロックＣＬＫ３の遅延回路１０Ｃを経由した信
号１０ｃとが、最終ＦＦのセット・リセット端子に伝え
られる。

【００２１】このようにして１サイクルが終わり、ｎ＋
１番目以後のデータもｎ番目と同様の手順で、波形生成
部１１内の最終ＦＦ１１Ａのセット・リセットに伝えら
れ、波形が作られる。

【００２２】このタイムチャートからもわかるように、
クロックＣＬＫ１の設定範囲はレイト以上の設定が可能
となり、クロックＣＬＫ２またはＣＬＫ３が入力されな
い時、ｎ＋５サイクルにはクロックＣＬＫ２によるｎ＋
５番目のデータが送られず、ｎ＋４番目のデータと同一
状態となり、次にｎ＋６番目のデータが送られ、ｎ＋５
サイクルはインヒビットされた動作になる。

【００２３】

【発明の効果】この発明によれば、同期信号ＣＫ０に対
して最初の波形生成用クロックＣＬＫ１をインターリー
ブの段数まで設定でき、次の波形生成用クロックＣＬＫ
２はクロックＣＬＫ１より１レイト後まで、又その次の
波形生成用クロックＣＬＫ３は、クロックＣＬＫ２より
さらに１レイト後まで設定することができる。

【００２４】また、波形生成用クロックＣＬＫ２・ＣＬ
Ｋ３については、インヒビットをすることもできるた
め、より複雑なモジュレーション波形も生成可能とな
る。

【図面の簡単な説明】

【図１】この発明によるモジュレーション波形生成回路
の実施例の構成を示すブロック図である。

【図２】図１の回路の動作を説明するタイミングチャー
トである。

【図３】従来のモジュレーション波形生成回路の構成を
示すブロック図である。

【図４】従来の他のモジュレーション波形生成回路の構
成を示すブロック図である。

【符号の説明】

１インターリーブ回路１Ａ・１Ｂ・１ＣデータＦＦ２Ａ
・２Ｂ・２Ｃ同期ＦＦ３Ａ・３Ｂ・３ＣＣＬＫ１のクロ
ックＦＦ３Ｄ・３Ｅ・３ＦＣＬＫ２のクロックＦＦ３Ｇ
・３Ｈ・３ＪＣＬＫ３のクロックＦＦ４Ａ〜４ＪＡＮＤ
ゲート５Ａ・５Ｄ・５ＧＯＲゲート６Ａ・６Ｄ・６Ｇ遅
延回路７ＡＣＬＫ１用データ格納ＦＦ７Ｂ・７ＤＣＬＫ
２用データ格納ＦＦ７Ｃ・７ＧＣＬＫ３用データ格納Ｆ
Ｆ１０Ａ・１０Ｂ・１０Ｃ遅延回路１１波形生成部１１
Ａ波形生成最終ＦＦ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力データ（ＤＰＩ）をインターリーブ回
   路（１）を介して波形生成部（１１）に入力することに
   よりモジュレーション波形を生成するモジュレーション
   波形生成回路において、 インターリーブ回路（１）は、 入力データ（ＤＰＩ）が入力されるデータフリップフロ
   ップ（１Ａ〜１Ｃ）と、 同期信号ＣＫ０が入力され、バーＱ出力をデータフリッ
   プフロップ（１Ａ〜１Ｃ）のクロック端子に入力する同
   期フリップフロップ（２Ａ〜２Ｃ）と、 波形生成用クロック（ＣＬＫ１）信号が第１のタイミン
   グで入力されるクロックフリップフロップ（３Ａ〜３
   Ｃ）と、 クロックフリップフロップ（３Ａ〜３Ｃ）の出力（３ａ
   〜３ｃ）とデータフリップフロップ（１Ａ〜１Ｃ）の出
   力（１ａ〜１ｃ）を入力とするＡＮＤゲート（４Ａ〜４
   Ｃ）と、 ＡＮＤゲート（４Ａ〜４Ｃ）の出力を入力とするＯＲゲ
   ート（５Ａ）と、 波形生成用クロックＣＬＫ１の出力を入力とする遅延回
   路（６Ａ）と、 ＯＲゲート（５Ａ）の出力（５ａ）と遅延回路の出力
   （６ａ）を入力とし、波形生成部（１１）へ出力するク
   ロックＣＬＫ１用データ格納フリップフロップ（7Ａ）
   とから構成され、 インターリーブ回路（１）の出力（７ａ）をデータ入力
   とし、第２のタイミングで入力する波形生成用クロック
   （ＣＬＫ２）をクロック入力とし、第１の信号（８ａ）
   を波形生成部（１１）に出力する第１のフリップフロッ
   プ回路（８）と、 第１の信号（８ａ）をデータ入力とし、第３のタイミン
   グで入力する波形生成用クロック（ＣＬＫ３）をクロッ
   ク入力とし、第２の信号（９ａ）を波形生成部（１１）
   に出力する第２のフリップフロップ回路（９）と、 を備えたことを特徴とするモジュレーション波形生成回
   路。