JP2002271189A - カウンタ回路及びカウンティング方法 - Google Patents
カウンタ回路及びカウンティング方法Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Liquid Crystal (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 高速動作が可能で順次的に２進カウント動作
を実行するカウンタ回路及びカウンティング方法を提供
する。 【解決手段】 カウンタ回路は第１、第２、第３、第４
ビット発生回路を備える。第１ビット発生回路８１０は
１つのＤ−フリップフロップ、第２ビット発生回路８２
０は２つのＤ−フリップフロップ、第３ビット発生回路
８３０は４つのＤ−フリップフロップ、第４ビット発生
回路８４０は８つのＤ−フリップフロップを備えて、そ
れぞれクロック信号に応答してクロック信号の毎サイク
ル、２番目のサイクル、４番目のサイクル、８番目のサ
イクルごとにそれ自体の出力値を反転させて第１ビット
出力、第２ビット出力、第３ビット出力、第４ビット出
力として生じさせる。
を実行するカウンタ回路及びカウンティング方法を提供
する。 【解決手段】 カウンタ回路は第１、第２、第３、第４
ビット発生回路を備える。第１ビット発生回路８１０は
１つのＤ−フリップフロップ、第２ビット発生回路８２
０は２つのＤ−フリップフロップ、第３ビット発生回路
８３０は４つのＤ−フリップフロップ、第４ビット発生
回路８４０は８つのＤ−フリップフロップを備えて、そ
れぞれクロック信号に応答してクロック信号の毎サイク
ル、２番目のサイクル、４番目のサイクル、８番目のサ
イクルごとにそれ自体の出力値を反転させて第１ビット
出力、第２ビット出力、第３ビット出力、第４ビット出
力として生じさせる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
り、特に高速動作が可能で順次的に２進カウント動作を
有するカウンタ回路及びカウンティング方法に関する。
り、特に高速動作が可能で順次的に２進カウント動作を
有するカウンタ回路及びカウンティング方法に関する。
【０００２】
【従来の技術】カウンタは入力パルスによりあらかじめ
決まった順序通りに出力されるレジスタを言うのである
が、デジタルロジックで最も多用される。カウンタは同
期的にあるいは非同期的に動作する。非同期カウンタは
リップルカウンタとも言う。その理由は、あるフリップ
フロップの出力が次のフリップフロップの入力として波
打つようにあらゆるフリップフロップに連続的に伝えら
れるためである。
決まった順序通りに出力されるレジスタを言うのである
が、デジタルロジックで最も多用される。カウンタは同
期的にあるいは非同期的に動作する。非同期カウンタは
リップルカウンタとも言う。その理由は、あるフリップ
フロップの出力が次のフリップフロップの入力として波
打つようにあらゆるフリップフロップに連続的に伝えら
れるためである。
【０００３】図１は従来の同期式カウンタ回路を示す回
路図である。同期式カウンタ回路１００はロジックシン
セサイザを通じて具現されたものであり、４ビットカウ
ンタを構成する。同期式カウンタ回路１００は、クロッ
ク信号ＣＫに同期して動作するフリップフロップ１０
１，１０２，１０３，１０４と、加算器１０５，１０６
とゲート１０７とにより構成された組合わせロジック部
１１０とを含む。Ｔ−フリップフロップ１０１は、クロ
ック信号ＣＫにトグルされてその出力をビット＜０＞の
出力ＯＵＴ＜０＞として、そして第１加算器１０５の入
力として送り出す。ビット＜０＞の出力ＯＵＴ＜０＞を
受信する第１加算器１０５と、その第１加算器１０５の
キャリ値を受信する第２加算器１０６との動作により、
第１のＤ−フリップフロップ１０２と第３のＤ−フリッ
プフロップ１０４とはビット＜１＞の出力ＯＵＴ＜１＞
とビット＜３＞の出力ＯＵＴ＜３＞とを送り出す。第２
加算器１０６のキャリ値を受信する排他的論理和ゲート
１０７の出力により第２のＤ−フリップフロップ１０３
はビット＜２＞の出力ＯＵＴ＜２＞を送り出す。
路図である。同期式カウンタ回路１００はロジックシン
セサイザを通じて具現されたものであり、４ビットカウ
ンタを構成する。同期式カウンタ回路１００は、クロッ
ク信号ＣＫに同期して動作するフリップフロップ１０
１，１０２，１０３，１０４と、加算器１０５，１０６
とゲート１０７とにより構成された組合わせロジック部
１１０とを含む。Ｔ−フリップフロップ１０１は、クロ
ック信号ＣＫにトグルされてその出力をビット＜０＞の
出力ＯＵＴ＜０＞として、そして第１加算器１０５の入
力として送り出す。ビット＜０＞の出力ＯＵＴ＜０＞を
受信する第１加算器１０５と、その第１加算器１０５の
キャリ値を受信する第２加算器１０６との動作により、
第１のＤ−フリップフロップ１０２と第３のＤ−フリッ
プフロップ１０４とはビット＜１＞の出力ＯＵＴ＜１＞
とビット＜３＞の出力ＯＵＴ＜３＞とを送り出す。第２
加算器１０６のキャリ値を受信する排他的論理和ゲート
１０７の出力により第２のＤ−フリップフロップ１０３
はビット＜２＞の出力ＯＵＴ＜２＞を送り出す。
【０００４】この同期式カウンタ回路１００の動作によ
る各ビット出力ＯＵＴ＜０：３＞の波形は図２のようで
ある。図２において、クロック信号ＣＫの周波数は１Ｇ
Ｈｚに設定されており、ビット＜０＞の出力ＯＵＴ＜０
＞、ビット＜１＞の出力ＯＵＴ＜１＞、ビット＜２＞の
出力ＯＵＴ＜２＞、そしてビット＜３＞の出力ＯＵＴ＜
３＞は順次的にトグルされてビットカウンタを増加させ
る。ところで、ビット＜３＞の出力波形を調べれば、こ
の開始点がクロック信号ＣＫの開始点から約１１ｎｓほ
ど遅延されるということが分かる。これは組合わせロジ
ック部１１０の動作による遅延のために現れるものであ
るが、同期式カウンタ回路１００の最大動作周波数を決
定する一つの制限要因として作用する。本同期式カウン
タ回路１００の動作周波数は特定条件下でシミュレーシ
ョンした結果、１ＧＨｚに制限される。
る各ビット出力ＯＵＴ＜０：３＞の波形は図２のようで
ある。図２において、クロック信号ＣＫの周波数は１Ｇ
Ｈｚに設定されており、ビット＜０＞の出力ＯＵＴ＜０
＞、ビット＜１＞の出力ＯＵＴ＜１＞、ビット＜２＞の
出力ＯＵＴ＜２＞、そしてビット＜３＞の出力ＯＵＴ＜
３＞は順次的にトグルされてビットカウンタを増加させ
る。ところで、ビット＜３＞の出力波形を調べれば、こ
の開始点がクロック信号ＣＫの開始点から約１１ｎｓほ
ど遅延されるということが分かる。これは組合わせロジ
ック部１１０の動作による遅延のために現れるものであ
るが、同期式カウンタ回路１００の最大動作周波数を決
定する一つの制限要因として作用する。本同期式カウン
タ回路１００の動作周波数は特定条件下でシミュレーシ
ョンした結果、１ＧＨｚに制限される。
【０００５】図３は従来の非同期式カウンタ回路を示す
回路図である。非同期式カウンタ回路３００は多数個の
Ｄ−フリップフロップ３０１，３０２，３０３，３０４
より構成され、第１のＤ−フリップフロップ３０１はク
ロック信号ＣＫに同期してそれ自体の反転出力ＱＢをデ
ータ入力する。その後、第１のローフリップフロップ３
０１の出力Ｑは第２のローフリップフロップ３０２のク
ロックＣＫの入力に、その第２のローフリップフロップ
３０２の反転出力ＱＢはそれ自体のデータ入力に接続さ
れる。さらに、このような方法で第３及び第４のローフ
リップフロップ３０３，３０４が接続され、第１ないし
第４のローフリップフロップ３０１，３０２，３０３，
３０４の出力Ｑはそれぞれ非同期式カウンタ回路３００
のビット出力ＯＵＴ＜０：３＞になる。
回路図である。非同期式カウンタ回路３００は多数個の
Ｄ−フリップフロップ３０１，３０２，３０３，３０４
より構成され、第１のＤ−フリップフロップ３０１はク
ロック信号ＣＫに同期してそれ自体の反転出力ＱＢをデ
ータ入力する。その後、第１のローフリップフロップ３
０１の出力Ｑは第２のローフリップフロップ３０２のク
ロックＣＫの入力に、その第２のローフリップフロップ
３０２の反転出力ＱＢはそれ自体のデータ入力に接続さ
れる。さらに、このような方法で第３及び第４のローフ
リップフロップ３０３，３０４が接続され、第１ないし
第４のローフリップフロップ３０１，３０２，３０３，
３０４の出力Ｑはそれぞれ非同期式カウンタ回路３００
のビット出力ＯＵＴ＜０：３＞になる。
【０００６】図４は図３の非同期式カウンタ回路３００
の動作タイミングを示す波形である。これを参照すれ
ば、クロック信号ＣＫは２ＧＨｚの周波数に設定されて
おり、これに対して、ビットの出力ＯＵＴ＜０：３＞は
順次的にビットカウンタを増加させつつ出力される。こ
の出力波形の一部であるＡ部分を拡大して示せば図５の
ようである。あらかじめ設定された通り、クロック信号
ＣＫは０．５ｎｓの周期を有する。これに対して、順次
的に生じるビットの出力ＯＵＴ＜０：３＞のうち、最上
位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：
ＭＳＢ）に該当するビット＜３＞の出力ＯＵＴ＜３＞
は、クロック信号の開始点からクロック信号ＣＫの１サ
イクルを過ぎた領域で出力されることが分かる。これは
非同期式カウンタ回路の状態がＭＳＢビットの状態によ
り最終的に決定され、これから一連の動作が起こるとい
う点に照らして見れば相当な遅延を招くようになる。
の動作タイミングを示す波形である。これを参照すれ
ば、クロック信号ＣＫは２ＧＨｚの周波数に設定されて
おり、これに対して、ビットの出力ＯＵＴ＜０：３＞は
順次的にビットカウンタを増加させつつ出力される。こ
の出力波形の一部であるＡ部分を拡大して示せば図５の
ようである。あらかじめ設定された通り、クロック信号
ＣＫは０．５ｎｓの周期を有する。これに対して、順次
的に生じるビットの出力ＯＵＴ＜０：３＞のうち、最上
位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：
ＭＳＢ）に該当するビット＜３＞の出力ＯＵＴ＜３＞
は、クロック信号の開始点からクロック信号ＣＫの１サ
イクルを過ぎた領域で出力されることが分かる。これは
非同期式カウンタ回路の状態がＭＳＢビットの状態によ
り最終的に決定され、これから一連の動作が起こるとい
う点に照らして見れば相当な遅延を招くようになる。
【０００７】図６は図１の同期式カウンタ回路１００と
図３の非同期式カウンタ回路３００との限界を克服する
ために使われるジョンソンカウンタ回路を示す回路図で
ある。ジョンソンカウンタ回路６００は第１ないし第４
のＤ−フリップフロップ６０１，６０２，６０３，６０
４にクロック信号ＣＫが同時に入力され、第１のＤ−フ
リップフロップ６０１の出力Ｑが第２のローフリップフ
ロップ６０２のデータ入力Ｄに、第２のＤ−フリップフ
ロップ６０２の出力Ｑが第３のローフリップフロップ６
０３のデータ入力Ｄに、第３のＤ−フリップフロップ６
０３の出力Ｑが第４のローフリップフロップ６０４のデ
ータ入力Ｄに、そして第４のＤ−フリップフロップ６０
４の反転出力ＱＢが第１のローフリップフロップ６０１
のデータ入力Ｄに接続される。第１ないし第４のローフ
リップフロップ６０１，６０２，６０３，６０４の出力
のそれぞれはジョンソンカウンタのビット出力＜０：３
＞になる。
図３の非同期式カウンタ回路３００との限界を克服する
ために使われるジョンソンカウンタ回路を示す回路図で
ある。ジョンソンカウンタ回路６００は第１ないし第４
のＤ−フリップフロップ６０１，６０２，６０３，６０
４にクロック信号ＣＫが同時に入力され、第１のＤ−フ
リップフロップ６０１の出力Ｑが第２のローフリップフ
ロップ６０２のデータ入力Ｄに、第２のＤ−フリップフ
ロップ６０２の出力Ｑが第３のローフリップフロップ６
０３のデータ入力Ｄに、第３のＤ−フリップフロップ６
０３の出力Ｑが第４のローフリップフロップ６０４のデ
ータ入力Ｄに、そして第４のＤ−フリップフロップ６０
４の反転出力ＱＢが第１のローフリップフロップ６０１
のデータ入力Ｄに接続される。第１ないし第４のローフ
リップフロップ６０１，６０２，６０３，６０４の出力
のそれぞれはジョンソンカウンタのビット出力＜０：３
＞になる。
【０００８】図７はジョンソンカウンタ回路６００のカ
ウント動作を示す図面である。これを参照すれば、カウ
ント動作は００００→１０００→１１００→１１１０→
１１１１→０１１１→００１１→０００１→００００→
… の順序になる。ところで、このようなジョンソンカ
ウンタ回路のカウント動作を順次的な２進カウント動
作、すなわち００００→０００１→００１０→００１１
→０１００→０１０１→… の順序で具現するためには
一種の組合わせ装置が必要になる。なぜならば、順次的
な２進カウント動作は任意のビット出力値を推し量って
カウント出力の何番目に該当するかを判断させる能力を
有するのであるが、システムの立場では順次的な２進カ
ウント動作をより好むためである。ジョンソンカウンタ
回路６００は同期式カウンタ回路（図１の１００）と非
同期式カウンタ回路（図３の３００）とに比べてその動
作周波数が高いと言っても余分な組合わせ装置を必要と
する問題点を有する。
ウント動作を示す図面である。これを参照すれば、カウ
ント動作は００００→１０００→１１００→１１１０→
１１１１→０１１１→００１１→０００１→００００→
… の順序になる。ところで、このようなジョンソンカ
ウンタ回路のカウント動作を順次的な２進カウント動
作、すなわち００００→０００１→００１０→００１１
→０１００→０１０１→… の順序で具現するためには
一種の組合わせ装置が必要になる。なぜならば、順次的
な２進カウント動作は任意のビット出力値を推し量って
カウント出力の何番目に該当するかを判断させる能力を
有するのであるが、システムの立場では順次的な２進カ
ウント動作をより好むためである。ジョンソンカウンタ
回路６００は同期式カウンタ回路（図１の１００）と非
同期式カウンタ回路（図３の３００）とに比べてその動
作周波数が高いと言っても余分な組合わせ装置を必要と
する問題点を有する。
【０００９】
【発明が解決しようとする課題】従って、高速動作が可
能でありかつ順次的な２進カウント動作を具現できるカ
ウンタ回路が要求される。
能でありかつ順次的な２進カウント動作を具現できるカ
ウンタ回路が要求される。
【００１０】本発明の目的は高速動作が可能でありかつ
順次的な２進カウント動作を具現するカウンタ回路を提
供することにある。本発明の他の目的は前記カウンタ回
路と同一効果が得られるカウンティング方法を提供する
ことにある。
順次的な２進カウント動作を具現するカウンタ回路を提
供することにある。本発明の他の目的は前記カウンタ回
路と同一効果が得られるカウンティング方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明の順次的な２進カ
ウント動作を実現するカウンタ回路は、クロック信号に
応答してそのクロック信号の毎サイクルごとにそれ自体
の出力値を反転させて第１ビット出力として生じさせる
第１ビット発生回路と、前記クロック信号に応答してそ
のクロック信号の２番目のサイクルごとにそれ自体の出
力値を反転させて第２ビット出力として生じさせる第２
ビット発生回路と、前記クロック信号に応答してそのク
ロック信号の４番目のサイクルごとにそれ自体の出力値
を反転させて第３ビット出力として生じさせる第３ビッ
ト発生回路と、前記クロック信号に応答してそのクロッ
ク信号の８番目のサイクルごとにそれ自体の出力値を反
転させて第４ビット出力として生じさせる第４ビット発
生回路とを備える。
ウント動作を実現するカウンタ回路は、クロック信号に
応答してそのクロック信号の毎サイクルごとにそれ自体
の出力値を反転させて第１ビット出力として生じさせる
第１ビット発生回路と、前記クロック信号に応答してそ
のクロック信号の２番目のサイクルごとにそれ自体の出
力値を反転させて第２ビット出力として生じさせる第２
ビット発生回路と、前記クロック信号に応答してそのク
ロック信号の４番目のサイクルごとにそれ自体の出力値
を反転させて第３ビット出力として生じさせる第３ビッ
ト発生回路と、前記クロック信号に応答してそのクロッ
ク信号の８番目のサイクルごとにそれ自体の出力値を反
転させて第４ビット出力として生じさせる第４ビット発
生回路とを備える。
【００１２】望ましくは、前記第１ないし第４ビット発
生回路はビットの出力の反復されるビット数に該当する
Ｄ−フリップフロップを備えるのであるが、前記第１ビ
ット発生回路は前記クロック信号がクロックに、それ自
体の反転出力がデータに入力されてその出力が前記第１
ビット出力になる１つのＤ−フリップフロップを備え
る。前記第２ビット発生回路は２つのＤ−フリップフロ
ップを備えるのであるが、前記クロック信号がクロック
に、前記第２ビット出力の反転された出力がデータに入
力される第１のＤ−フリップフロップと、前記クロック
信号がクロックに、前記第１のＤ−フリップフロップの
出力がデータに入力されてそれ自体の出力が前記第２ビ
ット出力になる第２のＤ−フリップフロップを備える。
生回路はビットの出力の反復されるビット数に該当する
Ｄ−フリップフロップを備えるのであるが、前記第１ビ
ット発生回路は前記クロック信号がクロックに、それ自
体の反転出力がデータに入力されてその出力が前記第１
ビット出力になる１つのＤ−フリップフロップを備え
る。前記第２ビット発生回路は２つのＤ−フリップフロ
ップを備えるのであるが、前記クロック信号がクロック
に、前記第２ビット出力の反転された出力がデータに入
力される第１のＤ−フリップフロップと、前記クロック
信号がクロックに、前記第１のＤ−フリップフロップの
出力がデータに入力されてそれ自体の出力が前記第２ビ
ット出力になる第２のＤ−フリップフロップを備える。
【００１３】前記第３ビット発生回路は４つのＤ−フリ
ップフロップを備えるのであるが、前記クロック信号が
クロックに接続されて前記第３ビット出力の反転された
出力がデータに入力される第１のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第１
のＤ−フリップフロップの出力がデータに入力される第
２のＤ−フリップフロップと、前記クロック信号がクロ
ックに接続されて前記第２のＤ−フリップフロップの出
力がデータに入力される第３のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第３
のＤ−フリップフロップの出力がデータに入力されてそ
れ自体の出力が前記第３ビット出力になる第４のＤ−フ
リップフロップとを備える。
ップフロップを備えるのであるが、前記クロック信号が
クロックに接続されて前記第３ビット出力の反転された
出力がデータに入力される第１のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第１
のＤ−フリップフロップの出力がデータに入力される第
２のＤ−フリップフロップと、前記クロック信号がクロ
ックに接続されて前記第２のＤ−フリップフロップの出
力がデータに入力される第３のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第３
のＤ−フリップフロップの出力がデータに入力されてそ
れ自体の出力が前記第３ビット出力になる第４のＤ−フ
リップフロップとを備える。
【００１４】前記第４ビット発生回路は８つのＤ−フリ
ップフロップを備えるのであるが、前記クロック信号が
クロックに接続されて前記第４ビット出力の反転された
出力がデータに入力される第１のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第１
のＤ−フリップフロップの出力がデータに入力される第
２のＤ−フリップフロップと、前記クロック信号がクロ
ックに接続されて前記第２のＤ−フリップフロップの出
力がデータに入力される第３のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第３
のＤ−フリップフロップの出力がデータに入力される第
４のＤ−フリップフロップと、前記クロック信号がクロ
ックに接続されて前記第４のＤ−フリップフロップの出
力がデータに入力される第５のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第５
のＤ−フリップフロップの出力がデータに入力される第
６のＤ−フリップフロップと、前記クロック信号がクロ
ックに接続されて前記第６のＤ−フリップフロップの出
力がデータに入力される第７のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第７
のＤ−フリップフロップの出力がデータに入力されてそ
れ自体の出力が前記第４ビット出力になる第８のＤ−フ
リップフロップとを備える、
ップフロップを備えるのであるが、前記クロック信号が
クロックに接続されて前記第４ビット出力の反転された
出力がデータに入力される第１のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第１
のＤ−フリップフロップの出力がデータに入力される第
２のＤ−フリップフロップと、前記クロック信号がクロ
ックに接続されて前記第２のＤ−フリップフロップの出
力がデータに入力される第３のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第３
のＤ−フリップフロップの出力がデータに入力される第
４のＤ−フリップフロップと、前記クロック信号がクロ
ックに接続されて前記第４のＤ−フリップフロップの出
力がデータに入力される第５のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第５
のＤ−フリップフロップの出力がデータに入力される第
６のＤ−フリップフロップと、前記クロック信号がクロ
ックに接続されて前記第６のＤ−フリップフロップの出
力がデータに入力される第７のＤ−フリップフロップ
と、前記クロック信号がクロックに接続されて前記第７
のＤ−フリップフロップの出力がデータに入力されてそ
れ自体の出力が前記第４ビット出力になる第８のＤ−フ
リップフロップとを備える、
【００１５】前記第１ないし第４ビット発生回路は前記
Ｄ−フリップフロップの代りにクロック信号に応答して
前記それぞれのビットの出力を貯蔵するレジスタを含
む。
Ｄ−フリップフロップの代りにクロック信号に応答して
前記それぞれのビットの出力を貯蔵するレジスタを含
む。
【００１６】本発明の順次的な２進カウント動作を具現
するカウンティング方法は、クロック信号に応答してそ
のクロック信号の毎サイクルごとにそれ自体の出力値を
反転させて第１ビット出力として生じさせる段階と、前
記クロック信号に応答してそのクロック信号の２番目の
サイクルごとにそれ自体の出力値を反転させて第２ビッ
ト出力として生じさせる段階と、前記クロック信号に応
答してそのクロック信号の４番目のサイクルごとにそれ
自体の出力値を反転させて第３ビット出力として生じさ
せる段階と、前記クロック信号に応答して前記クロック
信号の８番目のサイクルごとにそれ自体の出力値を反転
させて第４ビット出力として生じさせる段階とを備え
る。
するカウンティング方法は、クロック信号に応答してそ
のクロック信号の毎サイクルごとにそれ自体の出力値を
反転させて第１ビット出力として生じさせる段階と、前
記クロック信号に応答してそのクロック信号の２番目の
サイクルごとにそれ自体の出力値を反転させて第２ビッ
ト出力として生じさせる段階と、前記クロック信号に応
答してそのクロック信号の４番目のサイクルごとにそれ
自体の出力値を反転させて第３ビット出力として生じさ
せる段階と、前記クロック信号に応答して前記クロック
信号の８番目のサイクルごとにそれ自体の出力値を反転
させて第４ビット出力として生じさせる段階とを備え
る。
【００１７】このように、本発明によれば、ビットの出
力が順次的な２進カウント動作を出力され、またほとん
ど同じ遅延でクロック信号の１サイクル中に出力される
ために、システム動作の遅延を防止してシステム性能を
向上させることができる。
力が順次的な２進カウント動作を出力され、またほとん
ど同じ遅延でクロック信号の１サイクル中に出力される
ために、システム動作の遅延を防止してシステム性能を
向上させることができる。
【００１８】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を説明することにより、本発明
を詳細に説明する。各図面において、同じ参照符号は同
じ要素であることを示す。
発明の望ましい実施形態を説明することにより、本発明
を詳細に説明する。各図面において、同じ参照符号は同
じ要素であることを示す。
【００１９】図８は本発明のカウンタ回路の実施の形態
を示す回路図である。カウンタ回路８００は順次的な２
進カウント動作を具現するものであり、第１ビット発生
回路８１０、第２ビット発生回路８２０、第３ビット発
生回路８３０及び第４ビット発生回路８４０を含む。第
１ビット発生回路８１０、第２ビット発生回路８２０、
第３ビット発生回路８３０及び第４ビット発生回路８４
０は初期時、リセット信号ＲＮにより出力値が０にリセ
ットされ、この後の動作は図９に図示されている順次的
な２進カウント動作で動作する。図９を参照すれば、ビ
ット＜３：０＞の出力の順序は００００→０００１→０
０１０→００１１→ … の順序になる。各ビットについ
てより細かくみると、ビット＜０＞の出力は０→１→０
→１→… の順序であり、ビット＜１＞の出力は０→０
→１→１→０→０→１→１→ …の順序であり、ビット
＜２＞の出力は０→０→０→０→１→１→１→１→０→
０→０→０→ … の順序であり、そしてビット＜３＞の
出力は０→０→０→０→０→０→０→０→１→１→１→
１→１→１→１→１→０→０→０→０→０→０→０→０
→ … の順序である。
を示す回路図である。カウンタ回路８００は順次的な２
進カウント動作を具現するものであり、第１ビット発生
回路８１０、第２ビット発生回路８２０、第３ビット発
生回路８３０及び第４ビット発生回路８４０を含む。第
１ビット発生回路８１０、第２ビット発生回路８２０、
第３ビット発生回路８３０及び第４ビット発生回路８４
０は初期時、リセット信号ＲＮにより出力値が０にリセ
ットされ、この後の動作は図９に図示されている順次的
な２進カウント動作で動作する。図９を参照すれば、ビ
ット＜３：０＞の出力の順序は００００→０００１→０
０１０→００１１→ … の順序になる。各ビットについ
てより細かくみると、ビット＜０＞の出力は０→１→０
→１→… の順序であり、ビット＜１＞の出力は０→０
→１→１→０→０→１→１→ …の順序であり、ビット
＜２＞の出力は０→０→０→０→１→１→１→１→０→
０→０→０→ … の順序であり、そしてビット＜３＞の
出力は０→０→０→０→０→０→０→０→１→１→１→
１→１→１→１→１→０→０→０→０→０→０→０→０
→ … の順序である。
【００２０】図８に戻り、第１ビット発生回路８１０は
１ビットごとに変わるビット＜０＞の出力を具現した回
路であり、第２ビット発生回路８２０は２ビットごとに
変わるビット＜１＞の出力を具現した回路であり、第３
ビット発生回路８３０は４ビットごとに変わるビット＜
２＞の出力を具現した回路であり、そして第４ビット発
生回路８４０は８ビットごとに変わるビット＜３＞の出
力を具現した回路である。第１ビット発生回路８１０は
１つのＤ−フリップフロップ８１１を含み、クロック信
号ＣＫに応答してそれ自体の反転出力ＱＢがデータＤに
入力されてその出力Ｑはビット＜０＞の出力になる。ビ
ット＜０＞の出力はクロック信号ＣＫの各サイクルごと
にその出力値が変わって貯蔵される。そこで、図９に示
した通り、ビット＜０＞の出力は０→１→０→１→ …
の順序でなされる。
１ビットごとに変わるビット＜０＞の出力を具現した回
路であり、第２ビット発生回路８２０は２ビットごとに
変わるビット＜１＞の出力を具現した回路であり、第３
ビット発生回路８３０は４ビットごとに変わるビット＜
２＞の出力を具現した回路であり、そして第４ビット発
生回路８４０は８ビットごとに変わるビット＜３＞の出
力を具現した回路である。第１ビット発生回路８１０は
１つのＤ−フリップフロップ８１１を含み、クロック信
号ＣＫに応答してそれ自体の反転出力ＱＢがデータＤに
入力されてその出力Ｑはビット＜０＞の出力になる。ビ
ット＜０＞の出力はクロック信号ＣＫの各サイクルごと
にその出力値が変わって貯蔵される。そこで、図９に示
した通り、ビット＜０＞の出力は０→１→０→１→ …
の順序でなされる。
【００２１】第２ビット発生回路８２０は第１のＤ−フ
リップフロップ８２１と第２のＤ−フリップフロップ８
２２とを含むが、クロック信号ＣＫに応答して第２のロ
ーフリップフロップ８２２の反転出力ＱＢが第１のＤ−
フリップフロップ８２１のデータＤに入力されて第１の
ローフリップフロップ８２１の出力Ｑは第２のローフリ
ップフロップ８２２のデータＤに入力される。第２のロ
ーフリップフロップ８２２の出力はビット＜１＞の出力
になる。ビット＜１＞の出力はクロック信号ＣＫの２番
目のサイクルごとにその値が変わって貯蔵され、クロッ
ク信号ＣＫのサイクルごとに０→０→１→１→０→０→
１→１→…の順序で出力される。
リップフロップ８２１と第２のＤ−フリップフロップ８
２２とを含むが、クロック信号ＣＫに応答して第２のロ
ーフリップフロップ８２２の反転出力ＱＢが第１のＤ−
フリップフロップ８２１のデータＤに入力されて第１の
ローフリップフロップ８２１の出力Ｑは第２のローフリ
ップフロップ８２２のデータＤに入力される。第２のロ
ーフリップフロップ８２２の出力はビット＜１＞の出力
になる。ビット＜１＞の出力はクロック信号ＣＫの２番
目のサイクルごとにその値が変わって貯蔵され、クロッ
ク信号ＣＫのサイクルごとに０→０→１→１→０→０→
１→１→…の順序で出力される。
【００２２】第３ビット発生回路８３０は４つのＤ−フ
リップフロップ８３１，８３２，８３３，８３４を含
み、クロック信号ＣＫに応答して第４のローフリップフ
ロップ８３４の反転出力ＱＢが第１のＤ−フリップフロ
ップ８３１のデータＤに、第１のローフリップフロップ
８３１の出力Ｑは第２のローフリップフロップ８３２の
データＤに、第２のローフリップフロップ８３２の出力
Ｑは第３のローフリップフロップ８３３のデータＤに、
そして第３のローフリップフロップ８３３の出力Ｑは第
４のローフリップフロップ８３４のデータＤに入力され
る。第４のローフリップフロップ８３４の出力はビット
＜２＞の出力になる。ビット＜２＞の出力はクロック信
号ＣＫの４番目のサイクルごとにその値が変わって貯蔵
され、クロック信号ＣＫのサイクルごとに０→０→０→
０→１→１→１→１→０→０→０→０→ … の順序で出
力される。
リップフロップ８３１，８３２，８３３，８３４を含
み、クロック信号ＣＫに応答して第４のローフリップフ
ロップ８３４の反転出力ＱＢが第１のＤ−フリップフロ
ップ８３１のデータＤに、第１のローフリップフロップ
８３１の出力Ｑは第２のローフリップフロップ８３２の
データＤに、第２のローフリップフロップ８３２の出力
Ｑは第３のローフリップフロップ８３３のデータＤに、
そして第３のローフリップフロップ８３３の出力Ｑは第
４のローフリップフロップ８３４のデータＤに入力され
る。第４のローフリップフロップ８３４の出力はビット
＜２＞の出力になる。ビット＜２＞の出力はクロック信
号ＣＫの４番目のサイクルごとにその値が変わって貯蔵
され、クロック信号ＣＫのサイクルごとに０→０→０→
０→１→１→１→１→０→０→０→０→ … の順序で出
力される。
【００２３】第４ビット発生回路８４０は８つのＤ−フ
リップフロップ８４１，８４２，… ，８４８を含み、
クロック信号ＣＫに応答して第８フリップフロップ８４
８の反転出力ＱＢが第１のＤ−フリップフロップ８４１
のデータＤに、第１のローフリップフロップ８４１の出
力Ｑは第２のローフリップフロップ８４２のデータＤ
に、第２のローフリップフロップ８４２の出力Ｑは第３
のローフリップフロップ８４３のデータＤに、第３のロ
ーフリップフロップ８４３の出力Ｑは第４のローフリッ
プフロップ８４４のデータＤに、第４のローフリップフ
ロップ８４４の出力Ｑは第５のローフリップフロップ８
４５のデータＤに、第５のローフリップフロップ８４５
の出力Ｑは第６のローフリップフロップ８４６のデータ
Ｄに、第６のローフリップフロップ８４６の出力Ｑは第
７のローフリップフロップ８４７のデータＤに、そして
第７のローフリップフロップ８４７の出力Ｑは第８のロ
ーフリップフロップ８４８のデータＤに入力される。第
８のローフリップフロップ８４８の出力はビット＜３＞
の出力になる。ビット＜３＞の出力はクロック信号ＣＫ
の８番目のサイクルごとにその値が変わって貯蔵され、
クロック信号ＣＫのサイクルごとに０→０→０→０→０
→０→０→０→１→１→１→１→１→１→１→１→０→
０→０→０→０→０→０→０→ … の順序で出力され
る。
リップフロップ８４１，８４２，… ，８４８を含み、
クロック信号ＣＫに応答して第８フリップフロップ８４
８の反転出力ＱＢが第１のＤ−フリップフロップ８４１
のデータＤに、第１のローフリップフロップ８４１の出
力Ｑは第２のローフリップフロップ８４２のデータＤ
に、第２のローフリップフロップ８４２の出力Ｑは第３
のローフリップフロップ８４３のデータＤに、第３のロ
ーフリップフロップ８４３の出力Ｑは第４のローフリッ
プフロップ８４４のデータＤに、第４のローフリップフ
ロップ８４４の出力Ｑは第５のローフリップフロップ８
４５のデータＤに、第５のローフリップフロップ８４５
の出力Ｑは第６のローフリップフロップ８４６のデータ
Ｄに、第６のローフリップフロップ８４６の出力Ｑは第
７のローフリップフロップ８４７のデータＤに、そして
第７のローフリップフロップ８４７の出力Ｑは第８のロ
ーフリップフロップ８４８のデータＤに入力される。第
８のローフリップフロップ８４８の出力はビット＜３＞
の出力になる。ビット＜３＞の出力はクロック信号ＣＫ
の８番目のサイクルごとにその値が変わって貯蔵され、
クロック信号ＣＫのサイクルごとに０→０→０→０→０
→０→０→０→１→１→１→１→１→１→１→１→０→
０→０→０→０→０→０→０→ … の順序で出力され
る。
【００２４】従って、第１ないし第４ビット発生回路８
１０，８２０，８３０，８４０は図９の順次的な２進カ
ウント動作を満足するビットの出力を送り出す。
１０，８２０，８３０，８４０は図９の順次的な２進カ
ウント動作を満足するビットの出力を送り出す。
【００２５】図１０は図８のカウンタ回路８００の動作
波形を示す図面である。クロック信号ＣＫは２ＧＨｚの
周波数に設定されており、これに対してビット＜０：３
＞の出力は順次的にビットカウントを増加させつつ出力
される。ビット＜３＞の出力波形を調べれば、この開始
点はクロック信号ＣＫの開始点から約８ｎｓほど遅延さ
れるということが分かるが、これは従来の同期式カウン
タ回路（図１の１００）の動作波形を示す図２でのビッ
トの出力ＯＵＴ＜３＞遅延１１ｎｓと比較した時に３ｎ
ｓほど早い。
波形を示す図面である。クロック信号ＣＫは２ＧＨｚの
周波数に設定されており、これに対してビット＜０：３
＞の出力は順次的にビットカウントを増加させつつ出力
される。ビット＜３＞の出力波形を調べれば、この開始
点はクロック信号ＣＫの開始点から約８ｎｓほど遅延さ
れるということが分かるが、これは従来の同期式カウン
タ回路（図１の１００）の動作波形を示す図２でのビッ
トの出力ＯＵＴ＜３＞遅延１１ｎｓと比較した時に３ｎ
ｓほど早い。
【００２６】そして、出力波形の一部であるＢ部分を拡
大して示した図１１を参照すれば、０．５ｎｓの周期の
クロック信号ＣＫに対して順次的に生じるビット＜０：
３＞の出力はクロック信号ＣＫの開始点からクロック信
号ＣＫの１サイクル中に出力されることが分かる。これ
は従来の非同期式カウンタ回路（図３の３００）におい
てＭＳＢに該当する第４ビット出力ＯＵＴ＜３＞がクロ
ック信号ＣＫの開始点からクロック信号ＣＫの１サイク
ルを過ぎた領域で出力されるためにかなり遅延されてい
たシステム動作であるのに対して、本発明のカウンタ回
路８００はビット＜３：０＞の出力がほとんど同じ遅延
でクロック信号ＣＫの１サイクル中に出力されるために
システム動作の遅延が防止されてシステム性能が向上す
る。
大して示した図１１を参照すれば、０．５ｎｓの周期の
クロック信号ＣＫに対して順次的に生じるビット＜０：
３＞の出力はクロック信号ＣＫの開始点からクロック信
号ＣＫの１サイクル中に出力されることが分かる。これ
は従来の非同期式カウンタ回路（図３の３００）におい
てＭＳＢに該当する第４ビット出力ＯＵＴ＜３＞がクロ
ック信号ＣＫの開始点からクロック信号ＣＫの１サイク
ルを過ぎた領域で出力されるためにかなり遅延されてい
たシステム動作であるのに対して、本発明のカウンタ回
路８００はビット＜３：０＞の出力がほとんど同じ遅延
でクロック信号ＣＫの１サイクル中に出力されるために
システム動作の遅延が防止されてシステム性能が向上す
る。
【００２７】以上により本発明が図面に図示された実施
形態を参考にして説明されたが、これは例示的なものに
過ぎず、本技術分野の通常の知識を持った者ならばこれ
から多様な変形及び均等な他の実施形態が可能であると
いう点が理解できるであろう。すなわち、実施の形態で
は４ビットカウンタ回路を例にして説明しているが、本
発明はそれ以外の多様なビット数で構成されるカウンタ
回路に対しても適用が可能である。また、それぞれのビ
ット発生回路はビットの出力の反復されるビット数に該
当するＤ−フリップフロップを備えると説明している
が、Ｄ−フリップフロップの代わりにクロック信号に応
答してデータを貯蔵できるレジスタで具現できることは
もちろんである。従って、本発明の真の技術的保護範囲
は特許請求の範囲の技術的思想により決まるべきであ
る。
形態を参考にして説明されたが、これは例示的なものに
過ぎず、本技術分野の通常の知識を持った者ならばこれ
から多様な変形及び均等な他の実施形態が可能であると
いう点が理解できるであろう。すなわち、実施の形態で
は４ビットカウンタ回路を例にして説明しているが、本
発明はそれ以外の多様なビット数で構成されるカウンタ
回路に対しても適用が可能である。また、それぞれのビ
ット発生回路はビットの出力の反復されるビット数に該
当するＤ−フリップフロップを備えると説明している
が、Ｄ−フリップフロップの代わりにクロック信号に応
答してデータを貯蔵できるレジスタで具現できることは
もちろんである。従って、本発明の真の技術的保護範囲
は特許請求の範囲の技術的思想により決まるべきであ
る。
【００２８】
【発明の効果】以上のように本発明のカウンタ回路及び
カウンティング方法によれば、ビットの出力が順次的な
２進カウント動作で出力され、またほとんど同じ遅延で
クロック信号の１サイクル中に出力されるために、シス
テム動作の遅延が防止されてシステム性能が向上する。
カウンティング方法によれば、ビットの出力が順次的な
２進カウント動作で出力され、またほとんど同じ遅延で
クロック信号の１サイクル中に出力されるために、シス
テム動作の遅延が防止されてシステム性能が向上する。
【図１】従来の同期式カウンタ回路を示す回路図であ
る。
る。
【図２】図１の同期式カウンタ回路の動作波形を示す図
である。
である。
【図３】従来の非同期式カウンタ回路を示す回路図であ
る。
る。
【図４】図３の非同期式カウンタ回路の動作波形を示す
図である。
図である。
【図５】図４のＡ部分を拡大して示す図である。
【図６】ジョンソンカウンタ回路を示す回路図である。
【図７】図６のジョンソンカウンタ回路のカウント動作
を示す図である。
を示す図である。
【図８】本発明によるカウンタ回路の実施の形態を示す
回路図である。
回路図である。
【図９】順次的な２進カウント動作を示す図である。
【図１０】図８のカウンタ回路の動作波形を示す図であ
る。
る。
【図１１】図１０のＢ部分を拡大して示す図である。
８００ カウンタ回路 ８１０ 第１ビット発生回路 ８２０ 第２ビット発生回路 ８３０ 第３ビット発生回路 ８４０ 第４ビット発生回路
Claims (10)
- 【請求項１】 順次的な２進カウント動作を実現するカ
ウンタ回路において、 クロック信号に応答してそのクロック信号の毎サイクル
ごとにそれ自体の出力値を反転させて第１ビット出力と
して生じさせる第１ビット発生回路と、 前記クロック信号に応答してそのクロック信号の２番目
のサイクルごとにそれ自体の出力値を反転させて第２ビ
ット出力として生じさせる第２ビット発生回路と、 前記クロック信号に応答してそのクロック信号の４番目
のサイクルごとにそれ自体の出力値を反転させて第３ビ
ット出力として生じさせる第３ビット発生回路と、 前記クロック信号に応答してそのクロック信号の８番目
のサイクルごとにそれ自体の出力値を反転させて第４ビ
ット出力として生じさせる第４ビット発生回路とを具備
することを特徴とするカウンタ回路。 - 【請求項２】 前記第１ビット発生回路は、 前記クロック信号がクロックに、それ自体の反転出力が
データに入力されてその出力が前記第１ビット出力にな
るＤ−フリップフロップを備えることを特徴とする請求
項１に記載のカウンタ回路。 - 【請求項３】 前記第１ビット発生回路は、 前記クロック信号に応答して前記第１ビット出力を貯蔵
するレジスタを備えることを特徴とする請求項１に記載
のカウンタ回路。 - 【請求項４】 前記第２ビット発生回路は、 前記クロック信号がクロックに、前記第２ビット出力の
反転された出力がデータに入力される第１のＤ−フリッ
プフロップと、 前記クロック信号がクロックに、前記第１のＤ−フリッ
プフロップの出力がデータに入力されてそれ自体の出力
が前記第２ビット出力になる第２のＤ−フリップフロッ
プとを備えることを特徴とする請求項１に記載のカウン
タ回路。 - 【請求項５】 前記第２ビット発生回路は、 前記クロック信号に応答して前記第２ビット出力を貯蔵
するレジスタを備えることを特徴とする請求項１に記載
のカウンタ回路。 - 【請求項６】 前記第３ビット発生回路は、 前記クロック信号がクロックに、前記第３ビット出力の
反転された出力がデータに入力される第１のＤ−フリッ
プフロップと、 前記クロック信号がクロックに、前記第１のＤ−フリッ
プフロップの出力がデータに入力される第２のＤ−フリ
ップフロップと、 前記クロック信号がクロックに、前記第２のＤ−フリッ
プフロップの出力がデータに入力される第３のＤ−フリ
ップフロップと、 前記クロック信号がクロックに、前記第３のＤ−フリッ
プフロップの出力がデータに入力されてそれ自体の出力
が前記第３ビット出力になる第４のＤ−フリップフロッ
プとを備えることを特徴とする請求項１に記載のカウン
タ回路。 - 【請求項７】 前記第３ビット発生回路は、前記クロッ
ク信号に応答して前記第３ビット出力を貯蔵するレジス
タを備える ことを特徴とする請求項１に記載のカウンタ回路。 - 【請求項８】 前記第４ビット発生回路は、 前記クロック信号がクロックに、前記第４ビット出力の
反転された出力がデータに入力される第１のＤ−フリッ
プフロップと、 前記クロック信号がクロックに、前記第１のＤ−フリッ
プフロップの出力がデータに入力される第２のＤ−フリ
ップフロップと、 前記クロック信号がクロックに、前記第２のＤ−フリッ
プフロップの出力がデータに入力される第３のＤ−フリ
ップフロップと、 前記クロック信号がクロックに、前記第３のＤ−フリッ
プフロップの出力がデータに入力される第４のＤ−フリ
ップフロップと、 前記クロック信号がクロックに、前記第４のＤ−フリッ
プフロップの出力がデータに入力される第５のＤ−フリ
ップフロップと、 前記クロック信号がクロックに、前記第５のＤ−フリッ
プフロップの出力がデータに入力される第６のＤ−フリ
ップフロップと、 前記クロック信号がクロックに、前記第６のＤ−フリッ
プフロップの出力がデータに入力される第７のＤ−フリ
ップフロップと、 前記クロック信号がクロックに、前記第７のＤ−フリッ
プフロップの出力がデータに入力されてそれ自体の出力
が前記第４ビット出力になる第８のＤ−フリップフロッ
プとを備えることを特徴とする請求項１に記載のカウン
タ回路。 - 【請求項９】 前記第４ビット発生回路は、 前記クロック信号に応答して前記第４ビット出力を貯蔵
するレジスタを備えることを特徴とする請求項１に記載
のカウンタ回路。 - 【請求項１０】 順次的な２進カウント動作を実現する
カウンティング方法において、 クロック信号に応答してそのクロック信号の毎サイクル
ごとにそれ自体の出力値を反転させて第１ビット出力と
して生じさせる段階と、 前記クロック信号に応答してそのクロック信号の２番目
のサイクルごとにそれ自体の出力値を反転させて第２ビ
ット出力として生じさせる段階と、 前記クロック信号に応答してそのクロック信号の４番目
のサイクルごとにそれ自体の出力値を反転させて第３ビ
ット出力として生じさせる段階と、 前記クロック信号に応答してそのクロック信号の８番目
のサイクルごとにそれ自体の出力値を反転させて第４ビ
ット出力として生じさせる段階とを備えることを特徴と
するカウンティング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-078545 | 2000-12-19 | ||
| KR1020000078545A KR20020049387A (ko) | 2000-12-19 | 2000-12-19 | 고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는카운터 회로 및 그 카운팅 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002271189A true JP2002271189A (ja) | 2002-09-20 |
Family
ID=19703264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001385195A Pending JP2002271189A (ja) | 2000-12-19 | 2001-12-18 | カウンタ回路及びカウンティング方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020075989A1 (ja) |
| JP (1) | JP2002271189A (ja) |
| KR (1) | KR20020049387A (ja) |
| TW (1) | TW531963B (ja) |
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| JP2010518547A (ja) * | 2007-02-16 | 2010-05-27 | モスエイド テクノロジーズ インコーポレイテッド | メモリシステムのクロックモード決定 |
| JP2013128292A (ja) * | 2008-10-08 | 2013-06-27 | Qualcomm Inc | 低電力非同期カウンタ及び方法 |
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|---|---|---|---|---|
| KR20030032180A (ko) * | 2001-10-16 | 2003-04-26 | 삼성전자주식회사 | 카운팅 스피드를 개선시킨 카운터 |
| US7145978B2 (en) * | 2004-11-17 | 2006-12-05 | Lewis James M | High speed binary counter |
| KR100723877B1 (ko) * | 2005-12-09 | 2007-05-31 | 한국전자통신연구원 | ＩＰ망에서의 단대단 ＱｏＳ 보장 방법 |
| CN101355360B (zh) * | 2007-07-25 | 2010-07-07 | 盛群半导体股份有限公司 | 计数器电路结构及其应用的电子装置 |
| KR100954951B1 (ko) | 2008-05-21 | 2010-04-27 | 주식회사 하이닉스반도체 | 카운팅 회로 및 이를 이용한 어드레스 카운터 |
| CN101814913B (zh) * | 2009-02-23 | 2012-07-18 | 联咏科技股份有限公司 | 除频电路 |
| FR2978592B1 (fr) * | 2011-07-29 | 2014-05-02 | Proton World Int Nv | Compteur en memoire non volatile |
| US8983023B2 (en) | 2013-07-04 | 2015-03-17 | Freescale Semiconductor, Inc. | Digital self-gated binary counter |
| CN103532545B (zh) * | 2013-10-29 | 2016-06-01 | 四川和芯微电子股份有限公司 | 移位分频器 |
| US9774333B2 (en) | 2015-10-14 | 2017-09-26 | Stmicroelectronics (Grenoble 2) Sas | Counter circuit |
| FR3120759B1 (fr) | 2021-03-15 | 2023-02-17 | Proton World Int Nv | Compteur monotone |
| FR3120760B1 (fr) | 2021-03-15 | 2023-03-03 | Proton World Int Nv | Compteur Monotone |
| US11923849B1 (en) * | 2022-08-30 | 2024-03-05 | Qualcomm Incorporated | Frequency divider for non-overlapping clock signals |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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