JPS63164616A - バイナリカウンタ - Google Patents
バイナリカウンタInfo
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- JPS63164616A JPS63164616A JP31179686A JP31179686A JPS63164616A JP S63164616 A JPS63164616 A JP S63164616A JP 31179686 A JP31179686 A JP 31179686A JP 31179686 A JP31179686 A JP 31179686A JP S63164616 A JPS63164616 A JP S63164616A
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- flip
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- flop
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Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 34
- 230000001934 delay Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 11
- 238000001378 electrochemiluminescence detection Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241001385733 Aesculus indica Species 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/588—Combination of a synchronous and an asynchronous counter
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バイナリカウンタに関するものであり、詳し
くは、複数０桁の計数値２ｎの任意の注目ビットを高速
、高精度で読み取ることができるバイナリカウンタを提
供するものである。
くは、複数０桁の計数値２ｎの任意の注目ビットを高速
、高精度で読み取ることができるバイナリカウンタを提
供するものである。
〈従来の技術）
複数０桁の計数値２ｎを読み取ることができるバイナリ
カウンタには、大きくわけて、■非同期カウンタ ■同期直列キャリーカウンタ ■同ＪＦＩ並列キャリーカウンタ の３つがある。
カウンタには、大きくわけて、■非同期カウンタ ■同期直列キャリーカウンタ ■同ＪＦＩ並列キャリーカウンタ の３つがある。
これら３つのカウンタについて、２３−８をカウントす
る例につ・いて説明する。
る例につ・いて説明する。
■非同期カウンタ
第５図は非同期カウンタのブロック図であり、第６図は
その動作を説明するためのタイミングチャートである。
その動作を説明するためのタイミングチャートである。
第５図において、初段のスリップフロップＦＦｏのクロ
ック端子には第６図（ａ）に示すようなりロックＣＬＫ
が加えられている。
ック端子には第６図（ａ）に示すようなりロックＣＬＫ
が加えられている。
フリップフロップＦＦＯの出力端子Ｑから出力される第
６図（ｂ）、に示すＱｏは外部に出力されるとともに次
段の７リツプフＯツブＦＦ＋のクロック端子にクロック
として加えられ、フリップフロップＦＦ＋の出力端子Ｑ
から出力される第６図（Ｃ）に示ｔＱ＋は外部に出力さ
れるとともに次段のフリップフロップＦＦ２のクロック
端子にクロックとして加えられ、フリップフロップＦＦ
２の出力端子Ｑから出力される第６図（ｄ）に示すＱ２
は外部に出力されるとともに次段のフリップ７０ツブＦ
Ｆ３のクロック端子にクロックとして加えられ、フリッ
プフロップＦＦコの出力端子Ｑから出力される第６図（
ｅ）に示すＱ３は外部に出力されることになる。そして
、各７リツプフロツプＦＦｏ＝ＦＦコのＴ端子には入力
信号５ＬｒＬが並列に加えられている。
６図（ｂ）、に示すＱｏは外部に出力されるとともに次
段の７リツプフＯツブＦＦ＋のクロック端子にクロック
として加えられ、フリップフロップＦＦ＋の出力端子Ｑ
から出力される第６図（Ｃ）に示ｔＱ＋は外部に出力さ
れるとともに次段のフリップフロップＦＦ２のクロック
端子にクロックとして加えられ、フリップフロップＦＦ
２の出力端子Ｑから出力される第６図（ｄ）に示すＱ２
は外部に出力されるとともに次段のフリップ７０ツブＦ
Ｆ３のクロック端子にクロックとして加えられ、フリッ
プフロップＦＦコの出力端子Ｑから出力される第６図（
ｅ）に示すＱ３は外部に出力されることになる。そして
、各７リツプフロツプＦＦｏ＝ＦＦコのＴ端子には入力
信号５ＬｒＬが並列に加えられている。
このように構成することにより、フリップ７０ツブＦＦ
ｏから２０の計数値が出力され、フリップフロップＦ
Ｆ ＋から２１の計数値が出力され、フリップ７０ツブ
ＦＦ２から２２の計数値が出力され、フリップフロップ
ＦＦ３から２３の計数値が出力されることになる。
ｏから２０の計数値が出力され、フリップフロップＦ
Ｆ ＋から２１の計数値が出力され、フリップ７０ツブ
ＦＦ２から２２の計数値が出力され、フリップフロップ
ＦＦ３から２３の計数値が出力されることになる。
■同期直列キャリーカウンタ
第７図は同期直列キャリーカウンタのブロック図であり
、第８図はその動作を説明するためのタイミングチャー
トである。第７図において、入力信Ｍ Ｓ ｍは初段の
フリップフロップＦＦｏの丁端了に加えられるとともに
アンドゲートＡＧＩの一方の入力端子に加えられている
。フリップフロップＦＦｏの出力端子Ｑから出力される
第８図（ｂ）に示すＱｏは外部に出力されるとともにア
ンドゲートＡ Ｇ ｔの他方の入力端子に加えられてい
る。
、第８図はその動作を説明するためのタイミングチャー
トである。第７図において、入力信Ｍ Ｓ ｍは初段の
フリップフロップＦＦｏの丁端了に加えられるとともに
アンドゲートＡＧＩの一方の入力端子に加えられている
。フリップフロップＦＦｏの出力端子Ｑから出力される
第８図（ｂ）に示すＱｏは外部に出力されるとともにア
ンドゲートＡ Ｇ ｔの他方の入力端子に加えられてい
る。
第８１１（ｃ）に示すアンドゲートＡ Ｇ ＋の出力信
号ＩＮｚは次段のフリップフロップＦＦ＋のＴ端子に加
えられるとともにアンドゲートＡＧ２の一方の入力端子
に加えられ、フリップフロップＦＦ１の出力端子Ｑから
出力されるＱ、は外部に出力されるとともにアンドゲー
ト△Ｇ２の他方の入力端子に加えられている。第８図（
ｄ）に示すアンドゲートＡ Ｇ ２の出力信号ＩＮｇは
次段のフリップフロップＦＦ２のＴ端子に加えられると
ともにアンドゲートＡ Ｇ ３の一方の入力端子に加え
られ、フリップ７０ツブＦＦ２の出力端子Ｑから出力さ
れるＱ２は外部に出力されるとともにアンドゲートＡ
Ｇ ｓの他方の入力端子に加えられている。第８図（ｅ
）に示すアンドゲートＡ Ｇ ３の出力信号ＩＮ３は次
段のフリップ７０ツブＦＦ３のＴ端子に加えられている
。このフリップフロップＦＦ３の出力端子Ｑから出力さ
れる第８１１（ｆ）に示すＱ３は外部に出力されること
になる。そして、各７リツプ７０ツブＦＦｏ＝ＦＦｓの
クロック端子には第８図（ａ）に示すクロックＣＬＫが
並列に加えられている。
号ＩＮｚは次段のフリップフロップＦＦ＋のＴ端子に加
えられるとともにアンドゲートＡＧ２の一方の入力端子
に加えられ、フリップフロップＦＦ１の出力端子Ｑから
出力されるＱ、は外部に出力されるとともにアンドゲー
ト△Ｇ２の他方の入力端子に加えられている。第８図（
ｄ）に示すアンドゲートＡ Ｇ ２の出力信号ＩＮｇは
次段のフリップフロップＦＦ２のＴ端子に加えられると
ともにアンドゲートＡ Ｇ ３の一方の入力端子に加え
られ、フリップ７０ツブＦＦ２の出力端子Ｑから出力さ
れるＱ２は外部に出力されるとともにアンドゲートＡ
Ｇ ｓの他方の入力端子に加えられている。第８図（ｅ
）に示すアンドゲートＡ Ｇ ３の出力信号ＩＮ３は次
段のフリップ７０ツブＦＦ３のＴ端子に加えられている
。このフリップフロップＦＦ３の出力端子Ｑから出力さ
れる第８１１（ｆ）に示すＱ３は外部に出力されること
になる。そして、各７リツプ７０ツブＦＦｏ＝ＦＦｓの
クロック端子には第８図（ａ）に示すクロックＣＬＫが
並列に加えられている。
このように構成することにより、第５図と同様に、フリ
ップフロップＦＦｏから２０の計数値が出力され、フリ
ップフロップＦＦｚから２１の計数値が出力され、フリ
ップフロップＦＦ２から２２の計数値が出力され、フリ
ップフロップＦＦ３から２３の計数値が出力されること
になる。
ップフロップＦＦｏから２０の計数値が出力され、フリ
ップフロップＦＦｚから２１の計数値が出力され、フリ
ップフロップＦＦ２から２２の計数値が出力され、フリ
ップフロップＦＦ３から２３の計数値が出力されること
になる。
■同期並列キャリーカウンタ
第９図は同期並列キャリーカウンタのブロック図であり
、第１０図はその動作を説明するためのタイミングチャ
ートである。第９図において、入力信号Ｓ ｍは初段の
フリップフロップＦＦｏのＴ端子に加えられている。フ
リップ７０ツブＦＦ。
、第１０図はその動作を説明するためのタイミングチャ
ートである。第９図において、入力信号Ｓ ｍは初段の
フリップフロップＦＦｏのＴ端子に加えられている。フ
リップ７０ツブＦＦ。
の出力端子Ｑから出力される第１０図（ｂ）に示すＱｏ
は外部に出力されるとともにアンドゲートＡ Ｇ ＋を
介してフリップフロップＦＦ＋のＴ ＧＷ子に加えられ
、アンドゲートＡＧ２を介してフリップ７０ツブＦＦ２
のＴ端子に加えられ、アンドゲートＡＧ３を介してフリ
ップ７０ツブＦＦ）のＴ端子に加えられている。フリッ
プフロップＦＦ＋の出力端子Ｑから出力されるＱｌは外
部に出力されるとともにアンドゲートＡ Ｇ ２を介し
てフリップ７０ツブＦＦ２のＴ端子に加えられ、アンド
ゲートＡＱ３を介してフリップフロップＦＦ３のＴ端子
に加えられている。フリップ７ａツブＦＦ２の出力端子
Ｑから出力されるＱ２は外部に出力されるとともにアン
ドゲートＡ Ｇ ３を介してフリップフロップＦＦ３の
Ｔ端子に加えられている。フリップフロップＦＦ３の出
力端子Ｑから出力されるｍ１０図（ｆ）に示すｗＱ３は
外部に出力されることになる。そして、各フリップ７０
ツブＦＦ。
は外部に出力されるとともにアンドゲートＡ Ｇ ＋を
介してフリップフロップＦＦ＋のＴ ＧＷ子に加えられ
、アンドゲートＡＧ２を介してフリップ７０ツブＦＦ２
のＴ端子に加えられ、アンドゲートＡＧ３を介してフリ
ップ７０ツブＦＦ）のＴ端子に加えられている。フリッ
プフロップＦＦ＋の出力端子Ｑから出力されるＱｌは外
部に出力されるとともにアンドゲートＡ Ｇ ２を介し
てフリップ７０ツブＦＦ２のＴ端子に加えられ、アンド
ゲートＡＱ３を介してフリップフロップＦＦ３のＴ端子
に加えられている。フリップ７ａツブＦＦ２の出力端子
Ｑから出力されるＱ２は外部に出力されるとともにアン
ドゲートＡ Ｇ ３を介してフリップフロップＦＦ３の
Ｔ端子に加えられている。フリップフロップＦＦ３の出
力端子Ｑから出力されるｍ１０図（ｆ）に示すｗＱ３は
外部に出力されることになる。そして、各フリップ７０
ツブＦＦ。
〜ＦＦ３のクロック端子には第１０図（ｆ）に示すり０
ツクＣＬＫが並列に加えられている。これにより、フリ
ップフロップＦＦ、のＴ端子にはフリップ７０ツブＦＦ
ｏの出力Ｑｏが第１０図（Ｃ）に示すアンドゲートＡＧ
＋の出力信号ＩＮ＋とじて加えられ、フリップ７０ツブ
ＦＦ２のＴ端子にはフリップ７０ツブＦＦｏの出力Ｑ０
およびフリップフロップＦＦ＋の出力Ｑ１の論理積が第
１０図（ｄ）に示すアンドゲートＡ Ｇ ２の出力信号
ＩＮ２として加えられ、フリップフロップＦＦ３のＴ端
子にはフリップフロップＦＦｏの出力Ｑｏｅフリップ７
０ツブＦＦ＋の出力Ｑ１およびフリップ７０ツブＦＦ２
の出力Ｑ２の論理積が第１０図（ｅ）に示すアンドゲー
トＡ Ｇ ３の出力信号ＩＮ、として加えられることに
なる。
ツクＣＬＫが並列に加えられている。これにより、フリ
ップフロップＦＦ、のＴ端子にはフリップ７０ツブＦＦ
ｏの出力Ｑｏが第１０図（Ｃ）に示すアンドゲートＡＧ
＋の出力信号ＩＮ＋とじて加えられ、フリップ７０ツブ
ＦＦ２のＴ端子にはフリップ７０ツブＦＦｏの出力Ｑ０
およびフリップフロップＦＦ＋の出力Ｑ１の論理積が第
１０図（ｄ）に示すアンドゲートＡ Ｇ ２の出力信号
ＩＮ２として加えられ、フリップフロップＦＦ３のＴ端
子にはフリップフロップＦＦｏの出力Ｑｏｅフリップ７
０ツブＦＦ＋の出力Ｑ１およびフリップ７０ツブＦＦ２
の出力Ｑ２の論理積が第１０図（ｅ）に示すアンドゲー
トＡ Ｇ ３の出力信号ＩＮ、として加えられることに
なる。
このように構成することにより、第５図および第７図と
同様に、フリップフロップＦＦｏから２０の計＠値が出
力され、フリップフロップＦＦＩから２１の計数値が出
力され、フリップ７０ツブＦＦ２から２２の計数値が出
力され、フリップフロップＦＦ３から２３の計数値が出
力されることになる。
同様に、フリップフロップＦＦｏから２０の計＠値が出
力され、フリップフロップＦＦＩから２１の計数値が出
力され、フリップ７０ツブＦＦ２から２２の計数値が出
力され、フリップフロップＦＦ３から２３の計数値が出
力されることになる。
（発明が解決しようとする問題点）
しかし、第５図の非同期カウンタによれば、各７リツプ
フロツプＦＦｏ”−ＦＦ３はそれぞれプロパゲーション
ディレーｔＦ−Ｆを持つていることから第６図（ｂ）〜
（ｅ）に示すように（ａ）に示すクロックＣＬＫに対し
てフリップ７０ツブ１段毎にｔＦ−Ｆのカウント動作の
遅れが積算されることになり、多段接続時には高精度の
計数値検出が行えな（なる。
フロツプＦＦｏ”−ＦＦ３はそれぞれプロパゲーション
ディレーｔＦ−Ｆを持つていることから第６図（ｂ）〜
（ｅ）に示すように（ａ）に示すクロックＣＬＫに対し
てフリップ７０ツブ１段毎にｔＦ−Ｆのカウント動作の
遅れが積算されることになり、多段接続時には高精度の
計数値検出が行えな（なる。
また、第７図のル１期直列キャリーカウンタによれば、
最終段のフリップフロップＦＦ３の０３出力の第８図（
ａ）に示すりＯツクＣＬＫに対する遅れは第８図（ｆ）
に示すようにｔｐ、−ｐＸｌになるものの、各アンドゲ
ートＡＧｓ＝ＡＧコもプロパゲーションディレー１．）
を持っていることから、各アンドゲートＡ Ｇ Ｉ−Ａ
Ｇ ３の出力信号■Ｎ言〜ＩＮｓは第８図（Ｃ）〜（
ｅ）に示すようにｔＦ−Ｆにアンドゲート１段毎にｔｏ
の遅れが加算されることになり、アンドゲートを０段接
続した場合のディレーｎｔＧとｔＦ−Ｆの和がクロック
ＣＬＫの周期よりも大きくなるとカウンタは正常動作を
しなくなる。これが、動作の上限周波数といえる。
最終段のフリップフロップＦＦ３の０３出力の第８図（
ａ）に示すりＯツクＣＬＫに対する遅れは第８図（ｆ）
に示すようにｔｐ、−ｐＸｌになるものの、各アンドゲ
ートＡＧｓ＝ＡＧコもプロパゲーションディレー１．）
を持っていることから、各アンドゲートＡ Ｇ Ｉ−Ａ
Ｇ ３の出力信号■Ｎ言〜ＩＮｓは第８図（Ｃ）〜（
ｅ）に示すようにｔＦ−Ｆにアンドゲート１段毎にｔｏ
の遅れが加算されることになり、アンドゲートを０段接
続した場合のディレーｎｔＧとｔＦ−Ｆの和がクロック
ＣＬＫの周期よりも大きくなるとカウンタは正常動作を
しなくなる。これが、動作の上限周波数といえる。
さらに、第９図の同期並列キャリーカウンタによれば、
第１０図＜ｆ＞に示すように最終段のフリップフロップ
ＦＦ３の０３出力のクロックＣＬＫに対する遅れはｔｐ
−ｐＸｌになり、各アンドゲートＡ Ｇ ＋ −Ａ Ｇ
３の出力信号ＩＮ＋〜ＩＮ３は第１０図（Ｃ）〜（ｅｌ
）に示すようにｔＦ −Ｆアンドゲート１段の遅れｔｏ
が加算されるのみでアンドゲートＡＧ３の出力信号ｒＮ
ｚは第１０図（ａ）に示すクロックＣＬＫに対してｔｐ
−、−＋ｔｏ″ｆ１れることになり３種類の中で最も
速い動作２１度゛が得られる。しかしながら、回路構成
は最も複雑になり、回路規模も大きくなってしまう。
第１０図＜ｆ＞に示すように最終段のフリップフロップ
ＦＦ３の０３出力のクロックＣＬＫに対する遅れはｔｐ
−ｐＸｌになり、各アンドゲートＡ Ｇ ＋ −Ａ Ｇ
３の出力信号ＩＮ＋〜ＩＮ３は第１０図（Ｃ）〜（ｅｌ
）に示すようにｔＦ −Ｆアンドゲート１段の遅れｔｏ
が加算されるのみでアンドゲートＡＧ３の出力信号ｒＮ
ｚは第１０図（ａ）に示すクロックＣＬＫに対してｔｐ
−、−＋ｔｏ″ｆ１れることになり３種類の中で最も
速い動作２１度゛が得られる。しかしながら、回路構成
は最も複雑になり、回路規模も大きくなってしまう。
本発明は、これら非同期カウンタおよび同期カウンタの
欠点にＭｒｌしたものであって、その目的は、複数０桁
の計数値２ｎの任意の注目ビットを高速、高精度で読み
取ることができるバイナリカウンタを提供することにあ
る。
欠点にＭｒｌしたものであって、その目的は、複数０桁
の計数値２ｎの任意の注目ビットを高速、高精度で読み
取ることができるバイナリカウンタを提供することにあ
る。
（問題点を解決するための手段）
本発明のバイナリカウンタは、
基準クロックに従って下位ビット部分を計ｒ＆する同期
カウンタと、 この同期カウンタの最上位ビットをクロックにして上位
ビット部分を計数する第１の非同期カウンタと、 前記同期カウンタの最上位ビットをクロックにして第１
の非同期カウンタよりも１／２周期速いタイミングで上
位ビット部分を計数プる第２の非同期カウンタと、 前記同期カウンタの金山ｈビットの論理積出力と第２の
非同期カウンタの注目ビットとの論理積を求めるアンド
ゲートと、 基準クロックに従ってこのアンドゲートの出力信号に応
じたデジタル信号を出力するフリップフロップ、 とで構成されたことを特徴とする。
カウンタと、 この同期カウンタの最上位ビットをクロックにして上位
ビット部分を計数する第１の非同期カウンタと、 前記同期カウンタの最上位ビットをクロックにして第１
の非同期カウンタよりも１／２周期速いタイミングで上
位ビット部分を計数プる第２の非同期カウンタと、 前記同期カウンタの金山ｈビットの論理積出力と第２の
非同期カウンタの注目ビットとの論理積を求めるアンド
ゲートと、 基準クロックに従ってこのアンドゲートの出力信号に応
じたデジタル信号を出力するフリップフロップ、 とで構成されたことを特徴とする。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１因において、１は基準クロックＣＬＫに従って下位
ビット部分Ｑｏ、Ｑ＋を計数する同期カウンタである。
ビット部分Ｑｏ、Ｑ＋を計数する同期カウンタである。
なお、この同期カウンタ１からは、出力ビットＱｏ、Ｑ
＋の論理積出力Ｔ。
＋の論理積出力Ｔ。
Ｃも出力されている。この論理積出力下、Ｃは、桁上が
りをすると立ち下がりエツジを出力する。
りをすると立ち下がりエツジを出力する。
この同期カウンタ１の内部フリップフロップのプロパゲ
ーションディレーはｔＦ−Ｆとし、内部アンドゲートの
プロパゲーションディレーはｔ９とする。２はこの同期
カウンタ１の最上位ビットＱ、をクロックにして上位ビ
ット部分Ｑ２ 、Ｑｌを計数する第１の非同期カウンタ
、３は前記同期カウンタ１の最上位ビットＱ１をクロッ
クにして第１の非同期カウンタ２よりも１／２周期速い
タイミングで上位ビット部分Ｑａ ′、 Ｑｙ −を計
数する第２の非同期カウンタである。これら各非同期カ
ウンタ２，３の内部フリップフロップのプロパゲーショ
ンディレーはＴＦ−Ｆとする。本実施例では、これら各
非同期カウンタ２，３は負論理で動作するものとし、第
１の非同期カウンタ２には同期カウンタ１の最上位ビッ
トＱ１をそのままクロックとして加え、第２の非同期カ
ウンタ３には同期カウンタ１の最上位ピットＱ１をイン
バータ４で反転してクロックとして加えている。５は前
記同期カランタフの全出力ビットの論理積出力Ｔ。
ーションディレーはｔＦ−Ｆとし、内部アンドゲートの
プロパゲーションディレーはｔ９とする。２はこの同期
カウンタ１の最上位ビットＱ、をクロックにして上位ビ
ット部分Ｑ２ 、Ｑｌを計数する第１の非同期カウンタ
、３は前記同期カウンタ１の最上位ビットＱ１をクロッ
クにして第１の非同期カウンタ２よりも１／２周期速い
タイミングで上位ビット部分Ｑａ ′、 Ｑｙ −を計
数する第２の非同期カウンタである。これら各非同期カ
ウンタ２，３の内部フリップフロップのプロパゲーショ
ンディレーはＴＦ−Ｆとする。本実施例では、これら各
非同期カウンタ２，３は負論理で動作するものとし、第
１の非同期カウンタ２には同期カウンタ１の最上位ビッ
トＱ１をそのままクロックとして加え、第２の非同期カ
ウンタ３には同期カウンタ１の最上位ピットＱ１をイン
バータ４で反転してクロックとして加えている。５は前
記同期カランタフの全出力ビットの論理積出力Ｔ。
Ｃと第２の非同期カウンタ３の注目ビット（本実施例で
はＱｌ−）との論理１ｉ Ｄ ｔｎを求めるアンドゲー
トである。６は基準りＯツクＣＬＫに従ってこのアンド
ゲート５の出力信号Ｄ ｔｎに応じたデジタル信号ＯＵ
Ｔを出力するフリップ７０ツブである。なお、インバー
タ４およびアンドゲート５のプロパゲーションディレー
は１．とし、フリップ７０ツブ６のプロパゲーションデ
ィレーはｔＦ−Ｆとする。
はＱｌ−）との論理１ｉ Ｄ ｔｎを求めるアンドゲー
トである。６は基準りＯツクＣＬＫに従ってこのアンド
ゲート５の出力信号Ｄ ｔｎに応じたデジタル信号ＯＵ
Ｔを出力するフリップ７０ツブである。なお、インバー
タ４およびアンドゲート５のプロパゲーションディレー
は１．とし、フリップ７０ツブ６のプロパゲーションデ
ィレーはｔＦ−Ｆとする。
第２図は、このように構成された装置の動作を説明する
ためのタイミングチャートである。同期カウンタ１から
出力される（ｂ）、（Ｃ）に示す下位ビットＱｏ 、Ｑ
＋の（ａ）に示すクロックＣ［Ｋに対するプロパゲーシ
ョンディレーはそれぞれｔＦ−Ｆとなる。これに対し、
第１の非同期カウンタ２から出力される（ｄ）に示す上
位ビットＱ２のクロック、ＣＬＫに対するプロパゲーシ
ョンディレーはｔＦ −Ｆ ＋ＴＦ−Ｆとなり、（ｅ）
ｔ、：示す上位ビットＱ３のクロックＣＬＫに対する
プロパゲーションディレーはｔｐ −Ｆ ＋ＴＦ −ｐ
Ｘ２となる。一方、第２の非同期カウンタ３は（ｆ）
に示すようにＱｌの反転信号をクロックとしているので
、その出力信号０２′、Ｑコ′は（Ｑ）。
ためのタイミングチャートである。同期カウンタ１から
出力される（ｂ）、（Ｃ）に示す下位ビットＱｏ 、Ｑ
＋の（ａ）に示すクロックＣ［Ｋに対するプロパゲーシ
ョンディレーはそれぞれｔＦ−Ｆとなる。これに対し、
第１の非同期カウンタ２から出力される（ｄ）に示す上
位ビットＱ２のクロック、ＣＬＫに対するプロパゲーシ
ョンディレーはｔＦ −Ｆ ＋ＴＦ−Ｆとなり、（ｅ）
ｔ、：示す上位ビットＱ３のクロックＣＬＫに対する
プロパゲーションディレーはｔｐ −Ｆ ＋ＴＦ −ｐ
Ｘ２となる。一方、第２の非同期カウンタ３は（ｆ）
に示すようにＱｌの反転信号をクロックとしているので
、その出力信号０２′、Ｑコ′は（Ｑ）。
（ｈ）に示すようにＱ２ 、Ｑｌよりも１／２周期速く
変化することになる。なお、Ｑ２＝のクロックＣＬ Ｋ
に対するプロパゲーションディレーはｔＦ’−Ｆ ＋ｔ
ｓ ＋Ｔｐ−Ｆとなり・０３′のクロックＣＬＫに対す
るプロパゲーションディレーはｔｐ −ｐ ＋ ｔｓ
＋Ｔｐ −ｐ Ｘ２となる。このようにして得られる０
３ ′と同期カウンタ１がら出力される（ｉ）に示す論
理積出力Ｔ、Ｃとを入力とするアンドゲート５から出力
される論理積Ｄ ｒｎは（ｊ）に示すようにクロックＣ
ＬＫの７パルス目に立ち上がることになり、Ｄ端子にこ
の論理積り屯が加えられるフリップフロップ６のＱ出力
ＯＵＴは（ｋ）に示すようにクロックＣＬＫの８パルス
目に立ち上がることになる。
変化することになる。なお、Ｑ２＝のクロックＣＬ Ｋ
に対するプロパゲーションディレーはｔＦ’−Ｆ ＋ｔ
ｓ ＋Ｔｐ−Ｆとなり・０３′のクロックＣＬＫに対す
るプロパゲーションディレーはｔｐ −ｐ ＋ ｔｓ
＋Ｔｐ −ｐ Ｘ２となる。このようにして得られる０
３ ′と同期カウンタ１がら出力される（ｉ）に示す論
理積出力Ｔ、Ｃとを入力とするアンドゲート５から出力
される論理積Ｄ ｒｎは（ｊ）に示すようにクロックＣ
ＬＫの７パルス目に立ち上がることになり、Ｄ端子にこ
の論理積り屯が加えられるフリップフロップ６のＱ出力
ＯＵＴは（ｋ）に示すようにクロックＣＬＫの８パルス
目に立ち上がることになる。
これら第２図から明らかなように、フリップフロップ６
のＱ出力ＯＵＴは、Ｑコ （２”−８）の検出信号とし
て利用できることになる。そして、これらアンドゲート
５およびフリップ７０ツブ６のプロパゲーションディレ
ーｔ９＋ ｔＦ−Ｆが同期カウンタ１内の値とそれぞれ
等しいものとすると、クロックＣＬＫに対する０ＬＩＴ
信号の遅れはｔＦ−ｐとなり、同期カウンタ１の出力Ｑ
ｏ、Ｑ１遅れと等しくなる。すなわち、このように構成
することにより、非同期カウンタを用いながらも同期カ
ウンタと同じ速度で注目ビットの変化を検出することが
でき、注目ビットに対する動作速度を上げることができ
る。
のＱ出力ＯＵＴは、Ｑコ （２”−８）の検出信号とし
て利用できることになる。そして、これらアンドゲート
５およびフリップ７０ツブ６のプロパゲーションディレ
ーｔ９＋ ｔＦ−Ｆが同期カウンタ１内の値とそれぞれ
等しいものとすると、クロックＣＬＫに対する０ＬＩＴ
信号の遅れはｔＦ−ｐとなり、同期カウンタ１の出力Ｑ
ｏ、Ｑ１遅れと等しくなる。すなわち、このように構成
することにより、非同期カウンタを用いながらも同期カ
ウンタと同じ速度で注目ビットの変化を検出することが
でき、注目ビットに対する動作速度を上げることができ
る。
第３図は、第１図の具体例を示すブロック図である。第
３図では、下位ビット部分として８ビットＱｏ−Ｑｙを
製品名ｒｌｏ０１６Ｊの２個のＥＣＬよりなる同期カウ
ンタ１で計数し、上位ビット部分として２０ビツトＱｅ
＝Ｑ２ｙを製品名ｒ７４Ｌｓ３９３Ｊの３個のＴＴＬよ
りなる第１の非同期カウンタ２で計数し、上位ビット部
分の一部１６ビツトＱｓ ′〜Ｑ２３−を製品名［７４
ＬＳ３９３Ｊの２個のＴＴＬよりなる第２の非同期カウ
ンタ３で計数する例を示している。なお、第２の非同期
カウンタ３の２０ビツトの出力信号のうち、Ｑｓ′＋Ｑ
＋ｚ”＋Ｑ＋ｓ−・ＱＩ８′および０２１′が注目ビッ
トとしてマルチプレクサ７で選択されることになる。ゲ
ートＧ、はＥＣＬレベルをＴＴＬレベルに変換するもの
であり、ゲートＧ２はＥＣＬレベルをＴＴＬレベルに変
換するとともに極性反転を行うものである。これらゲー
トＧ１．Ｇ２としては製品名ｒ１０１２５ＪのＥＣＬを
用いている。ゲートＧ３は、Ｔ丁ＬレベルをＥＣＬレベ
ルに変換する。Ｇ４はＥＣＬゲートであり、両方の入力
端子がＬレベルアクトになっていることから実質的に第
１図のアンドゲート５として動作する。フリップ７０ツ
ブ６としては、製品名ｒｌｏ）＋１３１ＪのＥＣＬを用
いている。
３図では、下位ビット部分として８ビットＱｏ−Ｑｙを
製品名ｒｌｏ０１６Ｊの２個のＥＣＬよりなる同期カウ
ンタ１で計数し、上位ビット部分として２０ビツトＱｅ
＝Ｑ２ｙを製品名ｒ７４Ｌｓ３９３Ｊの３個のＴＴＬよ
りなる第１の非同期カウンタ２で計数し、上位ビット部
分の一部１６ビツトＱｓ ′〜Ｑ２３−を製品名［７４
ＬＳ３９３Ｊの２個のＴＴＬよりなる第２の非同期カウ
ンタ３で計数する例を示している。なお、第２の非同期
カウンタ３の２０ビツトの出力信号のうち、Ｑｓ′＋Ｑ
＋ｚ”＋Ｑ＋ｓ−・ＱＩ８′および０２１′が注目ビッ
トとしてマルチプレクサ７で選択されることになる。ゲ
ートＧ、はＥＣＬレベルをＴＴＬレベルに変換するもの
であり、ゲートＧ２はＥＣＬレベルをＴＴＬレベルに変
換するとともに極性反転を行うものである。これらゲー
トＧ１．Ｇ２としては製品名ｒ１０１２５ＪのＥＣＬを
用いている。ゲートＧ３は、Ｔ丁ＬレベルをＥＣＬレベ
ルに変換する。Ｇ４はＥＣＬゲートであり、両方の入力
端子がＬレベルアクトになっていることから実質的に第
１図のアンドゲート５として動作する。フリップ７０ツ
ブ６としては、製品名ｒｌｏ）＋１３１ＪのＥＣＬを用
いている。
このように構成することにより、非同期カウンタ２，３
として丁ＴＬを用いているにもかかわらず、カウンタ全
体としてはＥＣＬレベルの動作速度を得ることができる
。
として丁ＴＬを用いているにもかかわらず、カウンタ全
体としてはＥＣＬレベルの動作速度を得ることができる
。
第４図は、第３図の動作を説明するためのタイミングチ
ャートある。第４図では、（ａ）に示すクロックの４０
８０パルスの立ち上がりに応じて非同期カウンタ１から
出力されるＴ、Ｃが（ｅ）に示すように立ち上がり、４
０８１パルスの立ち上がりに応じて非同期カウンタ１か
ら出力されるＱｏビットが（ｄ）に示すように立−５上
がるとともに７リツプ７０ツブ６から出力されるＯＵＴ
信号が（ｇ）に示すように立ち上がる。
ャートある。第４図では、（ａ）に示すクロックの４０
８０パルスの立ち上がりに応じて非同期カウンタ１から
出力されるＴ、Ｃが（ｅ）に示すように立ち上がり、４
０８１パルスの立ち上がりに応じて非同期カウンタ１か
ら出力されるＱｏビットが（ｄ）に示すように立−５上
がるとともに７リツプ７０ツブ６から出力されるＯＵＴ
信号が（ｇ）に示すように立ち上がる。
なお、上記実施例では、注目ビットを選択的に１ビツト
とする例を説明したが、必要に応じて複数ビットが処理
できるようにしてもよい。
とする例を説明したが、必要に応じて複数ビットが処理
できるようにしてもよい。
（発明の効果）
以上説明したように、本発明によれば、比較的簡単な構
成で、複数０桁の計数値２ｎの任意の注目ビットを高速
、高精度で読み取ることができるバイナリカウンタが実
現でき、実用上の効果は大きい。
成で、複数０桁の計数値２ｎの任意の注目ビットを高速
、高精度で読み取ることができるバイナリカウンタが実
現でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するためのタイミングチャート、第
３図は第１図の具体例を示すブロック図、第４図は第３
図の動作を説明するためのタイミングチャート、第５図
は非同期カウンタのブロック図、第６図はその動作を説
明するためのタイミングチャート、第７図は同期直列キ
ャリーカウンタのブロック図、第８図はその動作を説明
す゛るだめのタイミングチャート、第９図は同期並列キ
ャリーカウンタのブロック図、第１０図はその動作を説
明するためのタイミングチャートである。 １・・・同期カウンタ、２，３・・・非同期カウンタ、
４・・・インバータ、５・・・アンドゲート、６・・・
フリツ第１図 Ｑｚ Ｑｊ 第２図 ｒ幻Ｄｌｌｒ ” ｔｐニー
ｐ第４図 （（Ｌ） ＣＬＫ ＋＋＋＋ ４０８０ ４０１３１
４Ｄ８Ｚ ＋＋＋＋（ｄ） Ｏａ −−
−−−−−（ｅ） ７ＴＣ＋＋＋＋ ＋＋−
−（１） ＱＩＺ ／４ｔ％ （９） ０ＬＩＴ ＋＋＋−−−二−−−−−−−第５
図 矛ム 因 第７図 ＣＬバ 第１３図 （／λ” ： ｔｒ−Ｆ第ｑ図 第１Ｏ図
第１図の動作を説明するためのタイミングチャート、第
３図は第１図の具体例を示すブロック図、第４図は第３
図の動作を説明するためのタイミングチャート、第５図
は非同期カウンタのブロック図、第６図はその動作を説
明するためのタイミングチャート、第７図は同期直列キ
ャリーカウンタのブロック図、第８図はその動作を説明
す゛るだめのタイミングチャート、第９図は同期並列キ
ャリーカウンタのブロック図、第１０図はその動作を説
明するためのタイミングチャートである。 １・・・同期カウンタ、２，３・・・非同期カウンタ、
４・・・インバータ、５・・・アンドゲート、６・・・
フリツ第１図 Ｑｚ Ｑｊ 第２図 ｒ幻Ｄｌｌｒ ” ｔｐニー
ｐ第４図 （（Ｌ） ＣＬＫ ＋＋＋＋ ４０８０ ４０１３１
４Ｄ８Ｚ ＋＋＋＋（ｄ） Ｏａ −−
−−−−−（ｅ） ７ＴＣ＋＋＋＋ ＋＋−
−（１） ＱＩＺ ／４ｔ％ （９） ０ＬＩＴ ＋＋＋−−−二−−−−−−−第５
図 矛ム 因 第７図 ＣＬバ 第１３図 （／λ” ： ｔｒ−Ｆ第ｑ図 第１Ｏ図
Claims (1)
- 【特許請求の範囲】 基準クロックに従って下位ビット部分を計数する同期カ
ウンタと、 この周期カウンタの最上位ビットをクロックにして上位
ビット部分を計数する第１の非同期カウンタと、 前記同期カウンタの最上位ビットをクロックにして第１
の非同期カウンタよりも１／２周期速いタイミングで上
位ビット部分を計数する第２の非同期カウンタと、 前記同期カウンタの全出力ビットの論理積出力と第２の
非同期カウンタの注目ビットとの論理積を求めるアンド
ゲートと、 基準クロックに従つてこのアンドゲートの出力信号に応
じたデジタル信号を出力するフリップフロップ、 とで構成されたことを特徴とするバイナリカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31179686A JPS63164616A (ja) | 1986-12-26 | 1986-12-26 | バイナリカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31179686A JPS63164616A (ja) | 1986-12-26 | 1986-12-26 | バイナリカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164616A true JPS63164616A (ja) | 1988-07-08 |
| JPH0316805B2 JPH0316805B2 (ja) | 1991-03-06 |
Family
ID=18021550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31179686A Granted JPS63164616A (ja) | 1986-12-26 | 1986-12-26 | バイナリカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164616A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020049387A (ko) * | 2000-12-19 | 2002-06-26 | 윤종용 | 고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는카운터 회로 및 그 카운팅 방법 |
| US8671547B2 (en) | 2010-02-26 | 2014-03-18 | Art Screw Co., Ltd. | Fastening member and fastening structure |
| US9494182B2 (en) | 2009-02-12 | 2016-11-15 | Art Screw Co., Ltd. | Fastener and fastening structure |
-
1986
- 1986-12-26 JP JP31179686A patent/JPS63164616A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020049387A (ko) * | 2000-12-19 | 2002-06-26 | 윤종용 | 고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는카운터 회로 및 그 카운팅 방법 |
| US9494182B2 (en) | 2009-02-12 | 2016-11-15 | Art Screw Co., Ltd. | Fastener and fastening structure |
| US9995334B2 (en) | 2009-02-12 | 2018-06-12 | Art Screw Co., Ltd. | Fastener and fastening structure |
| US8671547B2 (en) | 2010-02-26 | 2014-03-18 | Art Screw Co., Ltd. | Fastening member and fastening structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316805B2 (ja) | 1991-03-06 |
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