JPS6084015A - 同期式アツプ／ダウンカウンタ - Google Patents
同期式アツプ／ダウンカウンタInfo
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- JPS6084015A JPS6084015A JP59177625A JP17762584A JPS6084015A JP S6084015 A JPS6084015 A JP S6084015A JP 59177625 A JP59177625 A JP 59177625A JP 17762584 A JP17762584 A JP 17762584A JP S6084015 A JPS6084015 A JP S6084015A
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- JP
- Japan
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- output
- input
- coupled
- signal
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/56—Reversible counters
Landscapes
- Logic Circuits (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発 明 の 背 傾
本発明は、一般にアップ／ダウン（Ｕ ／ Ｄ ）、二
進カウンタに関する。詳しくは、本発明は、特に０ＭＯ
３集積化に適したアップ／ダウン二進カウンタ用の特定
の回路を提供りる。
進カウンタに関する。詳しくは、本発明は、特に０ＭＯ
３集積化に適したアップ／ダウン二進カウンタ用の特定
の回路を提供りる。
アップ／ダウン（Ｕ／Ｄ）カウンタは、現在よく知られ
ているものぐあり、ディジタルのＲｅｎｔ技術者によつ
で使用される標準的な組立て部品になっている。このカ
ウンタは、例えば通信装置のような種々のディジタル装
置に広く用いられている。
ているものぐあり、ディジタルのＲｅｎｔ技術者によつ
で使用される標準的な組立て部品になっている。このカ
ウンタは、例えば通信装置のような種々のディジタル装
置に広く用いられている。
Ｕ／Ｄカウンタ用の伝統的な回路構成のものは、所望の
増数または減数計数機能を達成づるために多くの論理ゲ
ートを必要としている・。例えば、第１図に示す従来例
を参照すると、市販の二進カウンタの周知の回路構成が
示され−Ｃいる。図示の二進カウンタは、Ｔ ｅＸａＳ
Ｉ ｎｓｔｒｕｍｅｌｌＬｓ のＳＮ５／ｌ５１６９
または５Ｎ７４３ １６９である。
増数または減数計数機能を達成づるために多くの論理ゲ
ートを必要としている・。例えば、第１図に示す従来例
を参照すると、市販の二進カウンタの周知の回路構成が
示され−Ｃいる。図示の二進カウンタは、Ｔ ｅＸａＳ
Ｉ ｎｓｔｒｕｍｅｌｌＬｓ のＳＮ５／ｌ５１６９
または５Ｎ７４３ １６９である。
多くの用途においては、二進カウンタ回路を形成するの
にいくつの論理ゲートが必要であるかということはそれ
程重要でない。図示の特定の例においては、Ｎ番目の段
はＮ−１個の人力を右りる入ツノナントゲート、Ｎ入カ
ッアグートおよびＮ人力アンドグー１〜を必要とする。
にいくつの論理ゲートが必要であるかということはそれ
程重要でない。図示の特定の例においては、Ｎ番目の段
はＮ−１個の人力を右りる入ツノナントゲート、Ｎ入カ
ッアグートおよびＮ人力アンドグー１〜を必要とする。
第１図（従来例）に示づ特定の例にＪ３いＣは、４段（
第１段乃至第４段）の二進カウンタが例示されている。
第１段乃至第４段）の二進カウンタが例示されている。
第４段は３人ノｊナンドグー１−１０と、４個のアンド
ゲート１４と、４パノｊノアゲート１２とを必要とし−
Ｃいる。第１図かられかるように、Ｕ／Ｄカウンタを構
成するのに、実質的に多くのゲートを必要としている。
ゲート１４と、４パノｊノアゲート１２とを必要とし−
Ｃいる。第１図かられかるように、Ｕ／Ｄカウンタを構
成するのに、実質的に多くのゲートを必要としている。
これは、例えばＴ Ｔ Ｌなどのような集積回路の多く
の種類のものには全く適しているが、ＣＭＯ８集積回路
の場合には多くの論理グー（〜を必要と覆るので適し′
（いない。
の種類のものには全く適しているが、ＣＭＯ８集積回路
の場合には多くの論理グー（〜を必要と覆るので適し′
（いない。
発 明 の 概 要
従って、本発明は、ＣＭＯ８集積回路に適したＵ／１〕
カウンタ用の種々の回路を提供する。ここに説明Ｊるづ
べ−Ｃの回路に共通な考え方は、マルチプレクサを使用
して論理機能を削除していることである。この論理機能
はマルチプレクサを使用しない場合には複数の論理ゲー
トによって形成されるものである。Ｔ Ｔ Ｌの設計に
おいては、論理ゲートの代りにマルチプレクサを使用し
ても回路構成の削減にならない。これは、ＴＴＬのマル
チプレクサノを形成Ｊるのに複数のゲートを必要と】る
からＣある。しかしながら、０ＭＯ８構成においては、
２人力マルチプレクサは非常に簡単に１′Ｉることがで
きる。０ＭＯ８は特にマルヂブレク１ノ論理機能を作る
のに適している。従つ（，０ＭＯ８によるＵ／Ｄカウン
タ用として、本発明によつ−（提供される回路は従来の
ものよりも回路構成がかなり少なくて済む。
カウンタ用の種々の回路を提供する。ここに説明Ｊるづ
べ−Ｃの回路に共通な考え方は、マルチプレクサを使用
して論理機能を削除していることである。この論理機能
はマルチプレクサを使用しない場合には複数の論理ゲー
トによって形成されるものである。Ｔ Ｔ Ｌの設計に
おいては、論理ゲートの代りにマルチプレクサを使用し
ても回路構成の削減にならない。これは、ＴＴＬのマル
チプレクサノを形成Ｊるのに複数のゲートを必要と】る
からＣある。しかしながら、０ＭＯ８構成においては、
２人力マルチプレクサは非常に簡単に１′Ｉることがで
きる。０ＭＯ８は特にマルヂブレク１ノ論理機能を作る
のに適している。従つ（，０ＭＯ８によるＵ／Ｄカウン
タ用として、本発明によつ−（提供される回路は従来の
ものよりも回路構成がかなり少なくて済む。
本発明の一面においては、伯の段のものどカスフード接
続されてＮ段のカウンタを形成することが出来るアップ
／ダウンカウンタの単一段を１１？供する。この単一段
は、外部からのｌ〜グル（１０（１ｇ１ｃ＞入力、クロ
ックおよびＵ ／ Ｄ Ｍ Ｉｌ＋信号ぐ作動りるよう
になっている。この段は２人力排他的Ａアグー１−を有
し、このゲートは、カウンタがクロック信号の立下りの
エツジを８１数できるにうにするｌこめの外部で発生さ
れたトグル人力信号を受りる第１の人ツノを持つ。この
排仙的Ａアゲ−１〜の出力は、ＱおよびＱ出ノｊを右す
るフリップフロップのデータ（Ｄ）入力に接続されてい
る。このフリップフロップのクロック入力には外部ぐ発
生されたり１」ツク信号が供給される。フリップ７０ツ
ブの０１１１力は、排他的オアゲートの第２の入力に接
続されＣおり、このカウンタ段の状態を示す出力を発生
づる。ノリツブフロップのＱおよびＱ出力は、それぞれ
２人力マルチプレクサの「０」および「１」人力に接続
されている。このマルチプレクサの［ＳＪ大入力は外部
からＵ／Ｄ制御信号が供給される。このマルチプレクサ
のＹ出力は、アンドゲートの第１の入力に接続され、こ
のアンドゲートの第２の入力にはトグル入力信号が供給
される。
続されてＮ段のカウンタを形成することが出来るアップ
／ダウンカウンタの単一段を１１？供する。この単一段
は、外部からのｌ〜グル（１０（１ｇ１ｃ＞入力、クロ
ックおよびＵ ／ Ｄ Ｍ Ｉｌ＋信号ぐ作動りるよう
になっている。この段は２人力排他的Ａアグー１−を有
し、このゲートは、カウンタがクロック信号の立下りの
エツジを８１数できるにうにするｌこめの外部で発生さ
れたトグル人力信号を受りる第１の人ツノを持つ。この
排仙的Ａアゲ−１〜の出力は、ＱおよびＱ出ノｊを右す
るフリップフロップのデータ（Ｄ）入力に接続されてい
る。このフリップフロップのクロック入力には外部ぐ発
生されたり１」ツク信号が供給される。フリップ７０ツ
ブの０１１１力は、排他的オアゲートの第２の入力に接
続されＣおり、このカウンタ段の状態を示す出力を発生
づる。ノリツブフロップのＱおよびＱ出力は、それぞれ
２人力マルチプレクサの「０」および「１」人力に接続
されている。このマルチプレクサの［ＳＪ大入力は外部
からＵ／Ｄ制御信号が供給される。このマルチプレクサ
のＹ出力は、アンドゲートの第１の入力に接続され、こ
のアンドゲートの第２の入力にはトグル入力信号が供給
される。
このアンドゲートの出力は、カウンタの次の段に１−グ
ル出力信号を供給する。
ル出力信号を供給する。
上述したような各段は、カスゲート接続されてＮ段カウ
ンタを形成することができる。各段をカスケード接続す
るために、トグル人力信号が第１段に供給され、この第
１段のトグル出力信号が次段の人力に供給されるように
順次接続される。このような構成の一つのそれ程重要で
ない欠点は、多数のゲートの遅延によって速度が制限さ
れることである。いくらか速度を速くした構成のものが
別の実施例に示されている。
ンタを形成することができる。各段をカスケード接続す
るために、トグル人力信号が第１段に供給され、この第
１段のトグル出力信号が次段の人力に供給されるように
順次接続される。このような構成の一つのそれ程重要で
ない欠点は、多数のゲートの遅延によって速度が制限さ
れることである。いくらか速度を速くした構成のものが
別の実施例に示されている。
Ｎ段アップ／ダウン二進カウンタの別の実施例において
は、各段は一つのＮ入カアンドグートど、一つの排他的
オアゲートと、一つのマルチプレクサとを必要とする。
は、各段は一つのＮ入カアンドグートど、一つの排他的
オアゲートと、一つのマルチプレクサとを必要とする。
第１段は、トグル人力信号が排他的Ａアゲートの一方の
入力に結合され、この排他的オアゲートの他方の入力に
はフリップフロップのＱ出力からのフィードバック信号
が供給される上述の単一段に類似しているものである。
入力に結合され、この排他的オアゲートの他方の入力に
はフリップフロップのＱ出力からのフィードバック信号
が供給される上述の単一段に類似しているものである。
次に順次カスケード接続される各段は、何番目の段であ
るかを示す段の番号に対応する入力の数をイｊづるアン
ドゲートを含む。例えば、第２段には２人力のナントゲ
ートを用い、第３段には３人ツノのナンドゲ−１−を用
い、第４段には４人力のナンドゲ−１−を用いる。各段
のゲートの人力にはそれぞれトグル入力信号が供給され
、かつカスケード接続された各前段のマルチプレクサの
出力仁阿が供給される。多入力アンドゲートの出力はそ
れぞれ各段の排他的Ａアゲートの第２の人力に接続され
ている。
るかを示す段の番号に対応する入力の数をイｊづるアン
ドゲートを含む。例えば、第２段には２人力のナントゲ
ートを用い、第３段には３人ツノのナンドゲ−１−を用
い、第４段には４人力のナンドゲ−１−を用いる。各段
のゲートの人力にはそれぞれトグル入力信号が供給され
、かつカスケード接続された各前段のマルチプレクサの
出力仁阿が供給される。多入力アンドゲートの出力はそ
れぞれ各段の排他的Ａアゲートの第２の人力に接続され
ている。
本発明の特定の実施例の回路について図面を参照して以
下説明づる。
下説明づる。
好適実施例の説明
まず第２図を参照すると、３ビツトｔＪ／Ｄカウンタの
状態図が示されている。３ビツトのみを例示しているが
、この図を参照し−Ｃ説明する原理はづべてのＵ／Ｄ二
進カウンタに適用されるものである。ｊｊウンタはｎｌ
数Ｊると、図において一つの円から次の隣接する円に移
動することによって表されるように状態を変化する。一
つの円から次の円に移動すると、あるビットは状態を変
えるが、あるピッ；へは状態を変えない。所定のビット
が状態を変えるか否かは次の２つのことに依存している
。Ｊなわち、１）カウンタの現在の状態と、２）カウン
タが増数する向きに計数するのかまたは減数する向きに
計数゛す゛るのかということに依存する。
状態図が示されている。３ビツトのみを例示しているが
、この図を参照し−Ｃ説明する原理はづべてのＵ／Ｄ二
進カウンタに適用されるものである。ｊｊウンタはｎｌ
数Ｊると、図において一つの円から次の隣接する円に移
動することによって表されるように状態を変化する。一
つの円から次の円に移動すると、あるビットは状態を変
えるが、あるピッ；へは状態を変えない。所定のビット
が状態を変えるか否かは次の２つのことに依存している
。Ｊなわち、１）カウンタの現在の状態と、２）カウン
タが増数する向きに計数するのかまたは減数する向きに
計数゛す゛るのかということに依存する。
図示のような３ビツトカウンタの簡単な場合を分析づる
ことにより、アップ／ダウンカウンタの第Ｎ番目のヒツ
トの次の状態を支装置−る補外ルールが得られＩこ。こ
のルールは次のようなものである。増数計数する場合に
は、第１ビットからＮ−１ピツトまでのすべてが１であ
る場合に、第Ｎ番目のピッ］・は状態を変える。状態を
変えるということは、状態が「０」である場合には状態
が１−１コになることであり、状態が「１」である場合
には「０」になることＣ５ある。減数８１数りる場合に
は、第１ビツトから第Ｎ−１ビツトのリベてか［Ｏｊで
ある場合に第Ｎ番目のビットが状態を変える。
ことにより、アップ／ダウンカウンタの第Ｎ番目のヒツ
トの次の状態を支装置−る補外ルールが得られＩこ。こ
のルールは次のようなものである。増数計数する場合に
は、第１ビットからＮ−１ピツトまでのすべてが１であ
る場合に、第Ｎ番目のピッ］・は状態を変える。状態を
変えるということは、状態が「０」である場合には状態
が１−１コになることであり、状態が「１」である場合
には「０」になることＣ５ある。減数８１数りる場合に
は、第１ビツトから第Ｎ−１ビツトのリベてか［Ｏｊで
ある場合に第Ｎ番目のビットが状態を変える。
このアルゴリズムは、マルチプレクリを使用した非常に
簡単な形で実１ｆＭ＝Ｊることができる。アップ／ダウ
ンカウンタの単一段を承りこのにうな実施例が第３図に
示されている。
簡単な形で実１ｆＭ＝Ｊることができる。アップ／ダウ
ンカウンタの単一段を承りこのにうな実施例が第３図に
示されている。
第３図を参照すると、アップ／ダウンニ）焦カウンタの
単一段（セル）の回路図が示されＣいる。
単一段（セル）の回路図が示されＣいる。
この特定の構成のものにおいては、ｈ１数はり１」ツク
の有効なエツジにおいて（ｊなわれる。このカウンタ段
は外部からのトグル入力、クロックＪｊよびアップ／ダ
ウン（Ｕ／Ｄ＞制御信号を受答〕る。ＪＪＩ他的オアゲ
ート３０が、トグル人力信号を受りる第１の入力３２を
有している。この排他的オアゲート３（）の出力は、Ｑ
および６出力を右するフリップ７０ツブ３４のデータ（
Ｄ）入力に結合されている。
の有効なエツジにおいて（ｊなわれる。このカウンタ段
は外部からのトグル入力、クロックＪｊよびアップ／ダ
ウン（Ｕ／Ｄ＞制御信号を受答〕る。ＪＪＩ他的オアゲ
ート３０が、トグル人力信号を受りる第１の入力３２を
有している。この排他的オアゲート３（）の出力は、Ｑ
および６出力を右するフリップ７０ツブ３４のデータ（
Ｄ）入力に結合されている。
フリップフロップ３４のＱ出ツノは、このノノウンタ段
の出力３６を発生し、かつ排他的オアゲート３０の第２
の入力３８に帰還されている。ＱおよびＱ出力はマルチ
プレクサ４０のｒＯＪおよび「１」入力にそれぞれ接続
され、マルチプレクサ４０はＵ ／ Ｄ ｆｆ、ｌ Ｉ
ＩＩ信号を受ける「Ｓ」パノノとＹ出ツノとを有するマ
ルチプレクサ４０のＹ出力はアンドゲート４４の第１の
人力４２に接続され、このアンドゲート４４の第２の入
力４６には１〜グル人力信号が供給される。アンドゲー
ト４４の出力は、ノＪウンタの次段用のトグル出力イｇ
号を発生づる。
の出力３６を発生し、かつ排他的オアゲート３０の第２
の入力３８に帰還されている。ＱおよびＱ出力はマルチ
プレクサ４０のｒＯＪおよび「１」入力にそれぞれ接続
され、マルチプレクサ４０はＵ ／ Ｄ ｆｆ、ｌ Ｉ
ＩＩ信号を受ける「Ｓ」パノノとＹ出ツノとを有するマ
ルチプレクサ４０のＹ出力はアンドゲート４４の第１の
人力４２に接続され、このアンドゲート４４の第２の入
力４６には１〜グル人力信号が供給される。アンドゲー
ト４４の出力は、ノＪウンタの次段用のトグル出力イｇ
号を発生づる。
次に第４図を参照すると、Ｎ段の二進カウンタを構成し
たブロック図が示されている。各段は第３図に示すよう
な回路で構成することができる。
たブロック図が示されている。各段は第３図に示すよう
な回路で構成することができる。
従って、各段５０ （５０−１，５０−２・・・５０−
Ｎ ）は、ゲート３０のような排他的オアゲート、フリ
ツプフ［」ツブ３４のようなフリップ７０ツブ、マルチ
プレクｔＪ−４０のようなマルチプレクサおよびアンド
ゲート４４のようなアントゲ−１−を有しＣいる。第４
図に示づ構成の欠点は、多くの段を有りるカウンタの場
合において多数のゲートによる遅延のｌこめに動作速度
が制限されることである。速度をいくらか速くした構成
が第５図に示されＣいる。
Ｎ ）は、ゲート３０のような排他的オアゲート、フリ
ツプフ［」ツブ３４のようなフリップ７０ツブ、マルチ
プレクｔＪ−４０のようなマルチプレクサおよびアンド
ゲート４４のようなアントゲ−１−を有しＣいる。第４
図に示づ構成の欠点は、多くの段を有りるカウンタの場
合において多数のゲートによる遅延のｌこめに動作速度
が制限されることである。速度をいくらか速くした構成
が第５図に示されＣいる。
第５図を参照すると、本発明によるアップ／ダウン二進
カウンタの別の実施例が示されＣいる。
カウンタの別の実施例が示されＣいる。
例示のために、４段カウンタが示されＣいる。第３図に
示す部品に対応する部品には同じ符号が（＝Ｊされてい
る。例えば、４つの相次ぐ段の各々のフリップフロップ
（Ｆ／Ｆ）には、符号３４−１乃至３４−４が付されて
いる。第１段はほぼ第３図に小ず段と同じものである。
示す部品に対応する部品には同じ符号が（＝Ｊされてい
る。例えば、４つの相次ぐ段の各々のフリップフロップ
（Ｆ／Ｆ）には、符号３４−１乃至３４−４が付されて
いる。第１段はほぼ第３図に小ず段と同じものである。
しかしながら、カスフード接続された相次ぐ段は、グー
１〜によるｄ延を減らづために、いくらか変更されてい
る。第３図におけるアンドゲート４４のようなアントゲ
−１−から次に続く段にトグル出力信号を供給づるＪ、
うに構成づるよりはむしろ多入力アンドグーｈ６０−２
．６０−３６よび６０−４をそれぞれ第２段乃至第４段
の人力に設Ｇノでいる。ゲート６０−２は２人力を右し
、イの一ノｊの人力にはトグル入ノｊ信号が供給され、
他方の入力はマルチプレクサノ（ＭＵＸ）４０−１のＹ
出ツノに接続されている。第３段においては、グー１−
ＧＯ−３は３人力を有する。その第１の入ツノに（よ１
−グル人力信号が供給され、第２の入力はマルヂブレク
（Ｊ４０− １のＹ出力に結合され、第３の人力はマル
ヂプレク１〕４０−２のＹ出力に結合されている。同様
にして、アンドゲート６０−４は第１の人力にｉ−グル
人力信号が供給され、第２の人力はマルチプレクサ−４
０−１のＹ出力に結合され、第３の人力はマルチプレク
サ４０−２のＹ出力に結合され、第４の入力はマルチプ
レクサ４０−３のＹ出ツノに結合されている。ゲート６
０−２．６０−３および６０−４の出ツノは、それぞれ
ゲート３０−２．３〇−３および３０−４の第２の人力
として供給されている。最後の出力アンドグー１へ７０
は５人力を有し、その一つには１〜グル人力信号が供給
され、他の入力はマルチプレクサ４０−１乃至４０−４
のＹ出力に接続されＣいる。この実施例においＣさえも
、第１図に示１従来の回路構成のものに比べて論理構成
はかなり小さくなっていることに注意されｌζい。
１〜によるｄ延を減らづために、いくらか変更されてい
る。第３図におけるアンドゲート４４のようなアントゲ
−１−から次に続く段にトグル出力信号を供給づるＪ、
うに構成づるよりはむしろ多入力アンドグーｈ６０−２
．６０−３６よび６０−４をそれぞれ第２段乃至第４段
の人力に設Ｇノでいる。ゲート６０−２は２人力を右し
、イの一ノｊの人力にはトグル入ノｊ信号が供給され、
他方の入力はマルチプレクサノ（ＭＵＸ）４０−１のＹ
出ツノに接続されている。第３段においては、グー１−
ＧＯ−３は３人力を有する。その第１の入ツノに（よ１
−グル人力信号が供給され、第２の入力はマルヂブレク
（Ｊ４０− １のＹ出力に結合され、第３の人力はマル
ヂプレク１〕４０−２のＹ出力に結合されている。同様
にして、アンドゲート６０−４は第１の人力にｉ−グル
人力信号が供給され、第２の人力はマルチプレクサ−４
０−１のＹ出力に結合され、第３の人力はマルチプレク
サ４０−２のＹ出力に結合され、第４の入力はマルチプ
レクサ４０−３のＹ出ツノに結合されている。ゲート６
０−２．６０−３および６０−４の出ツノは、それぞれ
ゲート３０−２．３〇−３および３０−４の第２の人力
として供給されている。最後の出力アンドグー１へ７０
は５人力を有し、その一つには１〜グル人力信号が供給
され、他の入力はマルチプレクサ４０−１乃至４０−４
のＹ出力に接続されＣいる。この実施例においＣさえも
、第１図に示１従来の回路構成のものに比べて論理構成
はかなり小さくなっていることに注意されｌζい。
再び、上述したＪ−べての実施例におい゛（共通して認
められる特徴は、マルチプレクサを使用づることによつ
Ｃ１これがない場合に必要とされる多くの論理グー１−
を除去することができるという口とである。これは、本
発明を応用して形成力ることにより従来のものよりも必
要とづる回路を少なくして０ＭＯ３構成で形成すること
ができることを示している。
められる特徴は、マルチプレクサを使用づることによつ
Ｃ１これがない場合に必要とされる多くの論理グー１−
を除去することができるという口とである。これは、本
発明を応用して形成力ることにより従来のものよりも必
要とづる回路を少なくして０ＭＯ３構成で形成すること
ができることを示している。
本発明は、最も実用的でかつＯｆ適な実施例と考えられ
るものについて記載したりれども、開示した実施例に限
定されるものでなく、特ｉ′ｌ晶求の範囲の精神おＪ、
び範囲内に含まれる種々の変更または等価な構成の全て
を包含りるものである。
るものについて記載したりれども、開示した実施例に限
定されるものでなく、特ｉ′ｌ晶求の範囲の精神おＪ、
び範囲内に含まれる種々の変更または等価な構成の全て
を包含りるものである。
第１図は、従来の通常の構成の二進カウンタの回路図ｒ
あり、 第２図は、３ビツトアツプ／ダウンカウンタの状態図で
あり、 第３図は、本発明の第１の実施例にＪ、る二進力ウンタ
の単一段の回路図であり、 第１４図は、各段として第３図の段を用いた本発明によ
る多段カウンタのブロック図であり、第５図は、本発明
による４段のＵ／Ｄ二進力ｒクンタの他の実施例を示１
回路図である。 図中、３０はＪＪＩ他的オアゲート、３４はフリップフ
ロップ、４０はマルチブレク゛す、４４はアントゲ−１
〜を示づ。 特ｚ′Ｆ出願人 Ｌネラル・エレク１〜リック・カンパニイ代理人 （７
６３０） 生 沼 徳 二Ｆ／Ｇ、４
あり、 第２図は、３ビツトアツプ／ダウンカウンタの状態図で
あり、 第３図は、本発明の第１の実施例にＪ、る二進力ウンタ
の単一段の回路図であり、 第１４図は、各段として第３図の段を用いた本発明によ
る多段カウンタのブロック図であり、第５図は、本発明
による４段のＵ／Ｄ二進力ｒクンタの他の実施例を示１
回路図である。 図中、３０はＪＪＩ他的オアゲート、３４はフリップフ
ロップ、４０はマルチブレク゛す、４４はアントゲ−１
〜を示づ。 特ｚ′Ｆ出願人 Ｌネラル・エレク１〜リック・カンパニイ代理人 （７
６３０） 生 沼 徳 二Ｆ／Ｇ、４
Claims (1)
- １．２つ以上の段を有するアップ／ダウンカウンタであ
って、各段が、 Ｑおよびろ出力を有し、これらの出力の一方からカウン
タ段出力を発生するクロック作動の７リツプフ０ツブと
、 前記フリップフロップの出力から前記フリップ７０ツブ
のデータ人力に結合された帰還回路と、前記ＱおよびＱ
出力の各々に結合された入力を有し、カウンタの他の段
で用いるためのトグルデータを発生ずるマルチプレクサ
と、 で構成されているアップ／ダウンカウンタ。 ２、特許請求の範囲第１項記載のアップ／ダウンカウン
タにおいて、前記帰還回路が、前記フリップノロツブの
出力に結合された第１の入力、外部からのトグル信号を
受けるようになっている第２の入力、および前記フリッ
プ７０ツブのデータ入力に結合された出力を持つ排他的
Ａアゲ−１〜ひ構成されているアップ／ダウンカウンタ
。 ３、特許請求の範囲第１項記載のアップ／ダウンカウン
タにおいて、前記フリップフロツブ帰還回路およびマル
チプレクサが、ＣＭＯ８集積回路に形成されているアッ
プ／ダウンカウンタ。 ４、特許請求の範囲第２項記載のアップ／ダウンカウン
タにおいて、前記フリップフｕｙｆ１帰遠回路およびマ
ルチプレクサが、ＣＭＯ８集偵回路に形成されているア
ップ／ダウンカウンタ。 ５、外部からのトグル人力信号を受【Ｊる第１の入力、
第２の入力および出力を右りるＩＪＩ他的Ａ７グートと
、 前記排他的Ａアゲ−１−の出力に接続されｌこデータ入
力、外部からのクロック信号を受けるり１１ツク人力、
並びにＱおよびＱ出力を右し、前記Ｑ ｆｌｆ力が前記
排他的オアゲートの第２のパノコに接続されていると共
にカウンタ段出力となるフリップノロツブと、 増数計数または減数計数するかどうかを制御するだめの
外部からのＵ／Ｄ信号を受けるＵ／Ｄ入力、前記フリッ
プフロップのＱ出ツノに結合された第１のデータ入力、
前記フリップ７Ｕツブのる出力に結合された第２の人力
、および出力を有するマルチプレクリと、 前記マルチプレクサの出力に結合された第１の入力、前
記１〜グル入力信号に結合された第２の入力、および他
のカウンタ段用のトグル出ツノ信号を発生する出力を有
するアンドゲートと、を有づるアップ／ダウンカウンタ
段。 ６、特許請求の範囲第５項記載のアップ／ダウンカウン
タ段において、前記排他的オアゲート、フリップフロッ
プ、マルチプレクサおよびアントゲ−］−が、ＣＭＯ８
集積回路に形成されているアップ／ダウンカウンタ段。 ７、カスケード接続されたＮ段からなり、各段が外部か
らの共通のＵ／Ｄ制御信号および共通のクロック信号を
受けるようになっており、カスケード接続の第１段がト
グル人力信号を受け、各段がトグル出力信号をカスケー
ド接続の次段に供給し、また各段が出力を発生するよう
になっているアップ／ダウンカウンタであつ−Ｃ１各段
が、外部からのトグル入ノｊ信号を受ける第１の人力、
第２の人力および出力を有する排他的オアグーＩ〜と、 前記排他的オアゲートの出ツノに結合されたデータ入力
、外部からのクロック信号に接続されたクロツクパノノ
、並びにＱおよびＱ出力を右し、前記Ｑ出力が前記排他
的オアゲートの第２の人力に結合されると共にカウンタ
段出力となるフリップフロップと、 前記増数計数まｌζは減数引数するのかどうかを制御す
るだめの外部からのＵ／１〕信号を受１ノるＵ／１〕入
力、前記フリップ７ＵツブのＱ出力に結合された第１の
データ入力、前記フリツプフｌ」ツブのＱ出力に結合さ
れた第２の入力、および出力を有するマルチプレクサと
、 前記マルチプレクサの出力に結合され！ご第１の入力、
前記トグル入力信号に結合された第２の人力、および他
のカウンタ段用のトグル出カイに号を発生する出力を有
づるアンドゲートと、で構成されているアップ／ダウン
カウンタ。 ８、特許請求の範囲第７項記載のアップ／ダウンカウン
タにおいて、該カウンタのすべての段がＣＭＯ３集積回
路に形成されているアップ／ダウンカウンタ。 ９、Ｎ段からなるアップ／ダウンカウンタであって、 第１のカウンタ段が、ａ）外部からのトグル入力信号を
受ける第１の入力、第２の人力および出ツノを有する排
他的オアグー１−と、ｂ）前記排他的オアゲートの出力
に結合されたデータ入力、外部からのクロック信号に結
合されたクロック入力、並びにＱおよび）出力を有し、
前記Ｑ出力が前記料地的Ａアゲートの第２の入力の結合
されると共に第１０カウンタ段出力となるフリップフロ
ップと、Ｃ）増数轟１数または減数計数するかどうかを
制御するための外部からのＩＪ／Ｄ信号を受けるＵ／Ｄ
人力、前記フリップ７０ツブのＱ出力に結合された第１
のデータ入力、前記フリップ７０ツブのＱ出ノｊに結合
された第２の入力、および出力を有するマルチプレクサ
と、ｄ）前記マルチプレクサの出力に結合された第１の
入力、前記トグル人力信号に結合された第２の入力、ａ
３よび他のカウンタ段用のトグル出ツノ信号を発生づる
出力をイｊりるアンドグー１〜とで構成されており、前
記第１の段と共にカスケード接続された（Ｎ−１）個の
カウンタ段の各々が、ａ）前記トグル入力信号に結合さ
れた第１の入力、前記カスケード接続されたカウンタ段
の内の前段のマルチプレクサの出ツノにそれぞれ結合さ
れた別の入力１，１３よび出力を有するアントゲ−１・
と、ｂ）前記アンドゲートの出力に結合された第１のパ
ノｊ１第２の人力ｉ１ｊ にび出力を有−りる排他的Ａ
アゲ−１〜と、Ｃ）前記排他的オアゲートの出力に結合
されｌこデータパノノ、外部からのクロック信号に接続
されＩＣクロック入力、並びにＱおよびＱ出力を有し、
前記Ｑ出力が前記排他的オアゲートの第２の人力に結合
れると共にカウンタ段出力となるフリップ７０ツブと、
ｄ）増数ｉｌ数または減数翳１数するかどうかを制御り
るための外部Ｕ／［）信号を受りるＵ／Ｄ入力、前記フ
リップ７０ツブのＱ出ノ〕に結合された第１のデータ人
力、前記フリップフロップのＱ出力に結合された第２の
入力、および出力を有づるマルチプレクリと、ｅ）前記
マルチプレクサの出力に結合された第１の入力、前記ト
グル入力信号に結合された第２の入力、および他のカウ
ンタ段用の１〜グル出力信号を発生ずる出力を有するア
ンドグーＩ−とで構成されている、アップ／ダウンカウ
ンタ。 １０、特許請求の範囲第９項記載のアップ／ダウンカウ
ンタにおいて、前記Ｎ段がＣＭＯ８集積回路に形成され
ているアップ・ダウンカウンタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US527470 | 1983-08-29 | ||
| US06/527,470 US4611337A (en) | 1983-08-29 | 1983-08-29 | Minimal logic synchronous up/down counter implementations for CMOS |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084015A true JPS6084015A (ja) | 1985-05-13 |
Family
ID=24101593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177625A Pending JPS6084015A (ja) | 1983-08-29 | 1984-08-28 | 同期式アツプ／ダウンカウンタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4611337A (ja) |
| JP (1) | JPS6084015A (ja) |
| GB (1) | GB2145857B (ja) |
| HK (1) | HK84389A (ja) |
| SG (1) | SG37789G (ja) |
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| GB8417438D0 (en) | 1984-08-15 |
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| GB2145857A (en) | 1985-04-03 |
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