JP2002198801A - 汎用ロジックモジュール及びこれを用いたセル - Google Patents

Abstract

(57)【要約】 【課題】高速でスイッチが可能な汎用ロジックモジュー
ル及びこれを用いたセルを提供する。 【解決手段】汎用ロジックモジュールは、第１ノードＴ
１に入力端子が接続された第１インバータ１０と、該第
１インバータの出力端子に接続された第２ノードＴ２
と、第３ノードＴ３に入力端子が接続された第２インバ
ータ１１と、該第２インバータの出力端子に接続された
第６ノードＴ６と、第４ノードＴ４に入力端子が接続さ
れた第３インバータ１２と、第１インバータの出力端子
に入力端子が接続され、第４ノードＴ４に第１制御入力
端子が接続され、第３インバータの出力端子に第２制御
入力端子が接続された第１トランスファゲート２０と、
第２インバータの出力端子に入力端子が接続され、第３
インバータの出力端子に第１制御入力端子が接続され、
第４ノードＴ４に第２制御入力端子が接続された第２ト
ランスファゲート２１と、第１トランスファゲートの出
力端子及び第２トランスファの出力端子に接続された第
５ノードＴ５、とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は汎用ロジックモジュ
ール及びこれを用いたセルに関し、特にその基本回路構
成及びセル構造に関する。

【０００２】

【従来の技術】従来、一般的なフィールドプログラマブ
ルゲートアレイ（ＦＰＧＡ）及びマスクプログラマブル
な機能ブロックベースのゲートアレイに使用される汎用
ロジックモジュールが知られている。この汎用ロジック
モジュールは、複数の論理関数の中の１つを設計者が選
択できるように構成されている。

【０００３】複数の組合せ論理関数を選択できるマルチ
プレクサから構成される汎用ロジックモジュールとし
て、例えば特開平７−１０６９４９号（米国特許第５０
５５７１８号）公報は、「汎用組み合わせ論理モジュー
ル」を開示している。この公報に開示されている汎用ロ
ジックモジュールは、図１４に示すように、４入力のマ
ルチプレクサ（ＭＵＸ）から構成されており、この４入
力のマルチプレクサは３個の２入力マルチプレクサを組
み合わせて構成されている。

【０００４】この公報では、上記２入力マルチプレクサ
の構成は明らかにされていないが、一般的には、正転タ
イプの２入力マルチプレクサは、図１５に示すように、
第１段目のインバータ、第２段目のトランスファゲート
及び第３段目のインバータから構成されている。従っ
て、入力された信号が出力されるまでに、３段の論理素
子を通過する。このような構成の２入力マルチプレクサ
を用いて図１４に示す４入力マルチプレクサを構成した
場合、入力された信号が出力されるまでに６段の論理素
子を通過する。

【０００５】なお、上記２入力マルチプレクサが反転出
力タイプである場合は、第３段目のインバータは除去さ
れるので、この反転出力タイプの２入力マルチプレクサ
を用いて図１４に示す４入力マルチプレクサを構成した
場合、入力された信号が出力されるまでに４段の論理素
子を通過する。

【０００６】更に、４入力マルチプレクサは、図１５に
示した２入力マルチプレクサを用いないで、インバータ
及びトランスファゲートを用いて、例えば図１６に示す
ように構成することもできる。この図１６に示す４入力
マルチプレクサの場合、入力された信号が出力されるま
でに４段の論理素子を通過する。

【０００７】また、他の汎用ロジックモジュールとし
て、米国特許５６８４４１２号は、「CELL FORMING PAR
T OF A CUSTOMIZABLE ARRAY」を開示している。この汎
用ロジックモジュールは、図１７（Ａ）に示すように、
ＮＡＮＤゲート、２個の２入力マルチプレクサＡ、Ａ、
並びに１個の２入力マルチプレクサＬＡＲＧＥから構成
されている。２入力マルチプレクサＡは、図１７（Ｂ）
に示すように、第１段目のインバータと第２段目のトラ
ンスファゲートで構成されている。また、２入力マルチ
プレクサＬＡＲＧＥは、図１７（Ｃ）に示すように、第
１段目のトランスファゲートと第２段目のインバータと
から構成されている。従って、図１７（Ａ）に示された
汎用ロジックモジュールに入力された信号は、最大４段
の論理素子を通って出力される。

【０００８】上記の他に、複数の組合せ論理関数を選択
できるマルチプレクサから構成された汎用ロジックモジ
ュールは、米国特許第４９１０４１７号、米国特許第６
０１４０３８号等に開示されている。

【０００９】以上説明した各汎用ロジックモジュール
は、複数の論理関数を実現することを目的として、２入
力マルチプレクサをシリアルに複数段接続した複数入力
・複数段マルチプレクサから構成されており、その入力
端子を論理値「１」（例えば電源電位）又は論理値
「０」（例えば接地電位）に設定することで所望の論理
回路が構成される。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た従来の汎用ロジックモジュールは、２入力マルチプレ
クサをシリアルに複数段接続する構成であるため、信号
が通過する論理素子の段数が多くなり、更に、トランス
ファゲートもシリアルに複数段挿入される。そのため、
単純な論理回路から構成され得るゲートアレイ・セルベ
ースＩＣ等の回路構成に比べ、スイッチングスピードが
遅くなるという欠点を有する。

【００１１】今、図１４に示した汎用ロジックモジュー
ル又は図１７（Ａ）に示した汎用ロジックモジュールを
用いて構成された２入力ＮＡＮＤ、２入力ＮＯＲ、２入
力ＥＸＯＲ、２入力ＥＸＮＯＲ等の機能で比較した場
合、その差は顕著である。特に、通常のＡＳＩＣで構成
される際、一段論理で構成可能な２入力ＮＡＮＤ、２入
力ＮＯＲ等で生じる内部ゲート遅延特性の差は明白であ
る。

【００１２】このような問題は、２入力マルチプレクサ
をシリアルに複数個接続する等の複数入力・複数段マル
チプレクサによる回路構成が採用されているので論理素
子段数が多く、また、トランスファゲートもシリアルに
複数挿入された論理回路構成であることによって生じて
いる。

【００１３】本発明は、上述した問題を解消するために
なされたものであり、その目的は、高速でスイッチが可
能な汎用ロジックモジュール及びこれを用いたセルを提
供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様に係る汎用ロジックモジュール
は、第１ノードに入力が接続された第１インバータと、
該第１インバータの出力に接続された第２ノードと、第
３ノードに入力が接続された第２インバータと、第４ノ
ードに入力が接続された第３インバータと、前記第１イ
ンバータの出力に入力が接続され、前記第４ノードに第
１制御入力が接続され、前記第３インバータの出力に第
２制御入力が接続された第１トランスファゲートと、前
記第２インバータの出力に入力が接続され、前記第３イ
ンバータの出力に第１制御入力が接続され、前記第４ノ
ードに第２制御入力が接続された第２トランスファゲー
トと、前記第１トランスファゲートの出力及び前記第２
トランスファの出力に接続された第５ノード、とを備え
ている。

【００１５】この第１の態様に係る汎用ロジックモジュ
ールは、前記第１ノードを論理「０」に接続し、前記第
２ノードを無接続にすることにより、前記第３ノード及
び前記第４ノードを入力とし、前記第５ノードを出力と
するＮＡＮＤ回路が形成されるように構成できる。ま
た、前記第３ノードを論理「１」に接続し、前記第２ノ
ードを無接続にすることにより、前記第１ノード及び前
記第４ノードを入力とし、前記第５ノードを出力とする
ＮＯＲ回路が形成されるように構成できる。また、前記
第２ノードを前記第３ノードに接続することにより、前
記第１ノード及び前記第４ノードを入力とし、前記第５
ノードを出力とするＥＸＮＯＲ回路が形成されるように
構成できる。

【００１６】また、上記第１の態様に係る汎用ロジック
モジュールは、前記第２インバータの出力に接続された
第６ノードを更に備えて構成できる。この場合、前記第
１ノードを前記第６ノードに接続し、前記第２ノードを
無接続にすることにより、前記第３ノード及び前記第４
ノードを入力とし、前記第５ノードを出力とするＥＸＯ
Ｒ回路が形成されるように構成できる。

【００１７】本発明の第２の態様に係るセルは、上記と
同様の目的で、（Ａ）第１の態様に係る汎用ロジックモ
ジュールから成る第１汎用ロジックモジュールと、
（Ｂ）第７ノードに入力が接続され、第８ノードに出力
が接続された第４インバータを備えた第２汎用ロジック
モジュールと、（Ｃ）第１１ノードに入力が接続された
第５インバータと、第９ノードに入力が接続され、前記
第１１ノードに第１制御入力が接続され、前記第５イン
バータの出力に第２制御入力が接続された第３トランス
ファゲートと、第１０ノードに入力が接続され、前記第
５インバータの出力に第１制御入力が接続され、前記第
１１ノードに第２制御入力が接続された第４トランスフ
ァゲートと、前記第３トランスファゲートの出力及び前
記第４トランスファの出力に入力が接続された第６イン
バータと、該第６インバータの出力に接続された第１２
ノード、とを備えた第３汎用ロジックモジュール、とを
含んで構成されている。この場合、前記第１汎用ロジッ
クモジュール、前記第２汎用ロジックモジュール及び前
記第３汎用ロジックモジュールが２：２：１の比率で収
容されるように構成できる。

【００１８】この第２の態様に係るセルでは、前記第１
汎用ロジックモジュールの前記第１ノードを論理「０」
に接続し、前記第２ノードを無接続にすることにより、
前記第３ノード及び前記第４ノードを入力とし、前記第
５ノードを出力とするＮＡＮＤ回路が形成されるように
構成できる。また、前記第１汎用ロジックモジュールの
前記第３ノードを論理「１」に接続し、前記第２ノード
を無接続にすることにより、前記第１ノード及び前記第
４ノードを入力とし、前記第５ノードを出力とするＮＯ
Ｒ回路が形成されるように構成できる。更に、前記第１
汎用ロジックモジュールの前記第２ノードを前記第３ノ
ードに接続することにより、前記第１ノード及び前記第
４ノードを入力とし、前記第５ノードを出力とするＥＸ
ＮＯＲ回路が形成されるように構成できる。

【００１９】また、この第２の態様に係るセルにおける
前記第１汎用ロジックモジュールは、前記第２インバー
タの出力に接続された第６ノードを更に備えて構成でき
る。この場合、前記第１汎用ロジックモジュールの前記
第１ノードを前記第６ノードに接続し、前記第２ノード
を無接続にすることにより、前記第３ノード及び前記第
４ノードを入力とし、前記第５ノードを出力とするＥＸ
ＯＲ回路が形成されるように構成できる。

【００２０】また、この第２の態様に係るセルは、前記
第１汎用ロジックモジュールと、前記第２汎用ロジック
モジュールの中の１つである第１モジュールと、前記第
２汎用ロジックモジュールの中の他の１つである第２モ
ジュール、とを備え、前記第１汎用ロジックモジュール
の前記第２ノードを無接続にし、前記第１ノードを前記
第１モジュールの前記第８ノードに接続し、前記第５ノ
ードを前記第１モジュールの前記第７ノード及び前記第
２モジュールの前記第７ノードに接続することにより、
前記第１汎用ロジックモジュールの前記第３ノードをデ
ータ入力とし、前記第４ノードをイネーブル入力とし、
前記第２モジュールの前記第７ノードを出力とするラッ
チが形成されるように構成できる。

【００２１】また、この第２の態様に係るセルは、前記
第１汎用ロジックモジュールの中の１つである第１モジ
ュールと、前記第１汎用ロジックモジュールの中の他の
１つである第２モジュールと、前記第２汎用ロジックモ
ジュールの中の１つである第３モジュールと、前記第２
汎用ロジックモジュールの中の他の１つである第４モジ
ュール、とを備え、前記第１モジュールの前記第２ノー
ドを無接続にし、前記第１ノードを前記第２モジュール
の前記第２ノードに接続し、第５ノードを前記第２モジ
ュールの第１ノードに接続し、更に、前記第２モジュー
ルの第３ノードを前記第３モジュールの第８ノードに接
続し、第５ノードを前記第３モジュールの第７ノード及
び前記第４モジュールの第７ノードに接続することによ
り、前記第１モジュールの第３ノードをデータ入力と
し、前記第１モジュールの前記第４ノード及び前記第２
モジュールの第４ノードをクロック入力とし、前記第４
モジュールの第８ノードを出力とするフリップフロップ
が形成されるように構成できる。

【００２２】本発明の第３の態様に係る汎用ロジックモ
ジュールは、上記と同様の目的で、第１ノードに入力が
接続された第１インバータと、第３ノードに入力が接続
された第２インバータと、該第２インバータの出力に接
続された第６ノードと、第４ノードに入力が接続された
第３インバータと、前記第１インバータの出力に入力が
接続され、前記第４ノードに第１制御入力が接続され、
前記第３インバータの出力に第２制御入力が接続された
第１トランスファゲートと、前記第２インバータの出力
に入力が接続され、前記第３インバータの出力に第１制
御入力が接続され、前記第４ノードに第２制御入力が接
続された第２トランスファゲートと、前記第１トランス
ファゲートの出力及び前記第２トランスファの出力に接
続された第５ノード、とを備えている。

【００２３】この第３の態様に係る汎用ロジックモジュ
ールは、前記第１ノードを論理「０」に接続し、前記第
６ノードを無接続にすることにより、前記第３ノード及
び前記第４ノードを入力とし、前記第５ノードを出力と
するＮＡＮＤ回路が形成されるように構成できる。ま
た、前記第３ノードを論理「１」に接続し、前記第６ノ
ードを無接続にすることにより、前記第１ノード及び前
記第４ノードを入力とし、前記第５ノードを出力とする
ＮＯＲ回路が形成されるように構成できる。また、前記
第３ノードを論理「１」に接続し、前記第６ノードを無
接続にすることにより、前記第１ノード及び前記第４ノ
ードを入力とし、前記第５ノードを出力とするＮＯＲ回
路が形成されるように構成できる。また、前記第１ノー
ドを前記第６ノードに接続することにより、前記第３ノ
ード及び前記第４ノードを入力とし、前記第５ノードを
出力とするＥＸＮＯＲ回路が形成されるように構成でき
る。また、前記第１ノードを前記第６ノードに接続する
ことにより、前記第３ノード及び前記第４ノードを入力
とし、前記第５ノードを出力とするＥＸＯＲ回路が形成
されるように構成できる。

【００２４】本発明の第４の態様に係るセルは、上記と
同様の目的で、（Ａ）請求項１６に記載の汎用ロジック
モジュールから成る第１汎用ロジックモジュールと、
（Ｂ）第７ノードに入力が接続され、第８ノードに出力
が接続された第４インバータを備えた第２汎用ロジック
モジュールと、（Ｃ）第１１ノードに入力が接続された
第５インバータと、第９ノードに入力が接続され、前記
第１１ノードに第１制御入力が接続され、前記第５イン
バータの出力に第２制御入力が接続された第３トランス
ファゲートと、第１０ノードに入力が接続され、前記第
５インバータの出力に第１制御入力が接続され、前記第
１１ノードに第２制御入力が接続された第４トランスフ
ァゲートと、前記第３トランスファゲートの出力及び前
記第４トランスファの出力に入力が接続された第６イン
バータと、該第６インバータの出力に接続された第１２
ノード、とを備えた第３汎用ロジックモジュール、とを
含んで構成されている。この場合、前記第１汎用ロジッ
クモジュール、前記第２汎用ロジックモジュール及び前
記第３汎用ロジックモジュールが２：２：１の比率で収
容されるように構成できる。

【００２５】この第４の態様に係るセルでは、前記第１
汎用ロジックモジュールは、前記第１ノードを論理
「０」に接続し、前記第６ノードを無接続にすることに
より、前記第３ノード及び前記第４ノードを入力とし、
前記第５ノードを出力とするＮＡＮＤ回路が形成される
ように構成できる。また、前記第１汎用ロジックモジュ
ールは、前記第３ノードを論理「１」に接続し、前記第
６ノードを無接続にすることにより、前記第１ノード及
び前記第４ノードを入力とし、前記第５ノードを出力と
するＮＯＲ回路が形成されるように構成できる。また、
前記第１汎用ロジックモジュールは、前記第１ノードを
前記第６ノードに接続することにより、前記第３ノード
及び前記第４ノードを入力とし、前記第５ノードを出力
とするＥＸＮＯＲ回路が形成されるように構成できる。
また、前記第１汎用ロジックモジュールは、前記第１ノ
ードを前記第６ノードに接続することにより、前記第３
ノード及び前記第４ノードを入力とし、前記第５ノード
を出力とするＥＸＯＲ回路が形成されるように形成でき
る。

【００２６】また、この第４の態様に係るセルでは、前
記第１汎用ロジックモジュールと、前記第２汎用ロジッ
クモジュールの中の１つである第１モジュールと、前記
第２汎用ロジックモジュールの中の他の１つである第２
モジュール、とを備え、前記第１汎用ロジックモジュー
ルの前記第６ノードを無接続にし、前記第１ノードを前
記第１モジュールの前記第８ノードに接続し、前記第５
ノードを前記第１モジュールの前記第７ノード及び前記
第２モジュールの前記第７ノードに接続することによ
り、前記第１汎用ロジックモジュールの前記第３ノード
をデータ入力とし、前記第４ノードをイネーブル入力と
し、前記第２モジュールの前記第８ノードを出力とする
ラッチが形成されるように構成できる。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら詳細に説明する。

【００２８】（実施の形態１）本発明の実施の形態１
は、汎用ロジックモジュールを、シリーズに接続された
インバータとトランスファゲートとによってマルチプレ
クサ機能を有するように構成し、且つインバータの出力
をノードとして使用できるようにしたものである。

【００２９】図１は本発明の実施の形態１に係る汎用ロ
ジックモジュールの構成を示す回路図である。この汎用
ロジックモジュールは、第１段目がインバータで、第２
段目がトランスファゲートから成る反転出力タイプの２
入力マルチプレクサから構成されている。この汎用ロジ
ックモジュールは、第１ノードＴ１、第２ノードＴ２、
第３ノードＴ３、第４ノードＴ４、第５ノードＴ５及び
第６ノードＴ６といった６個のノードと、第１インバー
タ１０、第２インバータ１１、第３インバータ１２、第
１トランスファゲート２０及び第２トランスファゲート
２１といった５個の論理素子から構成されている。

【００３０】第１〜第３インバータ１０〜１２の各々
は、例えばＮチャンネルＭＯＳトランジスタとＰチャン
ネルＭＯＳトランジスタとが電源とグランドとの間にシ
リアルに接続される周知の構造を有し、入力された信号
を反転して出力する。この第１〜第３インバータ１０〜
１２は、入力容量を小さくするために、小さいサイズで
構成されている。

【００３１】また、第１及び第２トランスファゲート２
０及び２１の各々は、ＮチャンネルＭＯＳトランジスタ
とＰチャンネルＭＯＳトランジスタとがパラレルに接続
された構造、即ちソース同士及びドレイン同士が接続さ
れた構造を有し、ＮチャンネルＭＯＳトランジスタのゲ
ート及びＰチャンネルＭＯＳトランジスタのゲートに供
給される信号に応じて、その入力端子に供給される信号
を通過させ又はその入力端子に供給される信号の通過を
阻止する。以下では、ＰチャンネルＭＯＳトランジスタ
のゲートを第１制御入力端子と呼び、ＮチャンネルＭＯ
Ｓトランジスタのゲートを第２制御入力端子と呼ぶ。

【００３２】第１ノードＴ１は、第１インバータ１０の
入力端子に接続されている。第１インバータ１０の出力
端子は、第１トランスファゲート２０の入力端子及び第
２ノードＴ２に接続されている。

【００３３】第３ノードＴ３は、第２インバータ１１の
入力端子に接続されている。第２インバータ１１の出力
端子は、第２トランスファゲート２１の入力端子及び第
６ノードＴ６に接続されている。

【００３４】第４ノードＴ４は、第３インバータ１２の
入力端子、第１トランスファゲート２０の第１制御入力
端子及び第２トランスファゲート２１の第２制御入力端
子に接続されている。第３インバータ１２の出力端子
は、第１トランスファゲート２０の第２制御入力端子及
び第２トランスファゲート２１の第１制御入力端子に接
続されている。

【００３５】第１トランスファゲート２０の出力端子及
び第２トランスファゲート２１の出力端子は第５ノード
Ｔ５に接続されている。

【００３６】以上のように構成される汎用ロジックモジ
ュールの動作を説明する。この汎用ロジックモジュール
は基本的にマルチプレクサとして機能する。即ち、第４
ノードＴ４に低レベル（以下、「Ｌレベル」という）の
信号が入力されると、第１トランスファゲート２０を構
成するＰチャンネルＭＯＳトランジスタ及びＮチャンネ
ルＭＯＳトランジスタが双方ともオンにされ、且つ第２
トランスファゲート２１を構成するＰチャンネルＭＯＳ
トランジスタ及びＮチャンネルＭＯＳトランジスタは双
方ともオフにされる。その結果、第１ノードＴ１から入
力された信号が、第１インバータ１０で反転され、第１
トランスファゲート２０を介して第５ノードＴ５から出
力される。

【００３７】一方、第４ノードＴ４に高レベル（以下、
「Ｈレベル」という）の信号が入力されると、第１トラ
ンスファゲート２０を構成するＰチャンネルＭＯＳトラ
ンジスタ及びＮチャンネルＭＯＳトランジスタが双方と
もオフにされ、且つ第２トランスファゲート２１を構成
するＰチャンネルＭＯＳトランジスタ及びＮチャンネル
ＭＯＳトランジスタは双方ともオンにされる。その結
果、第３ノードＴ３から入力された信号が、第２インバ
ータ１１で反転され、第２トランスファゲート２１を介
して第５ノードから出力される。

【００３８】以上の動作により、第４ノードＴ４に供給
される信号のレベルに応じて、第１ノードＴ１に入力さ
れた信号及び第３ノードＴ３に入力された信号の何れか
一方が反転されて第５ノードＴ５から出力されるという
反転出力タイプのマルチプレクサの機能が実現されてい
る。

【００３９】なお、この汎用ロジックモジュールは、必
要に応じて、図２に示すように、図１に示した汎用ロジ
ックモジュールから第６ノードＴ６を除去し、或るいは
図３に示すように、図１に示した汎用ロジックモジュー
ルから第２ノードＴ２を除去して構成することもでき
る。

【００４０】（実施の形態２）本発明の実施の形態２
は、上述した実施の形態１に係る汎用ロジックモジュー
ルを含むセルである。

【００４１】図６は、このセルの構成を示す図である。
このセルは、上記第１汎用ロジックモジュールＸ、第２
汎用ロジックモジュールＹ及び第３汎用ロジックモジュ
ールＺから構成されている。第１汎用ロジックモジュー
ルＸは、上述した実施の形態１に係る汎用ロジックモジ
ュールである。なお、図６に示したセルは、説明を簡単
にするために、第１汎用ロジックモジュールＸが２個、
第２汎用ロジックモジュールＹが２個、第３汎用ロジッ
クモジュールＺが１個含まれる場合を示しているが、各
汎用ロジックモジュールの数は任意である。

【００４２】また、セルは、第１汎用ロジックモジュー
ルＸ、第２汎用ロジックモジュールＹ及び第３汎用ロジ
ックモジュールＺを２：２：１の比率で含むことが好ま
しいが、この比率に限定されない。

【００４３】上記第２汎用ロジックモジュールＹは、図
４に示すように、第７ノードＴ７が入力端子に接続さ
れ、第８ノードＴ８が出力端子に接続された第４インバ
ータ１３で構成されている。

【００４４】また、第３汎用ロジックモジュールＺは、
図５に示すように、第１段目がトランスファゲートで、
第２段目がインバータから成る反転出力タイプの２入力
マルチプレクサから構成されている。

【００４５】この第３汎用ロジックモジュールＺは、第
９ノードＴ９、第１０ノードＴ１０、第１１ノードＴ１
１及び第１２ノードＴ１２といった４個のノードと、第
５インバータ１４、第６インバータ１５、第３トランス
ファゲート２２及び第４トランスファゲート２３といっ
た４個の論理素子から構成されている。

【００４６】第５インバータ１４は、上述した実施の形
態１における第１〜第３インバータ１０〜１２と同じで
ある。また、第６インバータ１５は、第１〜第３インバ
ータ１０〜１２と同じ回路構造及び機能を有するが、駆
動能力を大きくするために、大きいサイズで構成されて
いる。また、第３トランスファゲート２２及び第４トラ
ンスファゲート２３は、上述した実施の形態１における
第１トランスファゲート２０及び第２トランスファゲー
トとそれぞれ同じである。

【００４７】第９ノードＴ９は、第３トランスファゲー
ト２２の入力端子に接続されている。第３トランスファ
ゲート２２の出力端子は、第６インバータ１５の入力端
子に接続されている。

【００４８】第１０ノードＴ１０は、第４トランスファ
ゲート２３の入力端子に接続されている。第４トランス
ファゲート２３の出力端子は、第６インバータ１５の入
力端子に接続されている。

【００４９】第１１ノードＴ１１は、第５インバータ１
４の入力端子、第３トランスファゲート２２の第１制御
入力端子及び第４トランスファゲート２３の第２制御入
力端子に接続されている。第５インバータ１４の出力端
子は、第３トランスファゲート２２の第２制御入力端子
及び第４トランスファゲート２３の第１制御入力端子に
接続されている。第６インバータ１５の出力端子は第１
２ノードＴ１２に接続されている。

【００５０】以上のように構成される第３汎用ロジック
モジュールの動作を説明する。この第３汎用ロジックモ
ジュールは基本的にマルチプレクサとして機能する。即
ち、第１１ノードＴ１１にＬレベルの信号が入力される
と、第３トランスファゲート２２を構成するＰチャンネ
ルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジ
スタが双方ともオンにされ、且つ第４トランスファゲー
ト２３を構成するＰチャンネルＭＯＳトランジスタ及び
ＮチャンネルＭＯＳトランジスタは双方ともオフにされ
る。その結果、第９ノードＴ９から入力された信号が第
３トランスファゲート２２を通過し、第６インバータ１
５で反転されて第１２ノードＴ１２から出力される。

【００５１】一方、第１１ノードＴ１１にＨレベルの信
号が入力されると、第３トランスファゲート２２を構成
するＰチャンネルＭＯＳトランジスタ及びＮチャンネル
ＭＯＳトランジスタが双方ともオフにされ、且つ第４ト
ランスファゲート２３を構成するＰチャンネルＭＯＳト
ランジスタ及びＮチャンネルＭＯＳトランジスタは双方
ともオンにされる。その結果、第１０ノードＴ１０から
入力された信号が第４トランスファゲート２３を通過
し、第６インバータ１５で反転されて第１２ノードＴ１
２から出力される。

【００５２】以上の動作により、第１１ノードＴ１１に
供給される信号のレベルに応じて、第９ノードＴ９に入
力された信号及び第１０ノードＴ１０に入力された信号
の何れか一方が反転されて第１２ノードＴ１２から出力
されるという反転出力タイプのマルチプレクサの機能が
実現されている。

【００５３】次に、上記のように構成されるセルを用い
て幾つかの論理回路を構成する場合の例を説明する。

【００５４】図７は、図１に示したタイプの第１汎用ロ
ジックモジュールを用いてＮＡＮＤ回路を構成した例で
ある。

【００５５】このＮＡＮＤ回路は、図１に示したタイプ
の第１汎用ロジックモジュールＸの第１ノードＴ１をＬ
レベル（論理「０」）に接続し、第２ノードＴ２及び第
３ノードＴ３を無接続（Ｎ．Ｃ）にすることによって構
成され、これにより、第３ノードＴ３（Ａ）及び第４ノ
ードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力
端子（Ｏ）とする２入力のＮＡＮＤ回路が実現されてい
る。

【００５６】従来の技術の欄で説明した汎用ロジックモ
ジュールでは入力された信号が出力されるまでに４又は
６段の論理素子を通過するのに対し、このＮＡＮＤ回路
によれば、インバータ１段とトランスファゲート１段と
いった２段の論理素子を通過するだけであるので、内部
ゲート遅延時間を短くできる。なお、内部ゲート遅延と
は、出力端で発生する配線負荷容量やゲート負荷容量等
を除く、ほぼ論理素子の段数によって決まる遅延時間を
言い、以下においても同じである。

【００５７】なお、このＮＡＮＤ回路は、図２に示した
タイプの第１汎用ロジックモジュールを用いて構成する
こともできる。この場合、第１ノードＴ１をＬレベル
（論理「０」）に接続し、第２ノードＴ２を無接続にす
る。これにより、第３ノードＴ３（Ａ）及び第４ノード
Ｔ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子
（Ｏ）とする２入力のＮＡＮＤ回路が実現される。

【００５８】また、このＮＡＮＤ回路は、図３に示した
タイプの第１汎用ロジックモジュールを用いて構成する
こともできる。この場合、第１ノードＴ１をＬレベル
（論理「０」）に接続し、第６ノードＴ６を無接続にす
る。これにより、第３ノードＴ３（Ａ）及び第４ノード
Ｔ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子
（Ｏ）とする２入力のＮＡＮＤ回路が実現される。

【００５９】図８は、図１に示したタイプの第１汎用ロ
ジックモジュールを用いてＮＯＲ回路を構成した例であ
る。

【００６０】このＮＯＲ回路は、第１汎用ロジックモジ
ュールＸの第３ノードＴ３をＨレベル（論理「１」）に
接続し、第２ノードＴ２及び第６ノードＴ６を無接続に
することによって構成され、これにより、第１ノードＴ
１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第
５ノードＴ５を出力端子（Ｏ）とする２入力のＮＯＲ回
路が実現されている。

【００６１】このＮＯＲ回路によれば、上記ＮＡＮＤ回
路と同様に、入力された信号は２段の論理素子を通過す
るだけであるので、内部ゲート遅延時間を短くできる。

【００６２】なお、このＮＯＲ回路は、図２に示したタ
イプの第１汎用ロジックモジュールを用いて構成するこ
ともできる。この場合、第３ノードＴ３をＨレベル（論
理「１」）に接続し、第２ノードＴ２を無接続にする。
これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４
（Ｂ）を入力端子とし、第５ノードＴ５を出力端子
（Ｏ）とする２入力のＮＯＲ回路が実現される。

【００６３】また、このＮＯＲ回路は、図３に示したタ
イプの第１汎用ロジックモジュールを用いて構成するこ
ともできる。この場合、第３ノードＴ３をＨレベル（論
理「１」）に接続し、第６ノードＴ６を無接続にする。
これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４
（Ｂ）を入力端子とし、第５ノードＴ５を出力端子
（Ｏ）とする２入力のＮＯＲ回路が実現される。

【００６４】図９は、図１に示したタイプの第１汎用ロ
ジックモジュールを用いてＥＸＮＯＲ回路を構成した例
である。

【００６５】このＥＸＮＯＲ回路は、第１汎用ロジック
モジュールＸの第２ノードＴ２と第３ノードＴ３を接続
し、第６ノードＴ６を無接続にすることによって構成さ
れている。これにより、第１ノードＴ１（Ａ）及び第４
ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出
力端子（Ｏ）とする２入力のＥＸＮＯＲ回路が実現され
ている。

【００６６】このＥＸＮＯＲ回路によれば、従来の技術
の欄で説明した汎用ロジックモジュールでは入力された
信号が出力されるまでに４又は６段の論理素子を通過す
るのに対し、インバータ２段とトランスファゲート１段
といった３段の論理素子を通過するだけであるので、内
部ゲート遅延時間を短くできる。

【００６７】なお、このＥＸＮＯＲ回路は、図２に示し
たタイプの第１汎用ロジックモジュールを用いて構成す
ることもできる。この場合、第２ノードＴ２と第３ノー
ドＴ３を接続する。これにより、第１ノードＴ１（Ａ）
及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノード
Ｔ５を出力端子（Ｏ）とする２入力のＥＸＮＯＲ回路が
実現される。

【００６８】また、このＥＸＮＯＲ回路は、図３に示し
たタイプの第１汎用ロジックモジュールを用いて構成す
ることもできる。この場合、第１ノードＴ１と第６ノー
ドＴ６を接続する。これにより、第３ノードＴ３（Ａ）
及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノード
Ｔ５を出力端子（Ｏ）とする２入力のＥＸＮＯＲ回路が
実現される。

【００６９】図１０は、図１に示したタイプの第１汎用
ロジックモジュールを用いてＥＸＯＲ回路を構成した例
である。

【００７０】このＥＸＯＲ回路は、第１汎用ロジックモ
ジュールＸの第１ノードＴ１と第６ノードＴ６を接続
し、第２ノードＴ２を無接続にすることによって構成さ
れている。これにより、第３ノードＴ３（Ａ）及び第４
ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出
力端子（Ｏ）とする２入力のＥＸＯＲ回路が実現されて
いる。

【００７１】このＥＸＯＲ回路によれば、従来の技術の
欄で説明した汎用ロジックモジュールでは、入力された
信号が出力されるまでに４又は６段の論理素子を通過す
るのに対し、インバータ２段とトランスファゲート１段
といった３段の論理素子を通過するだけであるので、内
部ゲート遅延時間を短くできる。

【００７２】なお、このＥＸＯＲ回路は、図３に示した
タイプの第１汎用ロジックモジュールを用いて構成する
こともできる。この場合、第１ノードＴ１と第６ノード
Ｔ６を接続する。これにより、第３ノードＴ３（Ａ）及
び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ
５を出力端子（Ｏ）とする２入力のＥＸＯＲ回路が実現
される。

【００７３】また、このＥＸＯＲ回路は、図２に示した
タイプの第１汎用ロジックモジュールを用いて構成する
こともできる。この場合、第２ノードＴ２と第３ノード
Ｔ３を接続する。これにより、第１ノードＴ１（Ａ）及
び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ
５を出力端子（Ｏ）とする２入力のＥＸＯＲ回路が実現
される。

【００７４】図１１は、図１に示したタイプの第１汎用
ロジックモジュールを１個と、第２汎用ロジックモジュ
ールＹを２個用いてデータラッチ回路を構成した例であ
る。

【００７５】このデータラッチ回路は、第１汎用ロジッ
クモジュールＸの第５ノードＴ５と第２汎用ロジックモ
ジュールＹの１つであるインバータ（以下、この段落で
は「第１モジュール」という）の入力端子を接続し、こ
の第１モジュールの出力端子を第１汎用ロジックモジュ
ールＸの第１ノードＴ１に接続する。また、第１汎用ロ
ジックモジュールＸの第５ノードＴ５と第２汎用ロジッ
クモジュールＹの他の１つであるインバータ（以下、こ
の段落では「第２モジュール」という）の入力端子を接
続する。これにより、第１汎用ロジックモジュールＸの
第３ノードＴ３をデータ入力端子（Ｄ）、第４ノードＴ
４をイネーブル入力端子（Ｇ）とし、第２モジュールの
出力端子を出力端子（Ｑ）とするデータラッチ回路が実
現される。

【００７６】このデータラッチ回路は、反転出力タイプ
の２入力マルチプレクサ１個及びインバータ２個だけで
構成されているので、ラッチ回路の構成が簡単になる。

【００７７】図１２は、図１に示したタイプの第１汎用
ロジックモジュールＸ及び第２汎用ロジックモジュール
Ｙをそれぞれ２個用いてＤタイプのフリップフロップ回
路を構成した例である。

【００７８】このフリップフロップ回路は、第１汎用ロ
ジックモジュールＸの１つであるマルチプレクサ（以
下、この段落では「第１モジュール」という）の第５ノ
ードＴ５と第１汎用ロジックモジュールＸの他の１つで
あるマルチプレクサ（以下、この段落では「第２モジュ
ール」という）の第１ノードＴ１とを接続し、この第２
モジュールの第５ノードＴ５と第２汎用ロジックモジュ
ールＹの１つであるインバータ（以下、この段落では
「第３モジュール」という）の入力端子を接続し、この
第３モジュールの出力端子を第１モジュールの第１ノー
ドＴ１に接続する。更に、第２モジュールの第５ノード
Ｔ５と第２汎用ロジックモジュールＹの他の１つである
インバータ（以下、この段落では「第４モジュール」と
いう）の入力端子を接続する。これにより、第１モジュ
ールの第３ノードＴ３をデータ入力端子（Ｄ）、第１モ
ジュールの第４ノードＴ４及び第２モジュールの第４ノ
ードＴ４をクロック入力端子（Ｃ）とし、第４モジュー
ルの出力端子を出力端子（Ｑ）とするＤタイプのフリッ
プフロップ回路が実現される。

【００７９】このフリップフロップ回路は、反転出力タ
イプの２入力マルチプレクサ２個及びインバータ２個だ
けで構成されているので、フリップフロップ回路の構成
が簡単になる。

【００８０】なお、図示は省略するが、第１汎用ロジッ
クモジュールＸを２個に第３汎用ロジックモジュールＺ
を１個接続することで、従来の４入力マルチプレクサ相
当の機能を構成できるし、２個の第１汎用ロジックモジ
ュールＸに第２汎用ロジックモジュールＹをそれぞれ接
続することにより、通常の正転タイプの２入力マルチプ
レクサを２個構成することができる。

【００８１】更に、２個の第１汎用ロジックモジュール
Ｘをそれぞれ他と独立で、例えば２ＮＡＮＤを２個構成
し、それとは別に第２汎用ロジックモジュールＹ２個の
出力端子を第３汎用ロジックモジュールＺの入力端子に
接続することにより、正転出力タイプの２入力マルチプ
レクサを更にもう１個構成することも可能である。

【００８２】このように、上述した実施の形態２によれ
ば、従来の４入力マルチプレクサ相当の構成を２入力反
転タイプのマルチプレクサ単位に分割構成し、個々に出
力が取り出すようにし、機能に応じて論理段数を削除
し、また、インバータを追加したり、図２に示すように
反転出力タイプの２入力マルチプレクサの内部ノードを
他のノードに接続可能な構成にし、最適な論理段数を構
成可能にしたので、複数論理機能を実現可能であるとい
う面は従来の４入力マルチプレクサに比べて損なわれ
ず、更に回路構成の自由度を増すことができる。

【００８３】なお、上述した実施の形態２で使用した第
３汎用ロジックモジュールＺは、図１３に示すように構
成することもできる。即ち、第３汎用ロジックモジュー
ルＺのマルチプレクサ部とインバータ部とを分離し、分
離箇所にそれぞれノードを設けるように構成してもよ
い。この構成によれば、汎用性がより向上する。

【００８４】

【発明の効果】以上詳述したように、本発明によれば、
高速でスイッチが可能な汎用ロジックモジュール及びこ
れを用いたセルを提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る汎用ロジックモジ
ュールの構成を示す回路図である。

【図２】図１に示した汎用ロジックモジュールの変形例
を示す回路図である。

【図３】図１に示した汎用ロジックモジュールの他の変
形例を示す回路図である。

【図４】本発明の実施の形態２に係るセルで使用される
第２汎用ロジックモジュールの構成を示す回路図であ
る。

【図５】本発明の実施の形態２に係るセルで使用される
第３汎用ロジックモジュールの構成を示す回路図であ
る。

【図６】本発明の実施の形態２に係るセルの構成を示す
回路図である。

【図７】図６に示すセルを用いてＮＡＮＤ回路を構成し
た例を示す図である。

【図８】図６に示すセルを用いてＮＯＲ回路を構成した
例を示す図である。

【図９】図６に示すセルを用いてＥＸＮＯＲ回路を構成
した例を示す図である。

【図１０】図６に示すセルを用いてＥＸＯＲ回路を構成
した例を示す図である。

【図１１】図６に示すセルを用いてデータラッチ回路を
構成した例を示す図である。

【図１２】図６に示すセルを用いてフリップフロップ回
路を構成した例を示す図である。

【図１３】本発明の実施の形態２に係るセルの変形例の
構成を示す図である。

【図１４】従来の汎用ロジックモジュールを説明するた
めの図である。

【図１５】図１４で使用されているマルチプレクサの構
成を示す回路図である。

【図１６】図１４で示された汎用ロジックモジュールの
他の構成を示す回路図である。

【図１７】従来の他の汎用ロジックモジュールを説明す
るための図である。

【符号の説明】

１０ 第１インバータ １１ 第２インバータ １２ 第３インバータ １３ 第４インバータ １４ 第５インバータ １５ 第６インバータ ２０ 第１トランスファゲート ２１ 第２トランスファゲート ２２ 第３トランスファゲート ２３ 第４トランスファゲート Ｔ１〜Ｔ１２ ノード

Claims (27)

【特許請求の範囲】
1. 【請求項１】 第１ノードに入力が接続された第１イン
   バータと、 該第１インバータの出力に接続された第２ノードと、 第３ノードに入力が接続された第２インバータと、 第４ノードに入力が接続された第３インバータと、 前記第１インバータの出力に入力が接続され、前記第４
   ノードに第１制御入力が接続され、前記第３インバータ
   の出力に第２制御入力が接続された第１トランスファゲ
   ートと、 前記第２インバータの出力に入力が接続され、前記第３
   インバータの出力に第１制御入力が接続され、前記第４
   ノードに第２制御入力が接続された第２トランスファゲ
   ートと、 前記第１トランスファゲートの出力及び前記第２トラン
   スファの出力に接続された第５ノード、とを備えた汎用
   ロジックモジュール。
2. 【請求項２】 前記第１ノードを論理「０」に接続し、
   前記第２ノードを無接続にすることにより、前記第３ノ
   ード及び前記第４ノードを入力とし、前記第５ノードを
   出力とするＮＡＮＤ回路が形成された請求項１に記載の
   汎用ロジックモジュール。
3. 【請求項３】 前記第３ノードを論理「１」に接続し、
   前記第２ノードを無接続にすることにより、前記第１ノ
   ード及び前記第４ノードを入力とし、前記第５ノードを
   出力とするＮＯＲ回路が形成された請求項１に記載の汎
   用ロジックモジュール。
4. 【請求項４】 前記第２ノードを前記第３ノードに接続
   することにより、前記第１ノード及び前記第４ノードを
   入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路
   が形成された請求項１に記載の汎用ロジックモジュー
   ル。
5. 【請求項５】 前記第２インバータの出力に接続された
   第６ノードを更に備えた請求項１に記載の汎用ロジック
   モジュール。
6. 【請求項６】 前記第１ノードを前記第６ノードに接続
   し、前記第２ノードを無接続にすることにより、前記第
   ３ノード及び前記第４ノードを入力とし、前記第５ノー
   ドを出力とするＥＸＯＲ回路が形成された請求項５に記
   載の汎用ロジックモジュール。
7. 【請求項７】（Ａ）請求項１に記載の汎用ロジックモジ
   ュールから成る第１汎用ロジックモジュールと、（Ｂ）
   第７ノードに入力が接続され、第８ノードに出力が接続
   された第４インバータを備えた第２汎用ロジックモジュ
   ールと、（Ｃ）第１１ノードに入力が接続された第５イ
   ンバータと、 第９ノードに入力が接続され、前記第１１ノードに第１
   制御入力が接続され、前記第５インバータの出力に第２
   制御入力が接続された第３トランスファゲートと、 第１０ノードに入力が接続され、前記第５インバータの
   出力に第１制御入力が接続され、前記第１１ノードに第
   ２制御入力が接続された第４トランスファゲートと、 前記第３トランスファゲートの出力及び前記第４トラン
   スファの出力に入力が接続された第６インバータと、 該第６インバータの出力に接続された第１２ノード、と
   を備えた第３汎用ロジックモジュール、とを含むセル。
8. 【請求項８】 前記第１汎用ロジックモジュールは、前
   記第１ノードを論理「０」に接続し、前記第２ノードを
   無接続にすることにより、前記第３ノード及び前記第４
   ノードを入力とし、前記第５ノードを出力とするＮＡＮ
   Ｄ回路に形成されている請求項７に記載のセル。
9. 【請求項９】 前記第１汎用ロジックモジュールは、前
   記第３ノードを論理「１」に接続し、前記第２ノードを
   無接続にすることにより、前記第１ノード及び前記第４
   ノードを入力とし、前記第５ノードを出力とするＮＯＲ
   回路に形成されている請求項７に記載のセル。
10. 【請求項１０】 前記第１汎用ロジックモジュールは、
    前記第２ノードを前記第３ノードに接続することによ
    り、前記第１ノード及び前記第４ノードを入力とし、前
    記第５ノードを出力とするＥＸＮＯＲ回路に形成されて
    いる請求項７に記載のセル。
11. 【請求項１１】 前記第１汎用ロジックモジュールは、
    前記第２インバータの出力に接続された第６ノードを更
    に備えた請求項７に記載のセル。
12. 【請求項１２】 前記第１汎用ロジックモジュールは、
    前記第１ノードを前記第６ノードに接続し、前記第２ノ
    ードを無接続にすることにより、前記第３ノード及び前
    記第４ノードを入力とし、前記第５ノードを出力とする
    ＥＸＯＲ回路に形成されている請求項１１に記載のセ
    ル。
13. 【請求項１３】 前記第１汎用ロジックモジュールと、 前記第２汎用ロジックモジュールの中の１つである第１
    モジュールと、 前記第２汎用ロジックモジュールの中の他の１つである
    第２モジュール、とを備え、 前記第１汎用ロジックモジュールの前記第２ノードを無
    接続にし、前記第１ノードを前記第１モジュールの前記
    第８ノードに接続し、前記第５ノードを前記第１モジュ
    ールの前記第７ノード及び前記第２モジュールの前記第
    ７ノードに接続することにより、 前記第１汎用ロジックモジュールの前記第３ノードをデ
    ータ入力とし、前記第４ノードをイネーブル入力とし、
    前記第２モジュールの前記第８ノードを出力とするラッ
    チが形成されている請求項７に記載のセル。
14. 【請求項１４】 前記第１汎用ロジックモジュールの中
    の１つである第１モジュールと、 前記第１汎用ロジックモジュールの中の他の１つである
    第２モジュールと、 前記第２汎用ロジックモジュールの中の１つである第３
    モジュールと、 前記第２汎用ロジックモジュールの中の他の１つである
    第４モジュール、とを備え、 前記第１モジュールの前記第２ノードを無接続にし、前
    記第１ノードを前記第２モジュールの前記第２ノードに
    接続し、第５ノードを前記第２モジュールの第１ノード
    に接続し、更に、 前記第２モジュールの第３ノードを前記第３モジュール
    の第８ノードに接続し、第５ノードを前記第３モジュー
    ルの第７ノード及び前記第４モジュールの第７ノードに
    接続することにより、 前記第１モジュールの第３ノードをデータ入力とし、前
    記第１モジュールの前記第４ノード及び前記第２モジュ
    ールの第４ノードをクロック入力とし、前記第４モジュ
    ールの第８ノードを出力とするフリップフロップが形成
    されている請求項７に記載のセル。
15. 【請求項１５】 前記第１汎用ロジックモジュール、前
    記第２汎用ロジックモジュール及び前記第３汎用ロジッ
    クモジュールが２：２：１の比率で収容されている請求
    項７乃至１４の何れか１項に記載のセル。
16. 【請求項１６】 第１ノードに入力が接続された第１イ
    ンバータと、 第３ノードに入力が接続された第２インバータと、 該第２インバータの出力に接続された第６ノードと、 第４ノードに入力が接続された第３インバータと、 前記第１インバータの出力に入力が接続され、前記第４
    ノードに第１制御入力が接続され、前記第３インバータ
    の出力に第２制御入力が接続された第１トランスファゲ
    ートと、 前記第２インバータの出力に入力が接続され、前記第３
    インバータの出力に第１制御入力が接続され、前記第４
    ノードに第２制御入力が接続された第２トランスファゲ
    ートと、 前記第１トランスファゲートの出力及び前記第２トラン
    スファの出力に接続された第５ノード、とを備えた汎用
    ロジックモジュール。
17. 【請求項１７】 前記第１ノードを論理「０」に接続
    し、前記第６ノードを無接続にすることにより、前記第
    ３ノード及び前記第４ノードを入力とし、前記第５ノー
    ドを出力とするＮＡＮＤ回路が形成された請求項１６に
    記載の汎用ロジックモジュール。
18. 【請求項１８】 前記第３ノードを論理「１」に接続
    し、前記第６ノードを無接続にすることにより、前記第
    １ノード及び前記第４ノードを入力とし、前記第５ノー
    ドを出力とするＮＯＲ回路が形成された請求項１６に記
    載の汎用ロジックモジュール。
19. 【請求項１９】 前記第１ノードを前記第６ノードに接
    続することにより、前記第３ノード及び前記第４ノード
    を入力とし、前記第５ノードを出力とするＥＸＮＯＲ回
    路が形成された請求項１６に記載の汎用ロジックモジュ
    ール。
20. 【請求項２０】 前記第１ノードを前記第６ノードに接
    続することにより、前記第３ノード及び前記第４ノード
    を入力とし、前記第５ノードを出力とするＥＸＯＲ回路
    が形成された請求項１６に記載の汎用ロジックモジュー
    ル。
21. 【請求項２１】（Ａ）請求項１６に記載の汎用ロジック
    モジュールから成る第１汎用ロジックモジュールと、
    （Ｂ）第７ノードに入力が接続され、第８ノードに出力
    が接続された第４インバータを備えた第２汎用ロジック
    モジュールと、（Ｃ）第１１ノードに入力が接続された
    第５インバータと、 第９ノードに入力が接続され、前記第１１ノードに第１
    制御入力が接続され、前記第５インバータの出力に第２
    制御入力が接続された第３トランスファゲートと、 第１０ノードに入力が接続され、前記第５インバータの
    出力に第１制御入力が接続され、前記第１１ノードに第
    ２制御入力が接続された第４トランスファゲートと、 前記第３トランスファゲートの出力及び前記第４トラン
    スファの出力に入力が接続された第６インバータと、 該第６インバータの出力に接続された第１２ノード、と
    を備えた第３汎用ロジックモジュール、とを含むセル。
22. 【請求項２２】 前記第１汎用ロジックモジュールは、
    前記第１ノードを論理「０」に接続し、前記第６ノード
    を無接続にすることにより、前記第３ノード及び前記第
    ４ノードを入力とし、前記第５ノードを出力とするＮＡ
    ＮＤ回路に形成されている請求項２１に記載のセル。
23. 【請求項２３】 前記第１汎用ロジックモジュールは、
    前記第３ノードを論理「１」に接続し、前記第６ノード
    を無接続にすることにより、前記第１ノード及び前記第
    ４ノードを入力とし、前記第５ノードを出力とするＮＯ
    Ｒ回路に形成されている請求項２１に記載のセル。
24. 【請求項２４】 前記第１汎用ロジックモジュールは、
    前記第１ノードを前記第６ノードに接続することによ
    り、前記第３ノード及び前記第４ノードを入力とし、前
    記第５ノードを出力とするＥＸＮＯＲ回路に形成されて
    いる請求項２１に記載のセル。
25. 【請求項２５】 前記第１汎用ロジックモジュールは、
    前記第１ノードを前記第６ノードに接続することによ
    り、前記第３ノード及び前記第４ノードを入力とし、前
    記第５ノードを出力とするＥＸＯＲ回路に形成されてい
    る請求項２１に記載のセル。
26. 【請求項２６】 前記第１汎用ロジックモジュールと、 前記第２汎用ロジックモジュールの中の１つである第１
    モジュールと、 前記第２汎用ロジックモジュールの中の他の１つである
    第２モジュール、とを備え、 前記第１汎用ロジックモジュールの前記第６ノードを無
    接続にし、前記第１ノードを前記第１モジュールの前記
    第８ノードに接続し、前記第５ノードを前記第１モジュ
    ールの前記第７ノード及び前記第２モジュールの前記第
    ７ノードに接続することにより、 前記第１汎用ロジックモジュールの前記第３ノードをデ
    ータ入力とし、前記第４ノードをイネーブル入力とし、
    前記第２モジュールの前記第８ノードを出力とするラッ
    チが形成されている請求項２１に記載のセル。
27. 【請求項２７】 前記第１汎用ロジックモジュール、前
    記第２汎用ロジックモジュール及び前記第３汎用ロジッ
    クモジュールが２：２：１の比率で収容されている請求
    項２１乃至２６の何れか１項に記載のセル。