JPH09162723A - フィールドプログラマブルゲートアレイ - Google Patents

Abstract

(57)【要約】 【課題】 トランジスタ等の素子の使用効率を向上さ
せ、より規模が大きなユーザ論理回路を定義できるよう
にする。 【解決手段】 Ｍ５、Ｍ６、Ｍ１１及びＭ１２は、入力
に応じてオンオフする、直列接続や並列接続によって論
理を定義するパストランジスタである。このようなパス
トランジスタで所定の論理を定義された複数の論理演算
系統の出力を、多入力ＣＭＯＳ論理回路である３入力Ｎ
ＡＮＤ論理ゲートＧへ入力する。論理の定義は、Ｆ６１
〜Ｆ６７、Ｆ８１〜Ｆ８５及び図示されないアンチヒュ
ーズにオン状態を書き込むことによってなされる。論理
演算系統のパストランジスタ論理回路部分と多入力ＣＭ
ＯＳ論理回路とのこのような構成によれば、ユーザ論理
回路を効果的に定義することができ、トランジスタ等の
素子の使用効率を向上することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ユーザが内部の多
数のスイッチ素子のオン状態あるいはオフ状態を書き込
むことで、所望のユーザ論理回路を定義できるようにし
たフィールドプログラマブルゲートアレイに係り、特
に、備えられているトランジスタなどの素子の使用効率
を向上させて、より規模が大きなユーザ論理回路を定義
できるようにすると共に、パストランジスタのみで構成
される論理回路の論理演算系統のトランジスタ段数をよ
り抑えることで、動作速度を向上させながら、一方、比
較的複雑な論理も実現可能とし、特に従来のパストラン
ジスタのみで構成される論理回路では苦手な論理も、よ
り容易に実現可能とすることができるフィールドプログ
ラマブルゲートアレイに関する。

【０００２】

【従来の技術】従来から、用いる素子の数を低減するこ
とや、動作速度を向上させることを目的とし、パストラ
ンジスタ論理回路と称するものが提供されている。この
パストランジスタ論理回路は、ＮチャネルＭＯＳトラン
ジスタやＰチャネルＭＯＳトランジスタ等、入力の論理
値に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行う回路を構成し、所望の論理回路を得
るようにしたものである。

【０００３】このようなパストランジスタ論理回路に
は、ＣＶＳＬ（cascode voltage switch logic）として
知られるパストランジスタ論理回路や、ＣＰＬ（comple
mentary pass-transistor logic ）として知られるパス
トランジスタ論理回路、又、ＳＲＰＬ（swing restored
pass-transistor logic）として知られるパストランジ
スタ論理回路がある。更に、このようなパストランジス
タ論理回路には、ＤＳＬ（differential split-level C
MOS logic ）として知られるパストランジスタ論理回路
や、ＤＰＬ（double pass-transistor logic）として知
られるパストランジスタ論理回路、又、ＤＣＶＳＰＧ
（differential cascode voltage switch with the pas
s-gate）として知られるパストランジスタ論理回路があ
る。

【０００４】又、このようなパストランジスタ論理回路
を用いたフィールドプログラマブルゲートアレイ（fiel
d programmable gate array ：以降、ＦＰＧＡと称す
る）も提供されている。このＦＰＧＡは、ユーザが内部
の多数のスイッチ素子のオン状態やオフ状態を書き込む
ことで、所望のユーザ論理回路を定義できるようにされ
ている。又、近年では、このようなＦＰＧＡにも、前述
のようなパストランジスタ論理回路を備えたものが見ら
れる。

【０００５】例えば、Ａｃｔｅｌ社から図１に示される
ようなプログラマブル論理ブロックを有するＦＰＧＡが
提供されている（ＵＳＰ５３６７２０８）。この図１で
は、ＮチャネルＭＯＳトランジスタのトランジスタＭ１
及びＰチャネルＭＯＳトランジスタのトランジスタＭ２
によって、１つのパスゲートが構成されている。又、Ｎ
チャネルＭＯＳトランジスタのトランジスタＭ３及びＰ
チャネルＭＯＳトランジスタのトランジスタＭ４によっ
て、別のパスゲートが構成されている。このように、こ
の図１に示されるプログラマブル論理ブロックでは、１
系統のパスゲート１段を使用したパストランジスタ論理
回路が組み込まれている。

【０００６】又、このＡｃｔｅｌ社のＦＰＧＡには、図
２に示されるようなプログラマブル論理ブロックを作り
込んだものがある。ここで、この図２に示される論理ブ
ロックＧ１及びＯＲ論理ゲートＧ２及びＡＮＤ論理ゲー
トＧ３によって、次式に示されるような論理演算がなさ
れている。なお、以降、「バー」は負論理を示す。

【０００７】 Ｙ＝（Ｓ１バー）・（Ｓ０バー）・Ｄ００＋（Ｓ１バー）・Ｓ０・Ｄ０１ ＋Ｓ１・（Ｓ０バー）・Ｄ１０＋Ｓ１・Ｓ０・Ｄ１１ …（１）

【０００８】なお、上記の（１）式において、Ｓ０及び
Ｓ１は、それぞれ次の通りである。

【０００９】Ｓ０＝Ａ０・Ｂ０ …（２） Ｓ１＝Ａ１＋Ｂ１ …（３）

【００１０】ここで、図３の符号Ｂで示されるように、
ＰチャネルＭＯＳトランジスタＴＰとＮチャネルＭＯＳ
トランジスタＴＮとで構成されるパスゲートを、作図の
便宜上、同３図符号Ａのように定義する。このパスゲー
トは図４中のパスゲートＴ１〜Ｔ６である。

【００１１】すると、前述の（１）式の演算を行う、図
２のプログラマブル論理ブロック全体の内部回路構成
は、公表されてはいないが、ほぼ図４に示されるものと
考えられる。この図４に示されるプログラマブル論理ブ
ロックは、１系統の２段構成である。

【００１２】なお、ＦＰＧＡには、ＱｕｉｃｋＬｏｇｉ
ｃ社による、２個の６入力ＡＮＤ論理ゲートと、４個の
２入力ＡＮＤを使用したプログラマブル論理ブロックの
ものが、ＵＳＰ５１２２６８５に開示されている。又、
Ｘｉｌｉｎｘ社の「プログラマブル・ロジック・データ
ブック」1994/1995 P2-12,13には、ルックアップテーブ
ル方式のＦＰＧＡが開示されている。

【００１３】

【発明が解決しようとする課題】しかしながら、パスト
ランジスタ論理回路を備えた従来のＦＰＧＡは、使用す
るトランジスタ数の割に、実現できる回路規模が小さく
なってしまうという問題がある。パストランジスタ論理
回路では、実現しようとする論理回路によっては必要と
するトランジスタ等の素子数を抑え、トランジスタ等の
素子の使用効率を向上することができるものがある。一
方、実現しようとする論理回路によっては逆に、このよ
うな素子の使用効率が低下してしまうものがあるという
問題がある。

【００１４】一般に、比較的基本的な論理演算、例えば
２入力のＮＡＮＤ論理回路やＮＯＲ論理回路等といった
ものでは、このような傾向が強く、従来のパストランジ
スタ論理回路を備えたＦＰＧＡでは、トランジスタ等の
素子の使用効率が低下してしまう傾向がある。従って、
このように使用効率が低下してしまうと、使用するトラ
ンジスタ数の割に、実現できる回路規模が小さくなって
しまう。

【００１５】又、パストランジスタ論理回路で多変数の
多積項演算を行うためには、複数のパスゲートをカスケ
ード接続する。このため、論理段数が深くなってしまい
遅延時間が長くなってしまうという問題を生じてしま
う。

【００１６】又、ＦＰＧＡにおいてプログラマブル論理
ブロック間の配線は一般に容量が大きい。このため、消
費電力が大きくなる傾向がある。又、このような容量の
ある配線を、パストランジスタ論理回路のパスゲートの
みで構成された論理回路では駆動することができないた
め、何等かの工夫が必要である。

【００１７】本発明は、前記従来の問題点を解決するべ
くなされたもので、備えられているトランジスタなどの
素子の使用効率を向上させて、より規模が大きなユーザ
論理回路を定義できるようにすると共に、パストランジ
スタのみで構成される論理回路の論理演算系統のトラン
ジスタ段数をより抑えることで、動作速度を向上させな
がら、一方、比較的複雑な論理も実現可能とし、特に従
来のパストランジスタのみで構成される論理回路では苦
手な論理も、より容易に実現可能とすることができるパ
ストランジスタ論理回路を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明は、ユーザが内部
の多数のスイッチ素子のオン状態あるいはオフ状態を書
き込むことで、所望のユーザ論理回路を定義できるよう
にしたフィールドプログラマブルゲートアレイにおい
て、入力の論理値に応じて出力がオンオフするパストラ
ンジスタの直列接続の定義、あるいは並列接続の定義を
前記スイッチ素子で行うことで、論理積演算や論理和演
算等を行なう、ある論理値を出力するまでの経路として
定義される論理演算系統を複数形成し、これら論理演算
系統から得られる、複数の出力をそれぞれ個別に入力す
る多入力ＣＭＯＳ論理回路を備えたことにより、前記課
題を解決したものである。

【００１９】又、前記ＦＰＧＡにおいて、２つのＮチャ
ネルＭＯＳトランジスタ及び１つのインバータを有し、
一方の前記ＮチャネルＭＯＳトランジスタの一方のソー
ス／ドレインが信号ａの入力とされ、他方の前記Ｎチャ
ネルＭＯＳトランジスタの一方のソース／ドレインが信
号ｂの入力とされ、これらＮチャネルＭＯＳトランジス
タそれぞれの他方のソース／ドレインが相互に接続され
て、１つの出力とされ、一方の前記ＮチャネルＭＯＳト
ランジスタのゲートに信号ｃを入力し、他方の前記Ｎチ
ャネルＭＯＳトランジスタのゲートに、前記信号ｃを前
記インバータで反転した信号（ｃバー）を入力する構成
とされた、単位パスゲートを備えるようにしたことによ
り、前記課題を解決すると共に、前記ユーザ論理回路を
定義する際に有用な前記単位パスゲートを見出し提供す
ることで、トランジスタ等の素子の使用効率を更に向上
させたものである。

【００２０】又、前記ＦＰＧＡにおいて、前記多入力Ｃ
ＭＯＳ論理回路の少なくとも一部の入力に、該入力が未
使用となった場合に電源ＶＤＤにプルアップあるいはグ
ランドＧＮＤにプルダウンの少なくともいずれか一方の
設定をするための前記スイッチ素子が接続されているこ
とにより、前記課題を解決すると共に、ＦＰＧＡのプロ
グラマブル論理ブロックにおけるユーザ論理回路の定義
をより柔軟に行えるようにしたものである。

【００２１】更に、前記ＦＰＧＡにおいて、前記多入力
ＣＭＯＳ論理回路の出力にドライブ能力が大きいインバ
ータを設け、プログラマブル論理ブロックの外部への信
号出力を考慮するようにしたことにより、前記課題を解
決すると共に、ＦＰＧＡにおけるプログラマブル論理ブ
ロックから他のプログラマブル論理ブロックへの、一般
に負荷が大きくなる傾向のある信号出力をより容易に行
えるようにしたものである。

【００２２】又、前記ＦＰＧＡにおいて、複数の前記論
理演算系統に対して、複数の前記多入力ＣＭＯＳ論理回
路を備えるようにし、これら論理演算系統の内で少なく
とも一部のものの出力が、複数の前記多入力ＣＭＯＳ論
理回路の、いずれの任意のものにも入力できるようにさ
れていることにより、前記課題を解決すると共に、パス
トランジスタで未使用となるものを減少し、トランジス
タ等の素子の使用効率を更に向上したものである。

【００２３】又、前記ＦＰＧＡにおいて、複数の前記多
入力ＣＭＯＳ論理回路の出力あるいは外部配線要素のい
ずれか１つを選択する前記スイッチ素子を経由してフリ
ップフロップを接続し、選択的に該フリップフロップを
用いて、前記ユーザ論理回路を定義できるようにしたこ
とにより、プログラマブル論理ブロックにおけるフリッ
プフロップを用いたユーザ論理回路の定義の便宜を図
り、更に、トランジスタ等の素子数が多いフリップフロ
ップの使用効率を向上できるようにしたものである。

【００２４】又、前記ＦＰＧＡにおいて、前記論理演算
系統の入力にインバータ及び前記スイッチ素子を設け、
該スイッチ素子によって、当該論理演算系統の入力の信
号の非反転あるいは反転を選択定義できるようにしたこ
とにより、前記課題を解決すると共に、ＦＰＧＡのプロ
グラマブル論理ブロックへ入力された信号の非反転ある
いは反転の設定をより自由に行えるようにしたものであ
る。

【００２５】以下、本発明の作用について簡単に説明す
る。

【００２６】ここで、１つ以上の入力の論理値に基づい
た論理演算を、パストランジスタを直列あるいは並列に
接続した論理回路を用いて行なって、ある論理値を出力
するまでの経路を論理演算系統と定義する。本発明にお
いては、このような論理演算系統を複数形成すると共
に、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力ＣＭＯＳ論理回路を備える
ようにしている。この多入力ＣＭＯＳ論理回路を本発明
は具体的に限定するものではないが、例えば、該多入力
ＣＭＯＳ論理回路は多入力のＮＡＮＤ論理回路やＮＯＲ
論理回路等を用いることができる。

【００２７】このように、本発明では、より前段側にパ
ストランジスタを主とした論理回路を備えると共に、こ
の出力を後段の多入力ＣＭＯＳ論理回路で受けるという
ものである。即ち、本発明では、パストランジスタ論理
回路とＣＭＯＳ論理回路との複合的な構成の特徴を有し
ている。

【００２８】このような構成によれば、パストランジス
タ論理回路でより有利に実現できる論理は前段側でパス
トランジスタを用いながら構成し、一方、多変数の多論
理積項演算という、パストランジスタ論理回路では苦手
な論理は後段の多入力ＣＭＯＳ論理回路で構成すること
ができる。又、後段（最終段）にはこのような多入力Ｃ
ＭＯＳ論理回路が備えられているため、本発明のパスト
ランジスタ論理回路より更に後段（多入力ＣＭＯＳ論理
回路よりも更に後段）に対する信号の立ち上がり速度や
立ち下がり速度が改善され、該信号の論理値判定閾値付
近となる時間が短縮されるため、本発明の多入力ＣＭＯ
Ｓ論理回路における貫通電流をより低減することができ
る。

【００２９】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００３０】図５は、本発明が適用された実施形態のＦ
ＰＧＡのプログラマブル論理ブロックの構成を示すブロ
ック図である。

【００３１】本実施形態のプログラマブル論理ブロック
は、この図５に示される如く、論理回路部分Ｄ１〜Ｄ５
によって構成されている。論理回路部分Ｄ１は図６に、
論理回路部分Ｄ２は図７に、論理回路部分Ｄ３は図８
に、論理回路部分Ｄ４は図９に、又、論理回路部分Ｄ５
は図１０に、それぞれの内部のより詳細な回路構成が示
される。

【００３２】又、図５に示される如く、論理回路部分Ｄ
１は論理回路部分Ｄ３に、配線Ｎ１及びＮ２によって接
続されている。論理回路部分Ｄ２及び論理回路部分Ｄ３
は、配線Ｎ３及びＮ４によって接続されている。又、論
理回路部分Ｄ４に対して、論理回路部分Ｄ１〜Ｄ３はそ
れぞれ、配線Ｎ５〜Ｎ７によって接続されている。又、
論理回路部分Ｄ３及び論理回路部分Ｄ５は、配線Ｎ８〜
Ｎ１０によって接続されている。

【００３３】ここで、外部配線要素Ｌ０〜Ｌｋ、又外部
配線要素Ｓ０〜Ｓｎは、この図５にその全体が示される
プログラマブル論理ブロックが、外部に対して信号の入
力、あるいは出力、更には双方向での入出力を行うため
のものであり、都合（ｋ＋ｎ）本設けられている。又、
論理回路部分Ｄ１〜Ｄ５は、図６〜図１０等にも示され
る如く、電源ＶＤＤ及びグランドＧＮＤを用いて電源が
供給されているが、この図５ではプルアップに用いる電
源ＶＤＤ及びプルダウンに用いるグランドＧＮＤを明瞭
とするため、論理回路部分Ｄ１〜Ｄ３に対して、電源Ｖ
ＤＤの配線及びグランドＧＮＤの配線が図示されてい
る。

【００３４】まず、論理回路部分Ｄ１は図６に、論理回
路部分Ｄ２は図７に示される如く、これら論理回路部分
Ｄ１及びＤ２は、同一の回路構成となっている。即ち、
論理回路部分Ｄ１は、合計９個のインバータＩ１〜Ｉ９
と、合計６個のパストランジスタＭ１〜Ｍ６とにより構
成されている。一方、論理回路部分Ｄ２についても、合
計９個のインバータＩ１０〜Ｉ１８と、合計６個のパス
トランジスタＭ７〜Ｍ１２とにより構成されている。

【００３５】なお、これら図６及び図７において、又こ
れ以降の各図においても、それぞれの図中で直交する配
線に付与された○印は、アンチヒューズである。該アン
チヒューズは、図中で直交する該当する配線間に対して
所定以上の電圧を印加することで、これら配線間の絶縁
膜に対してストレスを加え、元々オフ状態であったこれ
ら配線間に対してオン状態を書き込むものである。本実
施形態のＦＰＧＡでは、このようなアンチヒューズを多
数備えており、ユーザはこのような内部の多数のアンチ
ヒューズ（スイッチ素子）に対して選択的にオン状態を
書き込むことで所望のユーザ論理回路を定義する。

【００３６】図１１は、本実施形態に用いられる単位パ
スゲートの回路図である。

【００３７】この図１１では、２つのＮチャネルＭＯＳ
トランジスタ、即ちパストランジスタＭ１及びＭ２と、
１つのインバータとで構成される単位パスゲートが示さ
れている。ここで、パストランジスタＭ１の一方のソー
ス／ドレインが信号ａの入力とされ、パストランジスタ
Ｍ２の一方のソース／ドレインが信号ｂの入力とされて
いる。又、これらパストランジスタＭ１及びＭ２それぞ
れの他方のソース／ドレインが相互に接続されて、１つ
の出力Ｘとされている。パストランジスタＭ１のゲート
には信号ｃが入力されている。又、パストランジスタＭ
２のゲートには、前記信号ｃをインバータＩで反転した
信号（ｃバー）が入力されている。インバータＩは信号
ｃに応じてパストランジスタＭ２をオン／オフする。従
って、パストランジスタＭ１とパストランジスタＭ２と
は、コンプリメンタリ動作を行う。なお、この図１１に
示される単位パストランジスタでは、下記に示されるよ
うな論理演算がなされる。

【００３８】 Ｘ＝ａ・ｃ＋ｂ・（ｃバー） …（４）

【００３９】まず、図６に示される論理回路部分Ｄ１で
は、パストランジスタＭ１〜Ｍ６及びインバータＩ７〜
Ｉ９によって、このような単位パスゲートが３つ構成さ
れている。又、図７に示される論理回路部分Ｄ２におい
ては、パストランジスタＭ７〜Ｍ１２及びインバータＩ
１６〜Ｉ１８によって、このような単位パスゲートが３
つ構成されている。

【００４０】発明者の経験によると、このような単位パ
スゲートは、ユーザ論理回路の定義の際に頻繁に用いる
ことができる。従って、プログラマブル論理ブロックに
おいて、このような単位パスゲートを用いながらユーザ
論理回路を定義できるようにすることで、トランジスタ
等の素子の使用効率を向上させることができる。

【００４１】図１２は、本実施形態で用いられる単位パ
スゲートのフレキシブル構成を示す回路図である。

【００４２】この図１２では、特に、図６の論理回路部
分Ｄ１のパストランジスタＭ１〜Ｍ６及びインバータＩ
７〜Ｉ９による３つの単位パスゲート、更にはアンチヒ
ューズＦ１１、Ｆ１２、Ｆ２１及びＦ２２による、フレ
キシブル構成が示される。なお、論理回路部分Ｄ２につ
いても、パストランジスタＭ７〜Ｍ１２及びインバータ
Ｉ１６〜Ｉ１８による３つの単位パスゲート、又４つの
アンチヒューズによって、同様のフレキシブル構成がな
されている。

【００４３】ここで、この図１２のフレキシブル構成に
おいて、アンチヒューズＦ１１及びＦ２２を共にオン状
態とすることによって、下記の（５）式の論理演算を行
う構成とすることができる。あるいは、アンチヒューズ
Ｆ１２及びＦ２１を共にオン状態とすることによって、
入力信号名は異なるものの、下記の（５）式と同様の論
理演算の構成を得ることができる。

【００４４】 Ｚ＝ｊ・（ａ・ｃ＋ｂ・（ｃバー）） ＋（ｊバー）・（ｄ・ｆ＋ｅ・（ｆバー）） ＝ａ・ｃ・ｊ＋ｂ・（ｃバー）・ｊ＋ｄ・ｆ・（ｊバー） ＋ｅ・（ｆバー）・（ｊバー） …（５）

【００４５】又、この図１２において、信号ｈと信号ｉ
とのいずれか一方を、外部配線要素から入力した信号と
すれば、パストランジスタ論理回路２段とパストランジ
スタ論理回路１段を合成したような論理回路を構成する
こともできる。ここで、アンチヒューズＦ２２だけオン
状態とした場合、下記の（６）式の論理演算を行う構成
となる。

【００４６】 Ｚ＝ｈ・ｊ＋（ｊバー）・（ｄ・ｆ＋ｅ・（ｆバー）） ＝ｈ・ｊ＋ｄ・ｆ・（ｊバー）＋ｅ・（ｆバー）・（ｊバー） …（６）

【００４７】このような図１２のフレキシブル構成によ
れば、多様なユーザ論理回路の定義が可能となる。例え
ば、インバータＩ９を含む単位パスゲートを用いて、出
力Ｚを得るための１段構成のパストランジスタ論理回路
とすることもできる。あるいは、インバータＩ７を含む
単位パスゲートとインバータＩ９を含む単位パスゲート
とを用いて２段構成のパストランジスタ論理回路を定義
することもできる。又、インバータＩ８を含む単位パス
ゲートと、インバータＩ９を含む単位パスゲートとを用
いて２段構成のパストランジスタ論理回路を定義するこ
ともできる。あるいは、これらを組合せ、一部１段構成
で一部２段構成のパストランジスタ論理回路を定義する
ことも可能である。

【００４８】図１３は、本実施形態に用いられる３入力
ＮＡＮＤ論理ゲートの回路図である。

【００４９】この図１３では、ＰチャネルＭＯＳトラン
ジスタＴＰ１１〜ＴＰ１７及びＮチャネルＭＯＳトラン
ジスタＴＮ１１〜ＴＮ１３で構成される３入力ＮＡＮＤ
論理ゲートが示される。該論理ゲートは、（Ｚ＝（（Ｗ
・Ｘ・Ｙ）バー））の論理演算を行い、図１３中の符号
Ｇ１の図記号や、符号Ｇ２で示される図記号で示すこと
とする。又、このような３入力ＮＡＮＤ論理ゲートは、
本実施形態においては、図９に示される如く論理回路部
分Ｄ４で用いられ、図１０で示される如く論理回路部分
Ｄ５に用いられている。

【００５０】ここで、この図１３のＰチャネルＭＯＳト
ランジスタＴＰ１５〜ＴＰ１７は、電源電圧ＶＤＤまで
プルアップするための小さなＰチャネルＭＯＳトランジ
スタである。図１３において３つの信号Ｗ〜Ｙのすべて
がＨ状態となって出力ＺがＬ状態となると、これらＰチ
ャネルＭＯＳトランジスタＴＰ１５〜ＴＰ１７はすべて
オン状態となる。このようなプルアップを行うＰチャネ
ルＭＯＳトランジスタＴＰ１５〜ＴＰ１７を備えること
で、ＮＡＮＤ論理演算を行うために用いられるＰチャネ
ルＭＯＳトランジスタＴＰ１１〜ＴＰ１３がオフ状態と
なるべきところ、弱いオン状態となってしまっても、出
力Ｚはより確実にＬ状態とされるため、貫通電流が流れ
てしまうことを低減することができる。該貫通電流は、
ＰチャネルＭＯＳトランジスタＴＰ１１〜ＴＰ１３の少
なくともいずれか１つを流れ、更にＮチャネルＭＯＳト
ランジスタＴＮ１１〜ＴＮ１３を流れる電流である。

【００５１】なお、入力する３つの信号Ｗ〜Ｙの少なく
ともいずれか１つがＬ状態の場合は、ＰチャネルＭＯＳ
トランジスタＴＰ１１〜ＴＰ１３のいずれかがオフ状態
となるべきところ弱いオン状態となってしまっても、Ｎ
チャネルＭＯＳトランジスタＴＮ１１〜ＴＮ１３のいず
れか少なくとも１つがオフ状態であるため、貫通電流は
流れない。

【００５２】また、このようなプルアップを行う小さな
ＰチャネルＭＯＳトランジスタＴＰ１５〜ＴＰ１７を備
えることで、ノイズ耐性を向上することもできる。

【００５３】例えば、３つの入力信号Ｗ〜Ｙのすべてが
Ｈ状態の場合を考える。この場合、入力Ｗ〜ＹのＨ状態
の電圧レベルが低下していると、ノイズによってＬ状態
と判定されてしまい、出力Ｚは本来Ｌ状態となるべきと
ころＨ状態に誤動作してしまう。しかしながら、このよ
うなプルアップを行うＰチャネルＭＯＳトランジスタＴ
Ｐ１５〜ＴＰ１７を備えれば、入力信号Ｗ〜ＹのＨ状態
の電圧レベルが低下しにくくなり、ノイズ耐性が向上さ
れる。

【００５４】又、次に、３つの入力信号Ｗ〜ＹにＨ状態
とＬ状態が混在する場合を考える。この場合、出力Ｚは
Ｈ状態である。Ｈ状態の電圧レベルが低下している入力
信号Ｗ〜Ｙが、ノイズによってＬ状態になっても出力Ｚ
はＨ状態のままであり、出力ＺがＬ状態となって誤動作
してしまうことがない。

【００５５】図１４は、本実施形態のプログラマブル論
理ブロックの第１出力経路の一部を示す論理回路図であ
る。

【００５６】この図１４では、論理回路部分Ｄ１のイン
バータＩ９を含む単位パスゲートと、論理回路部分Ｄ２
のインバータＩ１８を含む単位パスゲートと、論理回路
部分Ｄ３からの配線Ｎ７の回路と、論理回路部分Ｄ４の
３入力ＮＡＮＤ論理ゲートＧとが示されている。ここ
で、この３入力ＮＡＮＤ論理ゲートには、図１５、又前
述の図９にも示されるように、ドライブ能力が大きなＰ
チャネルＭＯＳトランジスタＴＰ１７及びＮチャネルＭ
ＯＳトランジスタＴＮ１４で構成されるインバータが設
けられている。該インバータは、本実施形態のプログラ
マブル論理ブロックの外部への信号出力について考慮し
て設けられており、プログラマブル論理ブロック間の比
較的容量が大きな配線でもより容易に駆動できるように
考慮されている。ここで、本実施形態では論理回路部分
Ｄ４が備える３入力ＮＡＮＤ論理ゲート及びドライブ能
力が大きくされたインバータを経て信号を出力する経路
を第１出力経路とし、その出力を出力０１としている。

【００５７】ＰチャネルＭＯＳトランジスタＴＰ１７及
びＮチャネルＭＯＳトランジスタＴＮ１４によるインバ
ータを用いないで、３入力ＮＡＮＤ論理ゲートＧの出力
駆動能力を大きくすることも考えられる。しかしなが
ら、この場合、図１３に示したＰチャネルＭＯＳトラン
ジスタＴＰ１１〜ＴＰ１３及びＮチャネルＭＯＳトラン
ジスタＴＮ１１〜ＴＮ１３の６個のトランジスタすべて
の大きさを増大させる必要がある。又、ＮチャネルＭＯ
ＳトランジスタＴＮ１１〜ＴＮ１３はソース及びドレイ
ンで直列接続されており、インピーダンスが高くなる傾
向があるため、出力駆動能力を高めるためにはトランジ
スタサイズを格段に増大させる必要がある。このような
点を考えると、図１５や図９に示される如く、又後述す
る図１０及び図１６のＰチャネルＭＯＳトランジスタＴ
Ｐ２７及びＮチャネルＭＯＳトランジスタＴＮ２４の如
く、ドライブ能力の大きなインバータを備えることは、
限られた集積回路面積で外部配線要素等を効果的に駆動
する点で非常に優れている。

【００５８】ここで、この図１４におけるユーザ論理回
路の定義について簡単に説明する。まず、３入力ＮＡＮ
Ｄ論理ゲートＧに対して信号Ｎ５を入力しない場合、ア
ンチヒューズＦ６１及びＦ８２をオン状態とすればよ
い。すると、信号Ｎ５は常にＨ状態となり、該信号Ｎ５
の入力は、３入力ＮＡＮＤ論理ゲートの動作に対して影
響を及ぼさなくなる。

【００５９】同様に、信号Ｎ６の３入力ＮＡＮＤ論理ゲ
ートＧへの入力を使用しない場合は、アンチヒューズＦ
６４及びＦ８４をオン状態にすればよい。又、信号Ｎ７
の３入力ＮＡＮＤ論理ゲートＧへの入力を使用しない場
合は、アンチヒューズＦ８５をオン状態にすれば、信号
Ｎ７は電源電圧ＶＤＤにプルアップされ、Ｈ状態とな
り、該信号Ｎ７は３入力ＮＡＮＤ論理ゲートＧの動作に
影響を及ぼさなくなる。

【００６０】次に、３入力ＮＡＮＤ論理ゲートＧ全体の
動作を無効とし、出力Ｚから常時Ｈ状態が出力されるよ
うにする場合を考える。この場合、まず、アンチヒュー
ズＦ６１及びＦ６４をオン状態にする。このようにアン
チヒューズＦ６１及びＦ６４をオン状態にするのは、イ
ンバータＩ９及びＩ１８の入力を安定させて、これらイ
ンバータＩ９及びＩ１８の不安定動作を防ぐためであ
る。更に、アンチヒューズＦ６３、Ｆ６６あるいはＦ６
７の少なくともいずれか１つをオン状態とすれば、出力
Ｚは常時Ｈ状態とすることができ、３入力ＮＡＮＤ論理
ゲートの動作を無効とすることができる。

【００６１】図１６は、本実施形態のパストランジスタ
論理回路のプログラマブル論理ブロックの第２出力経路
を示す論理回路図である。

【００６２】この図１６では、まず、論理回路部分Ｄ１
にある、インバータＩ７を含む単位パスゲートと、イン
バータＩ８を含む単位パスゲートとが示されている。
又、論理回路部分Ｄ２にある、インバータＩ１６を含む
単位パスゲートと、インバータＩ１７を含む単位パスゲ
ートとが示される。論理回路部分Ｄ３が備えるインバー
タＩ２０が示される。更に、論理回路部分Ｄ５にある、
３入力ＮＡＮＤ論理ゲートＧと、ＰチャネルＭＯＳトラ
ンジスタＴＰ２７及びＮチャネルＭＯＳトランジスタＴ
Ｎ２４で構成されるインバータとが示される。

【００６３】ここで、本実施形態では、論理回路部分Ｄ
５にある３入力ＮＡＮＤ論理ゲートＧと、ＰチャネルＭ
ＯＳトランジスタＴＰ２７及びＮチャネルＭＯＳトラン
ジスタＴＮ２４で構成されるインバータとを経て本プロ
グラマブル論理ブロックから外部へ信号を出力する経路
を、第２出力経路とし、その出力を出力０２としてい
る。このＰチャネルＭＯＳトランジスタＴＰ２７及びＮ
チャネルＭＯＳトランジスタＴＮ２４によるインバータ
は、図１５を用いて前述したＰチャネルＭＯＳトランジ
スタＴＰ１７及びＮチャネルＭＯＳトランジスタＴＮ１
４によって構成されるインバータと同様、プログラマブ
ル論理ブロックの外部の、容量が大きな配線要素等の比
較的負荷が大きいものを効果的に駆動するために備えら
れるもので、比較的大きなトランジスタが用いられてい
る。

【００６４】本実施形態では、論理回路部分Ｄ１及び論
理回路部分Ｄ２が備える複数の単位パスゲートによる複
数の論理演算系統に対して、論理回路部分Ｄ４が備える
３入力ＮＡＮＤ論理ゲートと、論理回路部分Ｄ５が備え
る３入力ＮＡＮＤ論理ゲートとの、複数の多入力ＣＭＯ
Ｓ論理回路を備えるようにしている。又、このように複
数の論理演算系統に対して、前述の第１出力経路及び第
２出力経路というように、複数の出力経路を備えている
とも言うことができる。

【００６５】このように本実施形態では、複数の論理演
算系統に対して、複数の多入力ＣＭＯＳ論理回路を備
え、複数の出力経路を備えることで、一方の多入力ＣＭ
ＯＳ論理回路や出力経路で用いられない単位パスゲート
を、別の多入力ＣＭＯＳ論理回路や出力経路に用いるこ
とができる。従って、このように複数の多入力ＣＭＯＳ
論理回路間で単位パスゲートが融通され、又複数の出力
経路間で単位パスゲートが融通されるため、該単位パス
ゲートの使用効率を向上することができ、無駄に使われ
ずに残ってしまう単位パスゲートを減少することができ
ている。

【００６６】ここで、この図１６において、最大で３系
統の論理演算系統のパストランジスタ論理回路１段を構
成でき、資源の有効活用ができている。又、３入力ＮＡ
ＮＤ論理ゲートＧの入力Ｙについては、前述の第１出力
経路と同様、外部配線要素からの入力が可能である。

【００６７】なお、本実施形態については、論理回路部
分Ｄ４及び論理回路部分Ｄ５にフリップフロップＦ１及
びＦ２を備えていることが特徴である。このようにフリ
ップフロップＦ１及びＦ２を備えることで、本実施形態
のプログラマブル論理ブロックでは、組合せ回路のみな
らず、順序回路をもユーザ論理回路中に定義することが
できるようになっている。

【００６８】ここで、図１７は、本実施形態のフリップ
フロップＦ１及びＦ２に関する変形例の回路図である。

【００６９】ＦＰＧＡで定義される一般的なユーザ論理
回路では、組合せ回路だけではなく、フリップフロップ
やレジスタ、ラッチ等を用いる順序回路が必ず存在する
ものである。このような順序回路がある割合は、アプリ
ケーション毎に異なるが、経験的には「４〜８変数の多
積項演算当たりフリップフロップ１個」である。しかし
ながら、複数のプログラマブル論理ブロックでフリップ
フロップやレジスタ又ラッチを相互に融通することがで
きれば、それぞれのプログラマブル論理ブロックが備え
るこのようなフリップフロップやレジスタ又ラッチ等の
個数を低減することができる。

【００７０】ここで、図１７においては、前述のような
第１出力経路に該当する３入力ＮＡＮＤ論理ゲートＧ１
と共に、第２出力経路に相当する別の３入力ＮＡＮＤ論
理ゲートＧ２の出力、更には外部配線要素、又はその入
力が接続されるインバータＩの出力のいずれか１つを選
択して、フリップフロップＦ１の入力Ｄへ入力すること
ができるようになっている。即ち、フリップフロップＦ
１の入力Ｄの前方に３つのアンチヒューズが備えられる
ことで、該入力Ｄへ入力する信号を選択できるようにな
っている。

【００７１】図１８は、本実施形態のプログラマブル論
理ブロックの入力部分の回路図である。

【００７２】この図１８に示されるように、論理回路部
分Ｄ１のインバータＩ７を含む単位パスゲートの入力信
号ａ及びｂは、それぞれ、インバータＩ１及びＩ２又ア
ンチヒューズによって非反転あるいは反転を選択定義で
きるようになっている。又、このようなインバータＩ７
の単位パスゲートの入力部分だけでなく、論理回路部分
Ｄ１〜論理回路部分Ｄ３の信号入力部分には、同様にイ
ンバータ及びアンチヒューズ（スイッチ素子）が設けら
れ、該アンチヒューズによって、入力の信号の非反転あ
るいは反転を選択定義できるようになっている。この図
１８の単位パスゲートは、信号ａ及びｂをインバータＩ
１あるいはＩ２で反転しない場合、（Ｚ＝ａ・ｃ＋ｂ・
（ｃバー））の論理演算を行う。

【００７３】ある信号を受ける複数のプログラマブル論
理ブロックにおいて、２つの信号が相互に反転の逆位相
の関係にある場合、信号送信側からこれら２つの信号を
別々に送ると、受信側までの外部配線要素を２系統占有
してしまう。これに対して、図１８に示すように入力信
号の反転の有無を選択定義できるようにしておけば、必
要に応じて受信側で入力信号を反転することが容易にで
き、外部配線要素の使用を節約できる。

【００７４】ここで、この図１８において、インバータ
Ｉ１及びＩ２が入力信号を反転するためのインバータで
ある。又、図１８の入力信号ｃを反転する必要がある場
合（Ｚ＝ａ・（ｃバー）＋ｂ・ｃ）は、外部配線要素か
ら信号を選択するときに、入力信号ａとｂとを入れ替え
ればよい。

【００７５】以上、その全体が図５に示される本実施形
態のプログラマブル論理ブロックについて説明したが、
以下に、このようなプログラマブル論理ブロックで定義
することができるユーザ論理回路の例を説明する。ここ
で、プログラマブル論理ブロックの入力信号の反転のバ
リエーションは考慮せず、すべて正論理の信号として扱
う。

【００７６】図１９は、本実施形態で定義することがで
きるユーザ論理回路の第１例の論理回路図である。

【００７７】ここで、図１９、又後述する図２１及び図
２２に示される単位パスゲートＵ１〜Ｕ６は、図２０に
示されるように、パストランジスタＭ１及びＭ２又イン
バータＩで構成される単位パスゲートＵｘである。又、
ＮＡＮＤ論理ゲートＧ１及びＧ２は、前述の図１３に示
す通りである。

【００７８】まず、図１９の出力０１からは、次の
（７）式に示される論理演算結果が出力される。該論理
演算では、扱える変数が合計１５個であり、７変数の積
項を合計１６個まで扱うことができる。

【００７９】 ０１＝ａ・ｃ・ｉ・ｊ・ｌ・ｒ・ｓ ＋ａ・ｃ・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ａ・ｃ・ｉ・ｍ・ｏ・（ｒバー）・ｓ ＋ａ・ｃ・ｉ・ｎ・（ｏバー）・（ｒバー）・ｓ ＋ｂ・（ｃバー）・ｉ・ｊ・ｌ・ｒ・ｓ ＋ｂ・（ｃバー）・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ｂ＋（ｃバー）・ｉ・ｍ・ｏ・（ｒバー）・ｓ ＋ｂ・（ｃバー）・ｉ・ｎ・（ｏバー）・（ｒバー）・ｓ ＋ｄ・ｆ・（ｉバー）・ｊ・ｌ・ｒ・ｓ ＋ｄ・ｆ・（ｉバー）・ｋ・（ｌバー）・ｒ・ｓ ＋ｄ・ｆ・（ｉバー）・ｍ・ｏ・（ｒバー）・ｓ ＋ｄ・ｆ・（ｉバー）・ｎ・（ｏバー）・（ｒバー）・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｊ・ｌ・ｒ・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｋ・（ｌバー）・ｒ・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｍ・ｏ・（ｒバー）・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｎ・（ｏバー）・（ｒバー）・ｓ …（７）

【００８０】又、この図１９の出力０２からは、次の
（８）式に示されるような論理演算結果が出力される。
ここで、この論理演算では、扱える変数が合計７個であ
り、５変数の積項を合計４個まで扱うことができる。

【００８１】 ０２＝ｄ・ｆ・ｍ・ｏ・ｔ ＋ｄ・ｆ・ｎ・（ｏバー）・ｔ ＋ｅ・（ｆバー）・ｍ・ｏ・ｔ ＋ｅ・（ｆバー）・ｎ・（ｏバー）・ｔ …（８）

【００８２】図２１は、本実施形態のＦＰＧＡで定義す
ることができるユーザ論理回路の第２例の回路図であ
る。

【００８３】この図２１の出力０１からは、次の（９）
式で示されるような論理演算結果が出力される。なお、
この論理演算において、扱える変数は合計１１個であ
り、７変数の積項を合計４個扱うことができ、６変数の
積項を合計４個扱うことができ、５変数の積項を１個扱
うことができる。

【００８４】 ０１＝ａ・ｃ・ｉ・ｊ・ｌ・ｒ・ｓ ＋ａ・ｃ・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ａ・ｃ・ｉ・ｑ・（ｒバー）・ｓ ＋ｂ・（ｃバー）・ｉ・ｊ・ｌ・ｒ・ｓ ＋ｂ・（ｃバー）・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ｂ・（ｃバー）・ｉ・ｑ・（ｒバー）・ｓ ＋ｈ・（ｉバー）・ｊ・ｌ・ｒ・ｓ ＋ｈ・（ｉバー）・ｋ・（ｌバー）・ｒ・ｓ ＋ｈ・（ｉバー）・ｑ・（ｒバー）・ｓ …（９）

【００８５】又、この図２１の出力０２からは、次の
（１０）式で示される論理演算結果が示される。又、こ
の論理演算において、扱える変数は合計７個であり、５
変数の積項を合計４個まで扱うことができる。

【００８６】 ０２＝ｄ・ｆ・ｍ・ｏ・ｔ ＋ｄ・ｆ・ｎ・（ｏバー）・ｔ ＋ｅ・（ｆバー）・ｍ・ｏ・ｔ ＋ｅ・（ｆバー）・ｎ・（ｏバー）・ｔ …（１０）

【００８７】次に、図２２は、本実施形態のＦＰＧＡで
定義することができるユーザ論理回路の第３例の回路図
である。

【００８８】この図２２の出力０１からは、次の（１
１）式に示される論理演算結果を出力することができ
る。この論理演算において、扱える変数は合計９個であ
り、６変数の積項を合計８個まで扱うことができる。

【００８９】 ０１＝ａ・ｃ・ｇ・ｉ・ｐ・ｒ ＋ａ・ｃ・ｇ・ｉ・ｑ・（ｒバー） ＋ａ・ｃ・ｈ・（ｉバー）・ｐ・ｒ ＋ａ・ｃ・ｈ・（ｉバー）・ｑ・（ｒバー） ＋ｂ・（ｃバー）・ｇ・ｉ・ｐ・ｒ ＋ｂ・（ｃバー）・ｇ・ｉ・ｑ・（ｒバー） ＋ｂ・（ｃバー）・ｈ・（ｉバー）・ｐ・ｒ ＋ｂ・（ｃバー）・ｈ・（ｉバー）・ｑ・（ｒバー） …（１１）

【００９０】次に、この図２２の出力０２からは、次の
（１２）式で示される論理演算結果が出力される。又、
この論理演算において、扱える変数は合計９個であり、
６変数の積項を合計８個まで扱うことができる。

【００９１】 ０２＝ｄ・ｆ・ｊ・ｌ・ｍ・ｏ ＋ｄ・ｆ・ｊ・ｌ・ｎ・（ｏバー） ＋ｄ・ｆ・ｋ・（ｌバー）・ｍ・ｏ ＋ｄ・ｆ・ｋ・（ｌバー）・ｎ・（ｏバー） ＋ｅ・（ｆバー）・ｊ・ｌ・ｍ・ｏ ＋ｅ・（ｆバー）・ｊ・ｌ・ｎ・（ｏバー） ＋ｅ・（ｆバー）・ｋ・（ｌバー）・ｍ・ｏ ＋ｅ・（ｆバー）・ｋ・（ｌバー）・ｎ・（ｏバー） …（１２）

【００９２】以上説明した通り、本実施形態によれば、
本発明を適用して、ＦＰＧＡにおいてパストランジスタ
論理回路を用いながら効果的にユーザ論理回路を定義で
きるようにすることができる。従って、本実施形態によ
れば、備えられているトランジスタなどの素子の使用効
率を向上させて、より規模が大きなユーザ論理回路を定
義できるようにすると共に、パストランジスタのみで構
成される論理回路の論理演算系統のトランジスタ段数を
より抑えることで、動作速度を向上させながら、一方、
比較的複雑な論理も実現可能とし、特に従来のパストラ
ンジスタのみで構成される論理回路では苦手な論理も、
より容易に実現可能とすることができるという優れた効
果を得ることができる。

【００９３】以下、本実施形態のプログラマブル論理ブ
ロックと、従来のパストランジスタ論理回路を用いるＦ
ＰＧＡのプログラマブル論理ブロックとを比較する。

【００９４】まず、ルックアップテーブル方式の前述の
Ｘｉｌｉｎｘ社のＦＰＧＡでは、４変数のファンクショ
ン・ジェネレータ２個と、これらの出力に１変数を加え
た３変数のファンクション・ジェネレータ１個を持つ。

【００９５】４変数のファンクション・ジェネレータ
は、すべての論理関数を発生できる。しかしながら、該
ファンクション・ジェネレータは、実用的な回路として
は極めて冗長である。該ファンクション・ジェネレータ
の内部回路構成は未公開であるが、アドレスデコーダ、
メモリ素子及び出力選択回路等が必要と考えられ、およ
そ１４４個のトランジスタを要するとみられる。又、３
変数のファンクション・ジェネレータは、およそ７２個
のトランジスタを要するとみられる。従って、４変数の
ファンクション・ジェネレータ２個と３変数のファンク
ション・ジェネレータ１個とで構成される１つのプログ
ラマブル論理ブロックの組合せ回路では、合計約４４０
個のトランジスタが必要とみられる。

【００９６】これに対して、本実施形態では、プルアッ
プ用の小さなＰチャネルＭＯＳトランジスタを除いて、
必要となるトランジスタは合計６０個である。従って、
本実施形態のトランジスタ数は、上述のＸｉｌｉｎｘ社
のもののおよそ７分の１であり、トランジスタの使用効
率が極めて高いことが判る。又、Ｘｉｌｉｎｘ社のもの
が９変数の積項の演算ができるのに対して、本実施形態
は７変数の積項までであるため、この点では本実施形態
は劣る。しかしながら、Ｘｉｌｉｎｘ社のものが９変数
までしか扱えないのに対して、本実施形態は１５変数ま
で扱うことができ、この点では本実施形態は有利であ
る。Ｘｉｌｉｎｘ社のものが有意信号のパス段数がセレ
クタも入れて９段と予想されるのに対し、本実施形態は
６段であり、このようにパストランジスタ論理回路の段
数が短い分、本実施形態の方がより高速に動作すると見
込まれる。又、Ｘｉｌｉｎｘ社の有意信号がドライブす
る負荷容量の拡散容量換算数はおよそ６９個と見込まれ
るのに対し、本実施形態では２２個であり、本実施形態
の方が消費電力も小さいと予想される。又、Ｘｉｌｉｎ
ｘ社に対して、本実施形態の総合的なパフォーマンスは
約３４倍になる。

【００９７】次に、本実施形態とＱｕｉｃｋＬｏｇｉｃ
社のＣＭＯＳ論理回路を用いるＦＰＧＡとを比較する。

【００９８】このＱｕｉｃｋＬｏｇｉｃ社のＦＰＧＡ
は、６入力ＡＮＤ論理ゲートが合計２個と２入力ＡＮＤ
論理ゲートが合計４個とマルチプレクサが設けられてお
り、２入力ＡＮＤ論理ゲートはいずれか１つが選択され
る。又、扱える変数が２０個であるのに対して、実現で
きる回路は極めて小規模となる。しかしながら、約６８
個のトランジスタを使用しているとみられる。このＱｕ
ｉｃｋＬｏｇｉｃ社のものは有意信号のパス段数が３〜
７段と予想され、高速であると考えられる。しかしなが
ら、本実施形態の積項数と同程度にするには、少なくと
も２段のプログラマブル論理ブロックのカスケード接続
が必要になる。このようにカスケード接続すると、外部
配線要素を使う必要があり、全体として本実施形態の
１．５倍程度遅く、又消費電力も約３倍程度大きいと見
込まれる。又、総合的なパフォーマンスは本実施形態の
方が約１０倍になる。

【００９９】次に、Ａｃｔｅｌ社のパストランジスタ論
理回路を用いたＦＰＧＡと本実施形態とを比較する。

【０１００】Ａｃｔｅｌ社のＦＰＧＡは、パストランジ
スタを使用している点では、他のものに比べて最も本実
施形態に近い。しかしながら、前記ＵＳＰ５３６７２０
８では、１つのプログラマブル論理ブロックの構成は、
１段のパストランジスタを有する論理演算系統が１系統
のみとなっている。このように小規模であるため、使用
トランジスタ数は１０個で、有意信号のパス段数も２段
と少ない。しかしながら、本実施形態の図５に示される
論理回路部分Ｄ１〜Ｄ３のみに限定した構成と同等にす
るためには、このＡｃｔｅｌ社のものでは、合計６個の
プログラマブル論理ブロックを必要とする。又、本実施
形態の如く３入力ＮＡＮＤ論理ゲートを更に２個備える
ようにするためには、Ａｃｔｅｌ社のものでは更に２個
のプログラマブル論理ブロックを使うことになる。

【０１０１】このように、Ａｃｔｅｌ社のものでは、多
数のプログラマブル論理ブロックを使う必要がある。こ
のため、負荷容量の大きな外部配線要素を使わざるを得
ず、本実施形態に比べて、遅延時間が約１．７倍長く、
消費電力が約５倍になる。又、総合的なパフォーマンス
は本実施形態の方が約１１倍になるとみられる。

【０１０２】次に、図２〜図４に示したＡｃｔｅｌ社の
製品と本実施形態とを比較する。

【０１０３】このＡｃｔｅｌ社のパストランジスタ論理
回路を用いたＦＰＧＡは、パスゲート（マルチプレクサ
として用いられる）を使用している点では、本実施形態
に類似している。しかしながら、このパスゲートの用い
られるプログラマブル論理ブロックの構成は、２段のパ
スゲートを備えた論理演算系統が１系統のみである。
又、このＡｃｔｅｌ社のものは、使用トランジスタ数は
２８個で、有意信号のパス段数は４〜７段である。この
Ａｃｔｅｌ社のもので本実施形態に近い構成のユーザ論
理回路を定義するためには、少なくとも３つのプログラ
マブル論理ブロックを必要とする。この場合、トランジ
スタ数は本実施形態の１．４倍となる。

【０１０４】又、Ａｃｔｅｌ社のこのＦＰＧＡは、複数
のプログラマブル論理ブロックを使うために、負荷容量
の大きな外部配線要素を使わざるを得ず、本実施形態に
比べて、遅延時間が約２倍長く、消費電力が約３〜５倍
になると見込まれる。総合的なパフォーマンスは本実施
形態の方が約１１倍になる。

【０１０５】このように、本実施形態では、プログラマ
ブル論理ブロックの中で、トランジスタを効率良く用い
て比較的大きな規模のユーザ論理回路を定義することが
できる。従って、トランジスタ数を同数とした場合、従
来のＦＰＧＡに比べて、本実施形態では約１．３〜７倍
のユーザ論理回路を収容することができる。

【０１０６】又、本実施形態では、有意信号のパス段数
が少なく、且つ１個のプログラマブル論理ブロックの中
で比較的大きなユーザ論理回路を定義することができる
ので、従来のＦＰＧＡに比べ約１．５倍程度高速にする
ことができ、又消費電力は（１／３）〜（１／５）程度
とすることができる。又、本実施形態によれば、プログ
ラマブル論理ブロックの柔軟性が高いので、固定方式の
従来のＦＰＧＡに比べて使用し易く、チップ全体で実現
できるユーザ論理回路の回路規模を大きくすることがで
きる。又、本実施形態は、総合的なパフォーマンスを、
一般の市販品の約１０〜３４倍にすることができる。

【０１０７】なお、以上述べた本実施形態では、ユーザ
論理回路を定義するスイッチ素子としてアンチヒューズ
を用いている。しかしながら、本発明のスイッチ素子
は、このようなものに限定されるものではなく、ヒュー
ズや、メモリに記憶されるデータに従ってオン状態やオ
フ状態となる半導体スイッチ等を用いてもよい。但し、
このスイッチ素子のオン抵抗は小さくする方が好まし
い。オン抵抗が大きくなってしまうと、動作速度が低下
してしまい、甚だしくは誤動作をもたらす恐れがある。
この点でアンチヒューズは最適であるといえる。

【０１０８】

【発明の効果】以上説明した通り、本発明によれば、備
えられているトランジスタなどの素子の使用効率を向上
させて、より規模が大きなユーザ論理回路を定義できる
ようにすると共に、パストランジスタのみで構成される
論理回路の論理演算系統のトランジスタ段数をより抑え
ることで、動作速度を向上させながら、一方、比較的複
雑な論理も実現可能とし、特に従来のパストランジスタ
のみで構成される論理回路では苦手な論理も、より容易
に実現可能とすることができるという優れた効果を得る
ことができる。

【図面の簡単な説明】

【図１】従来のパストランジスタ論理回路を用いたＦＰ
ＧＡの第１例の論理回路図

【図２】従来のパストランジスタ論理回路を用いたＦＰ
ＧＡの第２例の論理回路図

【図３】前記従来のＦＰＧＡの第２例に用いられるパス
ゲートの回路図

【図４】前記従来のＦＰＧＡの第２例の内部構成を示す
回路図

【図５】本発明が適用された実施形態のパストランジス
タ論理回路を用いるＦＰＧＡの全体構成を示すブロック
図

【図６】前記実施形態の第１の論理回路部分Ｄ１の論理
回路図

【図７】前記実施形態の第２の論理回路部分Ｄ２の論理
回路図

【図８】前記実施形態の第３の論理回路部分Ｄ３の論理
回路図

【図９】前記実施形態の第４の論理回路部分Ｄ４の論理
回路図

【図１０】前記実施形態の第５の論理回路部分Ｄ５の論
理回路図

【図１１】前記実施形態に用いられる単位パスゲートの
回路図

【図１２】前記実施形態のフレキシブル構成を示す回路
図

【図１３】前記実施形態に用いられる３入力ＮＡＮＤ論
理ゲートの回路図

【図１４】前記実施形態における３入力ＮＡＮＤ論理ゲ
ートの入力の設定を示す回路図

【図１５】前記実施形態に用いられる第１の出力経路の
一部の回路図

【図１６】前記実施形態の第２の出力経路の回路図

【図１７】前記実施形態のフリップフロップに関する変
形例の回路図

【図１８】前記実施形態のプログラマブル論理ブロック
の入力部分での入力信号反転／非反転の設定部分の回路
図

【図１９】前記実施形態で定義することができる第１例
のユーザ論理回路の回路図

【図２０】前記第１例のユーザ論理回路に用いられる単
位パスゲートの回路図

【図２１】前記実施形態で定義することができる第２例
のユーザ論理回路の回路図

【図２２】前記実施形態で定義することができる第３例
のユーザ論理回路の回路図

【符号の説明】

Ｄ１〜Ｄ５…論理回路部分 Ｍ１〜Ｍ１２…パストランジスタ Ｇ、Ｇ１〜Ｇ３…論理ゲート ＴＰ、ＴＰ１〜ＴＰ２７…ＰチャネルＭＯＳトランジス
タ ＴＮ、ＴＮ１〜ＴＮ２４…ＮチャネルＭＯＳトランジス
タ Ｔ１〜Ｔ６…パスゲート Ｉ、Ｉ１〜Ｉ２０…インバータ Ｌ０〜Ｌｋ、Ｓ０〜Ｓｎ…外部配線要素 Ｎ１〜Ｎ１０…配線 ＶＤＤ…電源 ＧＮＤ…グランド Ｆ、Ｆ１、Ｆ２…フリップフロップ Ｆ１１、Ｆ１２、Ｆ２１、Ｆ２２、Ｆ６１〜Ｆ６７、Ｆ
８１〜Ｆ８５…アンチヒューズ Ｕｘ、Ｕ１〜Ｕ６…単位パスゲート

Claims (7)

【特許請求の範囲】
1. 【請求項１】ユーザが内部の多数のスイッチ素子のオン
   状態あるいはオフ状態を書き込むことで、所望のユーザ
   論理回路を定義できるようにしたフィールドプログラマ
   ブルゲートアレイにおいて、 入力の論理値に応じて出力がオンオフするパストランジ
   スタの直列接続の定義、あるいは並列接続の定義を前記
   スイッチ素子で行うことで、論理積演算や論理和演算等
   を行なう、ある論理値を出力するまでの経路として定義
   される論理演算系統を複数形成し、 これら論理演算系統から得られる、複数の出力をそれぞ
   れ個別に入力する多入力ＣＭＯＳ論理回路を備えたこと
   を特徴とするフィールドプログラマブルゲートアレイ。
2. 【請求項２】請求項１において、 ２つのＮチャネルＭＯＳトランジスタ及び１つのインバ
   ータを有し、 一方の前記ＮチャネルＭＯＳトランジスタの一方のソー
   ス／ドレインが信号ａの入力とされ、 他方の前記ＮチャネルＭＯＳトランジスタの一方のソー
   ス／ドレインが信号ｂの入力とされ、 これらＮチャネルＭＯＳトランジスタそれぞれの他方の
   ソース／ドレインが相互に接続されて、１つの出力とさ
   れ、 一方の前記ＮチャネルＭＯＳトランジスタのゲートに信
   号ｃを入力し、 他方の前記ＮチャネルＭＯＳトランジスタのゲートに、
   前記信号ｃを前記インバータで反転した信号（ｃバー）
   を入力する構成とされた、 単位パスゲートを備えるようにしたことを特徴とするフ
   ィールドプログラマブルゲートアレイ。
3. 【請求項３】請求項１において、 前記多入力ＣＭＯＳ論理回路の少なくとも一部の入力
   に、該入力が未使用となった場合に電源ＶＤＤにプルア
   ップあるいはグランドＧＮＤにプルダウンの少なくとも
   いずれか一方の設定をするための前記スイッチ素子が接
   続されていることを特徴とするフィールドプログラマブ
   ルゲートアレイ。
4. 【請求項４】請求項１において、 前記多入力ＣＭＯＳ論理回路の出力にドライブ能力が大
   きいインバータを設け、プログラマブル論理ブロックの
   外部への信号出力を考慮するようにしたことを特徴とす
   るフィールドプログラマブルゲートアレイ。
5. 【請求項５】請求項１において、 複数の前記論理演算系統に対して、複数の前記多入力Ｃ
   ＭＯＳ論理回路を備えるようにし、 これら論理演算系統の内で少なくとも一部のものの出力
   が、複数の前記多入力ＣＭＯＳ論理回路の、いずれの任
   意のものにも入力できるようにされていることを特徴と
   するフィールドプログラマブルゲートアレイ。
6. 【請求項６】請求項５において、 複数の前記多入力ＣＭＯＳ論理回路の出力あるいは外部
   配線要素のいずれか１つを選択する前記スイッチ素子を
   経由してフリップフロップを接続し、 選択的に該フリップフロップを用いて、前記ユーザ論理
   回路を定義できるようにしたことを特徴とするフィール
   ドプログラマブルゲートアレイ。
7. 【請求項７】請求項１において、 前記論理演算系統の入力にインバータ及び前記スイッチ
   素子を設け、 該スイッチ素子によって、当該論理演算系統の入力の信
   号の非反転あるいは反転を選択定義できるようにしたこ
   とを特徴とするフィールドプログラマブルゲートアレ
   イ。