JP3225079B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
素を複数備え、かつそれらのプログラマブル論理要素間
を任意に結線可能なプログラマブル論理素子に係り、特
に、前記プログラマブル論理要素に含まれるフリップフ
ロップや組合せ論理部の使用効率を高めることが可能な
半導体集積回路に関するものである。
ーザがプログラムデータとして書き込むことにより任意
の論理回路を実現可能に構成されたプログラマブル論理
素子、例えばPLD(プログラマブル・ロジック・デバ
イス)、FPGA(フィールドプログラマブル・ゲート
・アレイ)などが知られている。
ログラミング可能な小規模論理ブロック(プロブラマブ
ルロジック要素;PLE)と、該小規模論理ブロックを
プログラマブルに接続可能な配線要素とから主に構成さ
れている。例えば、図17にフィールド・プログラマブ
ル・ゲート・アレイの一例の構成図に示すように、フィ
ールド・プログラマブル・ゲート・アレイは、半導体チ
ップ上に、プログラマブルな小規模論理ブロック(以下
に「論理ブロック」と称する)10を複数備え、これら
論理ブロック10の間に縦横に設けられたプログラマブ
ルな配線手段を備えている。この配線手段は論理ブロッ
ク10に対しプログラマブルに結線できるようにするス
イッチ・ステーション20と、スイッチ・ステーション
20から各論理ブロック10への入出力線22と、スイ
ッチ・ステーション間配線24とを有している。この配
線手段によって、すなわち、入出力配線22、スイッチ
・ステーション(SS)20およびSS間配線24を介
して、各論理ブロック10の入出力が、任意に結線でき
るように構成されている。
グできる小規模論理ブロックは、少数の入出力端子を有
しており、ユーザが書き込みたい回路を上記フィールド
プログラマブル・ゲート・デバイスに書き込む時点で上
記小規模論理ブロックに割り当てる作業を行っている。
た回路は、その回路機能を達成するため、複数の小規模
論理ブロックに分割される。逆に言うと、これら複数の
小規模論理ブロックが、プログラマブルに接続可能な配
線要素により接続されて一つの回路機能を達成する。
プレクサがあるときは、マルチプレクサを、(1)上記
小規模論理ブロックに割り当てた小規模論理ゲート(例
えば組合せ論理回路)と、(2)プログラマブル配線
と、により構成する場合に、分割される小規模論理ブロ
ックの数が多くなり、プログラマブル・ロジック・デバ
イス中のプログラマブル部分(小規模論理ゲートや、配
線)を多く消費することになり、ゲート使用効率を下げ
てしまうという問題がある。
を解消し、プログラミング可能な小規模論理ブロックの
ゲート使用効率を向上させることができる半導体集積回
路を提供することを目的とする。
に、本発明の第1の態様は、任意の論理回路を電気的に
プログラム可能な半導体集積回路であって、論理機能を
プログラム可能な複数の論理ブロックと、これらの論理
ブロック間の接続をプログラム可能な複数の配線手段と
を備え、各々の前記論理ブロックは、論理機能をプログ
ラム可能な組合せ論理部と、この組合せ論理部の出力端
子に接続され、当該組合せ論理部からの出力を制御する
ための制御端子を有するゲート素子とを備え、各々の前
記論理ブロックのゲート素子の制御端子は、当該論理ブ
ロック以外の複数の前記論理ブロックの内の少なくとも
1つの前記論理ブロックのゲート素子の出力端子と前記
配線手段を介して接続するようプログラム可能であり、
各々の前記論理ブロックのゲート素子からの出力は、各
々の前記ゲート素子の制御端子の状態に応じて、イネー
ブル状態またはハイインピーダンス状態となることを特
徴とする半導体集積回路を提供するものである。ここ
で、前記ゲート素子が3ステート出力のゲート素子であ
るのが好ましい。
回路を電気的にプログラム可能な半導体集積回路であっ
て、論理機能をプログラム可能な複数の論理ブロック
と、これらの論理ブロック間の接続をプログラム可能な
複数の配線手段とを備え、各々の前記論理ブロックは、
論理機能をプログラム可能な組合せ論理部と、この組合
せ回路の出力端子に接続され、当該組合せ論理部からの
出力を制御するための制御端子を有するゲート素子とを
備え、各々の前記論理ブロックのゲート素子の制御端子
は、当該論理ブロック以外の複数の前記論理ブロックの
内の少なくとも1つの前記論理ブロックのゲート素子の
出力端子と前記配線手段を介して接続するようプログラ
ム可能であり、各々の前記論理ブロックのゲート素子の
出力端子は、当該論理ブロック以外の複数の前記論理ブ
ロックの内の少なくとも1つの前記論理ブロックのゲー
ト素子の出力端子と前記配線手段を介してワイヤード接
続するようプログラム可能であり、各々の前記論理ブロ
ックのゲート素子からの出力は、当該論理ブロックと前
記ワイヤード接続するようプログラムされた少なくとも
1つの前記論理ブロックのゲート素子からの出力との論
理和がとられて出力されることを特徴とする半導体集積
回路を提供する。
の第2の態様の半導体集積回路において、前記論理ブロ
ックのゲート素子は、トーテムポール出力である第1の
状態とオープンドレイン出力である第2の状態とにプロ
グラマブルであることを特徴とする半導体集積回路を提
供するものである。ここで、前記論理ブロックの出力端
子と電源端子の1つとの間をプログラマブルに接続可能
であるのが好ましい。また、上記各態様において、前記
論理ブロックのゲート素子の制御端子の論理をプログラ
マブルに反転することが可能であるのが好ましい。
を直結して、一つの論理ブロック群を形成し、所望の論
理回路を組めるので、従来の論理ブロックで論理を組む
のに比べて、所望の論理を組むことが簡単になり、使用
するゲート数を少なくすることができ、半導体集積回路
全体としてゲート集積密度を向上することができる。
論理ブロックの組み合わせ論理部の出力端子に接続され
る制御端子付きのゲート素子を設け、このゲート素子の
制御端子は、その論理ブロックの出力信号をイネーブル
状態およびハイインピータンス状態とに切り換えること
が可能であり、また、ゲート素子の制御端子が他の論理
ブロックの出力端子に接続され制御されるために、論理
ブロック群の出力端子どうしを直接に配線群を経て接続
し、所望の回路機能を高密度に達成することが可能であ
る。
の論理機能を達成するための各論理ブロック群の出力端
子をプロラマブルな配線を経てワイヤード接続するた
め、このワイヤード接続された出力端子から出力される
論理信号は仮想的にワイヤードORがとられる。このた
め、論理ブロック群をプログラマブルな配線を経て直接
的に接続できるので、ゲート数を減らすことができ、ゲ
ート使用効率を向上することができる。
理ブロックの組み合わせ論理部の出力端子に制御端子を
有するプログラマブルなゲート素子を接続し、このゲー
ト素子をトーテムポール出力の第1の状態として、例え
ば前述の第1の態様のイネーブル状態とハイインピーダ
ンス状態とを切り換えることが可能な3ステート出力の
ゲートとして用いる一方、前記ゲート素子をオープンド
レイン出力の第2の状態として前述の第2の態様のワイ
ヤード接続を可能とし、ワイヤードOR機能を構成する
こともできる。従って、前述の第1の態様および第2の
態様と同様に各論理ブロック群の出力端子どうしをプロ
グラマブルな配線要素によって直接的に接続できるの
で、さらに所望の回路機能を従来より少ない数の論理ブ
ロックで達成することができ、すなわち、必要なゲート
数を減らすことができ、ゲート使用効率を向上させるこ
とができる。
の1つとの間を抵抗素子を介してプログラマブルに接続
可能な場合には、上記第2および第3の態様のワイヤー
ド論理を達成する際に必要な抵抗素子を含むプログラマ
ブルデバイスを達成することが可能である。
本発明では、組合せ論理回路のみではなく、フリップフ
ロップ(FF)、セレクタなどの出力についても論理ブ
ロックどうしを直接結合して、その出力端子の制御を行
うことができる。
示す好適実施例に基づいて詳細に説明する。
ブル・ロジック・デバイスに用いられる論理ブロックの
一例を図1に示す。図1に示す論理ブロック10は、複
数のゲートより構成され、本発明に係る第1の態様にお
いて、プログラマブルな組合せ論理部12と、3ステー
ト出力のゲート(以下に「3ステートゲート」と称す
る)14とを有する。
項線を有するAND平面およびOR平面などからなるプ
ログラマブル・ロジック・デバイス(PLD)や、入力
の組合せ毎の論理仕様を記憶するメモリを備えてテーブ
ルルックアップ方式で論理出力を得る回路などから構成
される。図面において、この組合せ論理部12の入力数
は4入力で示しているが、これに限定されず、他に2入
力、8入力などの場合もある。また、組合せ論理部12
の出力端子はその出力バッファ部を構成する3ステート
ゲート14に接続される。
HとLの出力に加えて、このどちらでもないハイインピ
ーダンス(Zとする)という状態を有すゲートである。
ハイインピーダンスの状態とは、出力の接続が切り離さ
れた状態と等価である。図2(a)に示す3ステートゲ
ート14を図2(b)にMIL記号による記述で示す。
図2(b)において、Aは組み合わせ論理部12の出
力、Cは制御信号、Yは3ステートゲート14の出力を
示し、3ステートゲート14は、信号AおよびCのNO
RをとるNORゲート32と、信号Cを反転するインバ
ータ33と、信号Aとインバータ33の出力とのNAN
DをとるNANDゲート34と、両方の(ドレイン)電
極が直列に接続されるPチャンネルMOSトランジスタ
(以下、PchMOSまたはPMOSという)35とN
チャンネルMOSトランジスタ(以下、NchMOSま
たはNMOSという)36とを有し、PMOS35のゲ
ート電極にはNANDゲート34の出力が接続され、そ
の一方の電極(ソース電極)は電源VDDに接続され、一
方NMOS36のゲート電極にはNORゲート32の出
力が接続され、その他方の電極(ソース電極)は接地さ
れ、PMOS35とNMOS36の接続部分から出力Y
が取り出される。このように3ステートゲート14は構
成される。さらに図2に示す3ステートゲートをCMO
Sにて形成した回路構成を図3に示す。かかる構成の3
ステートゲートにおいてハイインピーダンス状態を作る
には、出力側のPMOS35,NMOS36を同時にO
FFとする。
のごとく動作する。動作表のごとく、コントロール信号
Cが”0”(すなわち正論理でL)のとき、通常のバッ
ファと同じ機能となる。一方、コントロール信号が”
1”(すなわち正論理でH)のときは出力Yがハイイン
ピーダンスZとなる。
いて、マルチプレクサ機能を達成する論理ブロック群を
構成する例について以下に説明する。
テートゲートを出力端子に有する論理ブロックを用いて
構成する場合に、図4に示すような簡単な回路構成図に
て示す。この図は、4入力のNAND素子26,28
と、セレクタSELからの信号に応じてNAND素子か
らの出力を切り換えるスイッチング素子とから構成され
る。図5に本発明の論理ブロックを用いて8入力のマル
チプレクサを構成する場合を示している。この図におい
て、一つの論理ブロックが例えば4入力のNAND機能
を有するようにプログラムした場合に、8入力のマルチ
プレクサを構成する回路図であるが、この図から、8入
力を4入力ずつ2つの論理ブロック10A,10Bに分
割し、さらにこの論理ブロック10A,10Bのスイッ
チ素子としての3ステートゲートに制御信号Cを供給す
るためのセレクタSELを構成するため、もう一つの論
理ブロック10Cを用意する。図5はこれら論理ブロッ
ク群に分割した結果と、論理ブロック10A〜10Cを
プログラマブルな配線群にて配線した様子を示す。
せ論理部12A,12Bを有し、これら組合せ論理部1
2Aおよび12Bは、それぞれ4入力のNAND機能を
達成し、その後段に接続されるそれぞれ3ステートゲー
ト14Aおよび14Bに接続されている。3ステートゲ
ート14Aの制御入力端子は、論理ブロック10Cの出
力端子に接続される。また3ステートゲート14Bの制
御入力端子は、論理ブロック10Cの入力端子に接続さ
れ、これは外部からの選択信号SELである。論理ブロ
ック10Cは、インバータ機能を持たせた組合せ論理ブ
ロック12Cと、その制御入力端子にLの信号が入力さ
れて、バッファ機能を達成する3ステートゲート14C
とから構成され、論理ブロック全体として、セレクタ用
信号SELを反転した信号を生成する機能を果たす。
説明したが、かかる実施例において、8入力のマルチプ
レクサを3つの4入力の論理ブロックで構成する場合に
ついて説明したが、本発明はこれに限定されず、他の入
力数、例えば16入力、32入力あるいはさらに多入力
などについても同様に論理ブロックを使用して構成する
ことができることは勿論である。また、各論理ブロック
の接続は、プログラマブルな配線により接続されるた
め、種々の論理ブロックと接続可能であり、必ずしも隣
接する論理ブロックとの接続関係に限定されるものでは
ない。また、各論理ブロックは、各論理ブロックどうし
を一つの論理ブロックよりなるセレクタを介して直接接
続するため、従来の回路構成に比べて、使用する論理ブ
ロック、ゲート素子の使用を減らし、ゲート使用効率を
向上する効果を奏することができる。
マルチプレクサを達成するための、従来の図18に示す
論理ブロックを使用して構成した例を図20に示す。図
18に示した論理ブロック110は、4入力1出力の組
合せ論理回路112と、組合せ論理回路112の出力端
に接続される出力バッファ114とから構成される。図
19(a)に示す出力バッファ114は、図19(b)
に示すように、2個のインバータ116および118を
従属(カスケード)に接続して構成される。このような
従来の論理ブロック110を用いて8入力のマルチプレ
クサを達成する回路は、図20に示すように4入力のN
AND120,122と、2個のNAND120,12
2からの出力と他の図示しない回路からの出力との論理
積をとる2個の2入力のAND124,126と、さら
にAND124,126からの出力の論理和をとるOR
128とから構成される。このようなマルチプレクサを
構成するのに、論理ブロックを4個使用していた。した
がって、この図20に示した従来例では、本発明におい
て3つの論理ブロックにてマルチプレクサを構成したの
に対し、4つの論理ブロックを使用しており、使用する
論理ブロックの数が一つ多くなる。
して、信号Aと信号Bとの論理和A+Bを取るための回
路を、ワイヤード接続により達成する例について説明す
る。
力信号A,Bの論理和をとるための簡単な回路図を示
す。この図において、NMOSトランジスタ30A,3
0Bの一方のドレイン電極を共通に接続し、他方のソー
ス電極を接地し、前記一方のドレイン電極を共通に接続
した共通線に抵抗体Rを経て供給電圧VDDに接続し、さ
らに共通線の他端に出力端子Yを有する構成となってい
る。
ク10D,10Eで構成する場合を図7に示す。論理ブ
ロック10D,10Eは、それぞれ4入力の組合せ論理
部12D,12Eと、NMOSトランジスタ30D,3
0Eとから構成され、NMOSトランジスタ30D,3
0Eの一方の出力は、プログラマブルに接続可能な配線
要素により共通接続され、この共通接続線は供給電圧V
DDに抵抗体Rを経て接続され、またこの共通接続線は出
力Yにも接続されている。
いて、信号Aが論理ブロック10Dの1端子に、信号B
が論理ブロック10Eの1端子にそれぞれ供給される
と、組合せ回路12D,12Eにおいて信号A,Bが組
合せ回路12D,12Eからそれぞれ出力され、NMO
Sトランジスタ30D,30Eのゲート端子に供給さ
れ、NMOSトランジスタ30D,30EをそれぞれO
NまたはOFF状態にする。ワイヤード接続された共通
接続線には、NMOSトランジスタ30D,30EのO
N,OFF状態に応じてワイヤードORされて、信号
A,Bの論理和が出力端子Yから出力される。
について2信号の論理和をとる場合の例について説明し
たが、これは、さらに多入力の論理和をとる場合につい
ても適用することができることはもちろんである。ま
た、第1の態様の実施例と同様な論理機能を達成するこ
とができる。
有する論理ブロックと、図7に示したワイヤード接続さ
れるNMOSトランジスタとを、その用途に合わせてセ
レクタ等により切り換えることにより、一つに論理ブロ
ックに配置することも可能である。
路について図8〜15を参照して説明する。
ファ部に用いられるゲート素子の一実施例のMIL記号
によって記述された回路図であって、図1に示す論理ブ
ロック10において3ステートゲート14の代りに用い
られるゲート素子15を示すものである。図8に示すゲ
ート素子15は、ORゲート37およびANDゲート3
8を除いて、図2に示す3ステートゲート14と同様の
構成を有するので、同一の構成要素には同一の番号を付
し、その説明は省略する。
て、NANDゲート34の出力はORゲート37の一方
の入力とされ、ORゲート37の他方の入力には回路機
能定義用信号Q1 の負論理(Q1 バー:Q1の反転値)
が入力され、このORゲート37の出力がPMOS35
のゲート電極に接続される。一方、NORゲート32の
出力はANDゲート38の一方の入力、回路機能定義用
信号Q2 がANDゲート38の他方の入力とされ、この
ANDゲート38の出力がNMOS36のゲート電極に
接続される。
は、本発明の半導体集積回路の回路機能を定義するため
の図示しないメモリ素子から与えられる回路機能定義用
の信号である。回路機能を定義するためのメモリ素子と
してはEPROM、SRAM、EEPROMなどの公知
の技術によって達成されるメモリ素子を用いることがで
きる。
いて説明する。まず、信号Q1 バー(Q1 の反転値)が
“L”で信号Q2 が“H”である時、ORゲート37の
出力は“H”となり、PMOS35はオフ(OFF)と
なるのに対し、信号Q2 は“H”より、ANDゲート3
8はNORゲート32の出力をそのまま出力してNMO
S36のゲート電極に入力する。すなわち、ゲート素子
15の出力YはNMOS36のオープンドレイン出力の
状態となる。従って、Q1 バー=“L”、Q2=“H”
の時、ゲート素子15は、図9に示すオープンドレイン
出力のゲート素子40と等価な回路機能を示す。従っ
て、出力バッファとしてゲート素子15を有する論理ブ
ロック10は、図10に示すプログラマブル論理要素
(論理ブロック)42と等価な回路機能を有しているこ
とになる。従って、図10に示す論理ブロック42を用
いてその出力端子をワイヤード接続することにより、図
6または図7に示すワイヤードOR回路を容易に構成す
ることができる。
“H”である時、信号Q2 が“L”よりANDゲート3
8の出力も“L”、従ってNMOS36はオフ(OF
F)となるのに対し、信号Q1 バーは“H”であること
からORゲート37はNANDゲート34の出力をその
ままPMOS35のゲート電極に入力する。従って、ゲ
ート素子15の出力YはPMOS35のオープンドレイ
ン出力の状態となる。従って、この時にはゲート素子1
5は、図11に示すオープンドレイン出力の状態にある
ゲート素子44と等価な回路機能を示すことになる。こ
こで、論理回路素子39は、インバータ33とNAND
ゲート34とを合わせた論理機能を有する素子である。
このため、出力バッファとしてゲート素子15を有する
論理ブロック10は、図12に示す論理ブロック(PL
E)46と等価な回路機能を有していることになる。
46を用いて、その出力端子をワイヤード接続すること
により、図13に示すような信号Aと信号Bとの論理和
(OR)をワイヤード接続により達成するワイヤードO
R回路48を構成することが可能となる。図13に示す
ワイヤードOR回路48は、2つのPMOS35Aおよ
び35Bの一方のドレイン電極を共通に接続し、この共
通接続線を、抵抗Rを介して接地し、PMOS35Aお
よび35Bの各他方のソース電極を供給電圧VDDにそれ
ぞれ接続し、さらに前記共通接続線の一端に出力端子Y
を有しており、信号AおよびBは、それぞれPMOS3
5Aおよび35Bのゲート電極に入力される構成となっ
ている。
14に示すような論理回路ブロック46Dおよび46E
によって構成することができる。ここで、論理ブロック
46Dおよび46Eは、図12に示す論理ブロックの入
力「C」に“0”を入力することによって得られる。図
14に示すワイヤードOR回路は、それぞれ4入力1出
力の組み合わせ論理回路12Dおよび12E、この各出
力がゲート電極に接続されるPMOS35Dおよび35
Eからなる論理ブロック46Dおよび46Eからなり、
これらの両ブロック46Dおよび46Eの出力はワイヤ
ード接続され、抵抗Rを介して接地され、一方PMOS
35Dおよび35Eの他方の電極はそれぞれ供給電圧V
DDに接続される構成を有する。こうして、両ブロック4
6Dおよび46Eの各1の入力端子に信号AおよびBが
入力されると、組み合わせ回路12D、12Eに入力さ
れ、また出力され、PMOS35D、35Eのゲート電
極に供給され、信号状態に応じてPMOS35D、35
EがONまたはOFF状態となり、ワイヤード接続され
た出力端子Yには信号AおよびBのワイヤードORすな
わち論理和が出力される。
ドレイン出力である第2の状態をとる時は、論理ブロッ
ク10はワイヤード接続することが可能となり、論理和
出力をすることができる。
であり、かつQ2 が“H”である時、信号Q1 バーは
“H”よりORゲート37はNANDゲート34の出力
をそのままPMOS35のゲートに入力させるし、AN
Dゲート38はNORゲート32の出力をそのままNM
OS36のゲートに入力させる。すなわち、ゲート素子
15の出力Yは、PMOS35とNMOS36とのトー
テムポール出力の状態となる。従って、図8に示すゲー
ト素子15は図2(b)に示す3ステートゲート(バッ
ファ)14と等価な回路構成を有していることになり、
全く同じ動作を行うことになる。従って、その説明は省
略する。
Q2 が“L”である時、信号Q1 バーは“L”よりOR
ゲート37の出力は“H”でPMOS35はオフ、AN
Dゲート38の出力は“L”よりNMOS36はオフと
なるため、ゲート素子15は何も出力せず、論理ブロッ
ク10の出力を不能とする。
ポール出力の第1の状態で論理ブロックからの出力を不
能にすることを可能とし、一方オープンドレイン出力の
第2の状態で論理ブロックのワイヤード接続を可能とし
て論理和出力をすることができる。
の抵抗素子を論理ブロック内に設け、図15に示すよう
にゲート素子15の出力Yと電源電圧VDDとの間に信号
Q3で制御可能なNMOS49を設け、電源電圧VDDに
抵抗Rを介して接続することにより、出力端子Yと電源
端子の1つとの間をプログラマブルに接続可能としても
よい。なお、信号Q3 は、信号Q1 およびQ3 と同様に
回路機能定義用の信号であり、前述の回路機能を定義す
るためのメモリ素子から与えられるものである。この信
号Q3 の信号状態によってNMOS49をオン・オフし
て、ワイヤード論理を構成するための抵抗素子を実現す
ることができる。
50の3ステートゲート14の制御端子にはプログラマ
ブルスイッチ51を介してインバータ52が接続される
とともに、プログラマブルスイッチ51およびインバー
タ52をバイパスするようにプログラマブルスイッチ5
3が並列接続され、制御端子の論理をプログラマブルに
反転することが可能なように構成してもよい。ここで、
論理が反転可能な制御端子をもつゲート素子は3ステー
トゲート14に限定されず、図7、図8、図15などに
示すゲート素子を始めとして、プログラマブルなゲート
素子であれば何でもよい。
ファとして用いる論理ブロックを図17に示すようにプ
ログラマブル論理要素10として、本発明の半導体集積
回路であるプログラマブル論理素子(PLD)に用いる
ことができる。なお、上述の実施例においては、各回路
をCMOSで構成する例で説明したが、TTLで構成し
てもよいのはもちろんである。また、CMOSで構成す
る際にもNMOSおよびPMOSのいずれを用いて構成
してもよい。
はなく、種々に変更し得、様々に変形することができ
る。例えば、図1に示した論理ブロックに、他の機能を
機能、例えばカウンタ、シフトレジスタなどをプログラ
ミングにより構成しえるように、適宜に配線されたフリ
ップフロップ等の付加素子を内蔵させることも可能であ
り、種々の機能を持たせることが用途に応じて可能であ
る。
うしを直接接続して、一つの論理ブロック群を形成し、
その論理ブロック群の出力制御を集中して1個以上の論
理ブロックにて行うことにより、所望の論理回路を組め
るので、従来の論理ブロックで論理を組むのに比べて、
所望の論理を組むことが簡単になり、使用する論理ブロ
ック、すなわちゲート数を少なくすることができ、半導
体集積回路全体としてゲート集積密度を向上することが
できる。
用いられる論理ブロックの一実施例を示すブロック図で
ある。
IL表記による回路図である。
て構成した場合の回路図である。
造により構成する場合の例を示す回路図である。
ルチプレクサを構成した例を示す回路図である。
合の例を示す回路図である。
用いられる論理ブロックを用いて多入力の論理和回を構
成する例を示す回路図である。
用いられるゲート素子の一実施例を示す回路図である。
価回路図である。
構成される論理ブロックを示す回路図である。
す等価回路図である。
て構成される論理ブロックを示す回路図である。
れる多入力の論理和回路の一実施例を示す回路図であ
る。
OR回路の一例の回路図である。
ト素子の別の実施例を示す回路図である。
ブロックの別の実施例を示すブロック図である。
ル・ロジック・デバイスを示す概略図である。
ある。
構造を示す回路図である。
て、8入力マルチプレクサを構成した例を示す回路図で
ある。
50 論理ブロック 12,12A〜12E 組合せ論理部 14 14A〜14C 3ステートゲート 15,40,44 ゲート素子 20 スイッチ・ステーション 22 入出力線 24 スイッチ・ステーション間配線 26,28,34,39 NANDゲート 30,30A,30B,30D,30E,36,49
NMOSトランジスタ 32 NORゲート 33,52 インバータ 35,35A,35B,35D,35E PMOSトラ
ンジスタ 37 ORゲート 38 ANDゲート 48 ワイヤードOR回路 51,53 プログラマブルスイッチ
Claims (6)
- 【請求項1】任意の論理回路を電気的にプログラム可能
な半導体集積回路であって、 論理機能をプログラム可能な複数の論理ブロックと、こ
れらの論理ブロック間の接続をプログラム可能な複数の
配線手段とを備え、 各々の前記論理ブロックは、論理機能をプログラム可能
な組合せ論理部と、この組合せ論理部の出力端子に接続
され、当該組合せ論理部からの出力を制御するための制
御端子を有するゲート素子とを備え、 各々の前記論理ブロックのゲート素子の制御端子は、当
該論理ブロック以外の複数の前記論理ブロックの内の少
なくとも1つの前記論理ブロックのゲート素子の出力端
子と前記配線手段を介して接続するようプログラム可能
であり、 各々の前記論理ブロックのゲート素子からの出力は、各
々の前記ゲート素子の制御端子の状態に応じて、イネー
ブル状態またはハイインピーダンス状態となることを特
徴とする半導体集積回路。 - 【請求項2】前記ゲート素子が3ステート出力のゲート
素子である請求項1に記載の半導体集積回路。 - 【請求項3】任意の論理回路を電気的にプログラム可能
な半導体集積回路であって、 論理機能をプログラム可能な複数の論理ブロックと、こ
れらの論理ブロック間の接続をプログラム可能な複数の
配線手段とを備え、 各々の前記論理ブロックは、論理機能をプログラム可能
な組合せ論理部と、この組合せ回路の出力端子に接続さ
れ、当該組合せ論理部からの出力を制御するための制御
端子を有するゲート素子とを備え、 各々の前記論理ブロックのゲート素子の制御端子は、当
該論理ブロック以外の複数の前記論理ブロックの内の少
なくとも1つの前記論理ブロックのゲート素子の出力端
子と前記配線手段を介して接続するようプログラム可能
であり、 各々の前記論理ブロックのゲート素子の出力端子は、当
該論理ブロック以外の複数の前記論理ブロックの内の少
なくとも1つの前記論理ブロックのゲート素子の出力端
子と前記配線手段を介してワイヤード接続するようプロ
グラム可能であり、 各々の前記論理ブロックのゲート素子からの出力は、当
該論理ブロックと前記ワイヤード接続するようプログラ
ムされた少なくとも1つの前記論理ブロックのゲート素
子からの出力との論理和がとられて出力されることを特
徴とする半導体集積回路。 - 【請求項4】前記論理ブロックのゲート素子は、トーテ
ムポール出力である第1の状態とオープンドレイン出力
である第2の状態とにプログラマブルであることを特徴
とする請求項3に記載の半導体集積回路。 - 【請求項5】前記論理ブロックの出力端子と電源端子の
1つとの間を抵抗素子を介してプログラマブルに接続可
能である請求項4に記載の半導体集積回路。 - 【請求項6】前記論理ブロックのゲート素子の制御端子
の論理をプログラマブルに反転することが可能である請
求項1〜5のいずれかに記載の半導体集積回路。
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---|---|---|---|
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-66768 | 1991-03-29 | ||
JP6676891 | 1991-03-29 | ||
JP06614192A JP3225079B2 (ja) | 1991-03-29 | 1992-03-24 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0590950A JPH0590950A (ja) | 1993-04-09 |
JP3225079B2 true JP3225079B2 (ja) | 2001-11-05 |
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ID=26407309
Family Applications (1)
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JP5447227B2 (ja) | 2010-06-29 | 2014-03-19 | セイコーエプソン株式会社 | 回路装置及びシステム |
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---|---|---|---|---|
JPS6425235U (ja) * | 1987-08-04 | 1989-02-13 | ||
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JPH01194713A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
-
1992
- 1992-03-24 JP JP06614192A patent/JP3225079B2/ja not_active Expired - Fee Related
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JPH0590950A (ja) | 1993-04-09 |
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