JPH0590950A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0590950A JPH0590950A JP4066141A JP6614192A JPH0590950A JP H0590950 A JPH0590950 A JP H0590950A JP 4066141 A JP4066141 A JP 4066141A JP 6614192 A JP6614192 A JP 6614192A JP H0590950 A JPH0590950 A JP H0590950A
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- output
- gate
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Abstract
(57)【要約】
【目的】プログラマブル可能な小規模論理ブロックのゲ
ート使用効率を向上させることができ、高密度、高集積
化プログラマブルロジックデバイスを達成することがで
きる半導体集積回路の提供。 【構成】機能を電気的に書き込み可能な複数の論理ブロ
ックと、該論理ブロック間をプログラマブルに接続可能
な配線要素とを備え、前記各論理ブロックには、出力バ
ッファとして制御端子を有するゲート素子を有し、制御
信号を制御端子に入力することにより、前記ゲート素子
をハイインピーダンス状態として、該論理ブロックから
の出力を不能とするように構成され、あるいは、各論理
ブロックを直接ワイヤード接続可能として前記論理和出
力をさせるように構成され、もしくは前記ゲート素子が
オープンドレイン出力とトーテムポール出力の２つの出
力状態をとりうるように構成された機能を電気的に書き
込み可能な半導体集積回路。
ート使用効率を向上させることができ、高密度、高集積
化プログラマブルロジックデバイスを達成することがで
きる半導体集積回路の提供。 【構成】機能を電気的に書き込み可能な複数の論理ブロ
ックと、該論理ブロック間をプログラマブルに接続可能
な配線要素とを備え、前記各論理ブロックには、出力バ
ッファとして制御端子を有するゲート素子を有し、制御
信号を制御端子に入力することにより、前記ゲート素子
をハイインピーダンス状態として、該論理ブロックから
の出力を不能とするように構成され、あるいは、各論理
ブロックを直接ワイヤード接続可能として前記論理和出
力をさせるように構成され、もしくは前記ゲート素子が
オープンドレイン出力とトーテムポール出力の２つの出
力状態をとりうるように構成された機能を電気的に書き
込み可能な半導体集積回路。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブル論理要
素を複数備え、かつそれらのプログラマブル論理要素間
を任意に結線可能なプログラマブル論理素子に係り、特
に、前記プログラマブル論理要素に含まれるフリップフ
ロップや組合せ論理部の使用効率を高めることが可能な
半導体集積回路に関するものである。
素を複数備え、かつそれらのプログラマブル論理要素間
を任意に結線可能なプログラマブル論理素子に係り、特
に、前記プログラマブル論理要素に含まれるフリップフ
ロップや組合せ論理部の使用効率を高めることが可能な
半導体集積回路に関するものである。
【０００２】
【従来の技術】従来より、論理をデータの一種としてユ
ーザがプログラムデータとして書き込むことにより任意
の論理回路を実現可能に構成されたプログラマブル論理
素子、例えばＰＬＤ（プログラマブル・ロジック・デバ
イス）、ＦＰＧＡ（フィールドプログラマブル・ゲート
・アレイ）などが知られている。
ーザがプログラムデータとして書き込むことにより任意
の論理回路を実現可能に構成されたプログラマブル論理
素子、例えばＰＬＤ（プログラマブル・ロジック・デバ
イス）、ＦＰＧＡ（フィールドプログラマブル・ゲート
・アレイ）などが知られている。
【０００３】例えば、従来のＦＰＧＡは、論理機能をプ
ログラミング可能な小規模論理ブロック（プロブラマブ
ルロジック要素；ＰＬＥ）と、該小規模論理ブロックを
プログラマブルに接続可能な配線要素とから主に構成さ
れている。例えば、図１７にフィールド・プログラマブ
ル・ゲート・アレイの一例の構成図に示すように、フィ
ールド・プログラマブル・ゲート・アレイは、半導体チ
ップ上に、プログラマブルな小規模論理ブロック（以下
に「論理ブロック」と称する）１０を複数備え、これら
論理ブロック１０の間に縦横に設けられたプログラマブ
ルな配線手段を備えている。この配線手段は論理ブロッ
ク１０に対しプログラマブルに結線できるようにするス
イッチ・ステーション２０と、スイッチ・ステーション
２０から各論理ブロック１０への入出力線２２と、スイ
ッチ・ステーション間配線２４とを有している。この配
線手段によって、すなわち、入出力配線２２、スイッチ
・ステーション（ＳＳ）２０およびＳＳ間配線２４を介
して、各論理ブロック１０の入出力が、任意に結線でき
るように構成されている。
ログラミング可能な小規模論理ブロック（プロブラマブ
ルロジック要素；ＰＬＥ）と、該小規模論理ブロックを
プログラマブルに接続可能な配線要素とから主に構成さ
れている。例えば、図１７にフィールド・プログラマブ
ル・ゲート・アレイの一例の構成図に示すように、フィ
ールド・プログラマブル・ゲート・アレイは、半導体チ
ップ上に、プログラマブルな小規模論理ブロック（以下
に「論理ブロック」と称する）１０を複数備え、これら
論理ブロック１０の間に縦横に設けられたプログラマブ
ルな配線手段を備えている。この配線手段は論理ブロッ
ク１０に対しプログラマブルに結線できるようにするス
イッチ・ステーション２０と、スイッチ・ステーション
２０から各論理ブロック１０への入出力線２２と、スイ
ッチ・ステーション間配線２４とを有している。この配
線手段によって、すなわち、入出力配線２２、スイッチ
・ステーション（ＳＳ）２０およびＳＳ間配線２４を介
して、各論理ブロック１０の入出力が、任意に結線でき
るように構成されている。
【０００４】上述したように、論理機能をプログラミン
グできる小規模論理ブロックは、少数の入出力端子を有
しており、ユーザが書き込みたい回路を上記フィールド
プログラマブル・ゲート・デバイスに書き込む時点で上
記小規模論理ブロックに割り当てる作業を行っている。
グできる小規模論理ブロックは、少数の入出力端子を有
しており、ユーザが書き込みたい回路を上記フィールド
プログラマブル・ゲート・デバイスに書き込む時点で上
記小規模論理ブロックに割り当てる作業を行っている。
【０００５】かかる割当の作業を行うとユーザが設計し
た回路は、その回路機能を達成するため、複数の小規模
論理ブロックに分割される。逆に言うと、これら複数の
小規模論理ブロックが、プログラマブルに接続可能な配
線要素により接続されて一つの回路機能を達成する。
た回路は、その回路機能を達成するため、複数の小規模
論理ブロックに分割される。逆に言うと、これら複数の
小規模論理ブロックが、プログラマブルに接続可能な配
線要素により接続されて一つの回路機能を達成する。
【０００６】例えば、ユーザ回路の中に多入力のマルチ
プレクサがあるときは、マルチプレクサを、（１）上記
小規模論理ブロックに割り当てた小規模論理ゲート（例
えば組合せ論理回路）と、（２）プログラマブル配線
と、により構成する場合に、分割される小規模論理ブロ
ックの数が多くなり、プログラマブル・ロジック・デバ
イス中のプログラマブル部分（小規模論理ゲートや、配
線）を多く消費することになり、ゲート使用効率を下げ
てしまうという問題がある。
プレクサがあるときは、マルチプレクサを、（１）上記
小規模論理ブロックに割り当てた小規模論理ゲート（例
えば組合せ論理回路）と、（２）プログラマブル配線
と、により構成する場合に、分割される小規模論理ブロ
ックの数が多くなり、プログラマブル・ロジック・デバ
イス中のプログラマブル部分（小規模論理ゲートや、配
線）を多く消費することになり、ゲート使用効率を下げ
てしまうという問題がある。
【０００７】
【発明が解決しようとする課題】本発明は、上記問題点
を解消し、プログラミング可能な小規模論理ブロックの
ゲート使用効率を向上させることができる半導体集積回
路を提供することを目的とする。
を解消し、プログラミング可能な小規模論理ブロックの
ゲート使用効率を向上させることができる半導体集積回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を解決するため
に、本発明の第１の態様は、機能を電気的に書き込み可
能な複数の論理ブロックと、該論理ブロック間をプログ
ラマブルに接続可能な配線要素とを備える機能を電気的
に書き込み可能な半導体集積回路であって、前記各論理
ブロックは、制御端子を有するゲート素子を有し、該ゲ
ート素子の制御端子は、他の複数の論理ブロックの出力
端子と接続可能であり、前記ゲート素子の制御端子に所
定のレベルの信号が入力された際には、前記ゲート素子
はハイインピーダンス状態となり、該論理ブロックから
の出力が不能となるようにしたことを特徴とする半導体
集積回路を提供するものである。ここで、前記ゲート素
子が３ステート出力のゲート素子であるのが好ましい。
に、本発明の第１の態様は、機能を電気的に書き込み可
能な複数の論理ブロックと、該論理ブロック間をプログ
ラマブルに接続可能な配線要素とを備える機能を電気的
に書き込み可能な半導体集積回路であって、前記各論理
ブロックは、制御端子を有するゲート素子を有し、該ゲ
ート素子の制御端子は、他の複数の論理ブロックの出力
端子と接続可能であり、前記ゲート素子の制御端子に所
定のレベルの信号が入力された際には、前記ゲート素子
はハイインピーダンス状態となり、該論理ブロックから
の出力が不能となるようにしたことを特徴とする半導体
集積回路を提供するものである。ここで、前記ゲート素
子が３ステート出力のゲート素子であるのが好ましい。
【０００９】また、本発明の第２の態様は、機能を電気
的に書き込み可能な複数の論理ブロックと、該論理ブロ
ック間をプログラマブルに接続可能な配線要素とを備え
る機能を電気的に書き込み可能な半導体集積回路であっ
て、前記各論理ブロックは、他の少なくとも１つの論理
ブロックと共通に配線要素を介してワイヤード接続され
て、所定の論理機能を達成する論理ブロック群をプログ
ラマブルに構成可能である出力用のゲートを有し、該出
力用のゲートの出力はワイヤード接続された他の少なく
とも１つの論理ブロックの出力との論理和がとられて出
力されることを特徴とする半導体集積回路を提供する。
的に書き込み可能な複数の論理ブロックと、該論理ブロ
ック間をプログラマブルに接続可能な配線要素とを備え
る機能を電気的に書き込み可能な半導体集積回路であっ
て、前記各論理ブロックは、他の少なくとも１つの論理
ブロックと共通に配線要素を介してワイヤード接続され
て、所定の論理機能を達成する論理ブロック群をプログ
ラマブルに構成可能である出力用のゲートを有し、該出
力用のゲートの出力はワイヤード接続された他の少なく
とも１つの論理ブロックの出力との論理和がとられて出
力されることを特徴とする半導体集積回路を提供する。
【００１０】また、本発明の第３の態様は、機能を電気
的に書き込み可能な複数の論理ブロックと、この論理ブ
ロック間をプログラマブルに接続可能な配線要素とを備
える機能を電気的に書き込み可能な半導体集積回路であ
って、前記各論理ブロックには、制御端子を有するプロ
グラマブルなゲート素子を有し、このプログラマブルな
ゲート素子は、トーテムポール出力である第１の状態と
オープンドレイン出力である第２の状態とを有すること
を特徴とする半導体集積回路を提供するものである。こ
こで、前記論理ブロックの出力端子と電源端子の１つと
の間をプログラマブルに接続可能であるのが好ましい。
また、上記各態様において、前記プログラマブルなゲー
ト素子の制御端子の論理をプログラマブルに反転するこ
とが可能であるのが好ましい。
的に書き込み可能な複数の論理ブロックと、この論理ブ
ロック間をプログラマブルに接続可能な配線要素とを備
える機能を電気的に書き込み可能な半導体集積回路であ
って、前記各論理ブロックには、制御端子を有するプロ
グラマブルなゲート素子を有し、このプログラマブルな
ゲート素子は、トーテムポール出力である第１の状態と
オープンドレイン出力である第２の状態とを有すること
を特徴とする半導体集積回路を提供するものである。こ
こで、前記論理ブロックの出力端子と電源端子の１つと
の間をプログラマブルに接続可能であるのが好ましい。
また、上記各態様において、前記プログラマブルなゲー
ト素子の制御端子の論理をプログラマブルに反転するこ
とが可能であるのが好ましい。
【００１１】
【発明の作用】本発明では、小規模論理ブロックどうし
を直結して、一つの論理ブロック群を形成し、所望の論
理回路を組めるので、従来の論理ブロックで論理を組む
のに比べて、所望の論理を組むことが簡単になり、使用
するゲート数を少なくすることができ、半導体集積回路
全体としてゲート集積密度を向上することができる。
を直結して、一つの論理ブロック群を形成し、所望の論
理回路を組めるので、従来の論理ブロックで論理を組む
のに比べて、所望の論理を組むことが簡単になり、使用
するゲート数を少なくすることができ、半導体集積回路
全体としてゲート集積密度を向上することができる。
【００１２】そのため、本発明の第１の態様のように、
論理ブロックの組み合わせ論理部の出力端子に接続され
る制御端子付きのゲート素子を設け、このゲート素子の
制御端子は、その論理ブロックの出力信号をイネーブル
状態およびハイインピータンス状態とに切り換えること
が可能であり、また、ゲート素子の制御端子が他の論理
ブロックの出力端子に接続され制御されるために、論理
ブロック群の出力端子どうしを直接に配線群を経て接続
し、所望の回路機能を高密度に達成することが可能であ
る。
論理ブロックの組み合わせ論理部の出力端子に接続され
る制御端子付きのゲート素子を設け、このゲート素子の
制御端子は、その論理ブロックの出力信号をイネーブル
状態およびハイインピータンス状態とに切り換えること
が可能であり、また、ゲート素子の制御端子が他の論理
ブロックの出力端子に接続され制御されるために、論理
ブロック群の出力端子どうしを直接に配線群を経て接続
し、所望の回路機能を高密度に達成することが可能であ
る。
【００１３】また、本発明の第２の態様において、一つ
の論理機能を達成するための各論理ブロック群の出力端
子をプロラマブルな配線を経てワイヤード接続するた
め、このワイヤード接続された出力端子から出力される
論理信号は仮想的にワイヤードＯＲがとられる。このた
め、論理ブロック群をプログラマブルな配線を経て直接
的に接続できるので、ゲート数を減らすことができ、ゲ
ート使用効率を向上することができる。
の論理機能を達成するための各論理ブロック群の出力端
子をプロラマブルな配線を経てワイヤード接続するた
め、このワイヤード接続された出力端子から出力される
論理信号は仮想的にワイヤードＯＲがとられる。このた
め、論理ブロック群をプログラマブルな配線を経て直接
的に接続できるので、ゲート数を減らすことができ、ゲ
ート使用効率を向上することができる。
【００１４】さらに、本発明の第３の態様によれば、論
理ブロックの組み合わせ論理部の出力端子に制御端子を
有するプログラマブルなゲート素子を接続し、このゲー
ト素子をトーテムポール出力の第１の状態として、例え
ば前述の第１の態様のイネーブル状態とハイインピーダ
ンス状態とを切り換えることが可能な３ステート出力の
ゲートとして用いる一方、前記ゲート素子をオープンド
レイン出力の第２の状態として前述の第２の態様のワイ
ヤード接続を可能とし、ワイヤードＯＲ機能を構成する
こともできる。従って、前述の第１の態様および第２の
態様と同様に各論理ブロック群の出力端子どうしをプロ
グラマブルな配線要素によって直接的に接続できるの
で、さらに所望の回路機能を従来より少ない数の論理ブ
ロックで達成することができ、すなわち、必要なゲート
数を減らすことができ、ゲート使用効率を向上させるこ
とができる。
理ブロックの組み合わせ論理部の出力端子に制御端子を
有するプログラマブルなゲート素子を接続し、このゲー
ト素子をトーテムポール出力の第１の状態として、例え
ば前述の第１の態様のイネーブル状態とハイインピーダ
ンス状態とを切り換えることが可能な３ステート出力の
ゲートとして用いる一方、前記ゲート素子をオープンド
レイン出力の第２の状態として前述の第２の態様のワイ
ヤード接続を可能とし、ワイヤードＯＲ機能を構成する
こともできる。従って、前述の第１の態様および第２の
態様と同様に各論理ブロック群の出力端子どうしをプロ
グラマブルな配線要素によって直接的に接続できるの
で、さらに所望の回路機能を従来より少ない数の論理ブ
ロックで達成することができ、すなわち、必要なゲート
数を減らすことができ、ゲート使用効率を向上させるこ
とができる。
【００１５】また、論理ブロックの出力端子と電源端子
の１つとの間を抵抗素子を介してプログラマブルに接続
可能な場合には、上記第２および第３の態様のワイヤー
ド論理を達成する際に必要な抵抗素子を含むプログラマ
ブルデバイスを達成することが可能である。
の１つとの間を抵抗素子を介してプログラマブルに接続
可能な場合には、上記第２および第３の態様のワイヤー
ド論理を達成する際に必要な抵抗素子を含むプログラマ
ブルデバイスを達成することが可能である。
【００１６】かかる論理ブロックにおける論理構造は、
本発明では、組合せ論理回路のみではなく、フリップフ
ロップ（ＦＦ）、セレクタなどの出力についても論理ブ
ロックどうしを直接結合して、その出力端子の制御を行
うことができる。
本発明では、組合せ論理回路のみではなく、フリップフ
ロップ（ＦＦ）、セレクタなどの出力についても論理ブ
ロックどうしを直接結合して、その出力端子の制御を行
うことができる。
【００１７】
【実施例】本発明に係る半導体集積回路を添付の図面に
示す好適実施例に基づいて詳細に説明する。
示す好適実施例に基づいて詳細に説明する。
【００１８】本発明の半導体集積回路であるプログラマ
ブル・ロジック・デバイスに用いられる論理ブロックの
一例を図１に示す。図１に示す論理ブロック１０は、複
数のゲートより構成され、本発明に係る第１の態様にお
いて、プログラマブルな組合せ論理部１２と、３ステー
ト出力のゲート（以下に「３ステートゲート」と称す
る）１４とを有する。
ブル・ロジック・デバイスに用いられる論理ブロックの
一例を図１に示す。図１に示す論理ブロック１０は、複
数のゲートより構成され、本発明に係る第１の態様にお
いて、プログラマブルな組合せ論理部１２と、３ステー
ト出力のゲート（以下に「３ステートゲート」と称す
る）１４とを有する。
【００１９】組合せ論理部１２は、プログラマブルな積
項線を有するＡＮＤ平面およびＯＲ平面などからなるプ
ログラマブル・ロジック・デバイス（ＰＬＤ）や、入力
の組合せ毎の論理仕様を記憶するメモリを備えてテーブ
ルルックアップ方式で論理出力を得る回路などから構成
される。図面において、この組合せ論理部１２の入力数
は４入力で示しているが、これに限定されず、他に２入
力、８入力などの場合もある。また、組合せ論理部１２
の出力端子はその出力バッファ部を構成する３ステート
ゲート１４に接続される。
項線を有するＡＮＤ平面およびＯＲ平面などからなるプ
ログラマブル・ロジック・デバイス（ＰＬＤ）や、入力
の組合せ毎の論理仕様を記憶するメモリを備えてテーブ
ルルックアップ方式で論理出力を得る回路などから構成
される。図面において、この組合せ論理部１２の入力数
は４入力で示しているが、これに限定されず、他に２入
力、８入力などの場合もある。また、組合せ論理部１２
の出力端子はその出力バッファ部を構成する３ステート
ゲート１４に接続される。
【００２０】３ステートゲート１４は、通常のゲートの
ＨとＬの出力に加えて、このどちらでもないハイインピ
ーダンス（Ｚとする）という状態を有すゲートである。
ハイインピーダンスの状態とは、出力の接続が切り離さ
れた状態と等価である。図２（ａ）に示す３ステートゲ
ート１４を図２（ｂ）にＭＩＬ記号による記述で示す。
図２（ｂ）において、Ａは組み合わせ論理部１２の出
力、Ｃは制御信号、Ｙは３ステートゲート１４の出力を
示し、３ステートゲート１４は、信号ＡおよびＣのＮＯ
ＲをとるＮＯＲゲート３２と、信号Ｃを反転するインバ
ータ３３と、信号Ａとインバータ３３の出力とのＮＡＮ
ＤをとるＮＡＮＤゲート３４と、両方の（ドレイン）電
極が直列に接続されるＰチャンネルＭＯＳトランジスタ
（以下、ＰｃｈＭＯＳまたはＰＭＯＳという）３５とＮ
チャンネルＭＯＳトランジスタ（以下、ＮｃｈＭＯＳま
たはＮＭＯＳという）３６とを有し、ＰＭＯＳ３５のゲ
ート電極にはＮＡＮＤゲート３４の出力が接続され、そ
の一方の電極（ソース電極）は電源ＶDDに接続され、一
方ＮＭＯＳ３６のゲート電極にはＮＯＲゲート３２の出
力が接続され、その他方の電極（ソース電極）は接地さ
れ、ＰＭＯＳ３５とＮＭＯＳ３６の接続部分から出力Ｙ
が取り出される。このように３ステートゲート１４は構
成される。さらに図２に示す３ステートゲートをＣＭＯ
Ｓにて形成した回路構成を図３に示す。かかる構成の３
ステートゲートにおいてハイインピーダンス状態を作る
には、出力側のＰＭＯＳ３５，ＮＭＯＳ３６を同時にＯ
ＦＦとする。
ＨとＬの出力に加えて、このどちらでもないハイインピ
ーダンス（Ｚとする）という状態を有すゲートである。
ハイインピーダンスの状態とは、出力の接続が切り離さ
れた状態と等価である。図２（ａ）に示す３ステートゲ
ート１４を図２（ｂ）にＭＩＬ記号による記述で示す。
図２（ｂ）において、Ａは組み合わせ論理部１２の出
力、Ｃは制御信号、Ｙは３ステートゲート１４の出力を
示し、３ステートゲート１４は、信号ＡおよびＣのＮＯ
ＲをとるＮＯＲゲート３２と、信号Ｃを反転するインバ
ータ３３と、信号Ａとインバータ３３の出力とのＮＡＮ
ＤをとるＮＡＮＤゲート３４と、両方の（ドレイン）電
極が直列に接続されるＰチャンネルＭＯＳトランジスタ
（以下、ＰｃｈＭＯＳまたはＰＭＯＳという）３５とＮ
チャンネルＭＯＳトランジスタ（以下、ＮｃｈＭＯＳま
たはＮＭＯＳという）３６とを有し、ＰＭＯＳ３５のゲ
ート電極にはＮＡＮＤゲート３４の出力が接続され、そ
の一方の電極（ソース電極）は電源ＶDDに接続され、一
方ＮＭＯＳ３６のゲート電極にはＮＯＲゲート３２の出
力が接続され、その他方の電極（ソース電極）は接地さ
れ、ＰＭＯＳ３５とＮＭＯＳ３６の接続部分から出力Ｙ
が取り出される。このように３ステートゲート１４は構
成される。さらに図２に示す３ステートゲートをＣＭＯ
Ｓにて形成した回路構成を図３に示す。かかる構成の３
ステートゲートにおいてハイインピーダンス状態を作る
には、出力側のＰＭＯＳ３５，ＮＭＯＳ３６を同時にＯ
ＦＦとする。
【００２１】かかる３ステートゲートは、下記の動作表
のごとく動作する。動作表のごとく、コントロール信号
Ｃが”０”（すなわち正論理でＬ）のとき、通常のバッ
ファと同じ機能となる。一方、コントロール信号が”
１”（すなわち正論理でＨ）のときは出力Ｙがハイイン
ピーダンスＺとなる。
のごとく動作する。動作表のごとく、コントロール信号
Ｃが”０”（すなわち正論理でＬ）のとき、通常のバッ
ファと同じ機能となる。一方、コントロール信号が”
１”（すなわち正論理でＨ）のときは出力Ｙがハイイン
ピーダンスＺとなる。
【００２２】
【００２３】かかる構成の論理ブロック１０を複数個用
いて、マルチプレクサ機能を達成する論理ブロック群を
構成する例について以下に説明する。
いて、マルチプレクサ機能を達成する論理ブロック群を
構成する例について以下に説明する。
【００２４】８入力のマルチプレクサを、本発明の３ス
テートゲートを出力端子に有する論理ブロックを用いて
構成する場合に、図４に示すような簡単な回路構成図に
て示す。この図は、４入力のＮＡＮＤ素子２６，２８
と、セレクタＳＥＬからの信号に応じてＮＡＮＤ素子か
らの出力を切り換えるスイッチング素子とから構成され
る。図５に本発明の論理ブロックを用いて８入力のマル
チプレクサを構成する場合を示している。この図におい
て、一つの論理ブロックが例えば４入力のＮＡＮＤ機能
を有するようにプログラムした場合に、８入力のマルチ
プレクサを構成する回路図であるが、この図から、８入
力を４入力ずつ２つの論理ブロック１０Ａ，１０Ｂに分
割し、さらにこの論理ブロック１０Ａ，１０Ｂのスイッ
チ素子としての３ステートゲートに制御信号Ｃを供給す
るためのセレクタＳＥＬを構成するため、もう一つの論
理ブロック１０Ｃを用意する。図５はこれら論理ブロッ
ク群に分割した結果と、論理ブロック１０Ａ〜１０Ｃを
プログラマブルな配線群にて配線した様子を示す。
テートゲートを出力端子に有する論理ブロックを用いて
構成する場合に、図４に示すような簡単な回路構成図に
て示す。この図は、４入力のＮＡＮＤ素子２６，２８
と、セレクタＳＥＬからの信号に応じてＮＡＮＤ素子か
らの出力を切り換えるスイッチング素子とから構成され
る。図５に本発明の論理ブロックを用いて８入力のマル
チプレクサを構成する場合を示している。この図におい
て、一つの論理ブロックが例えば４入力のＮＡＮＤ機能
を有するようにプログラムした場合に、８入力のマルチ
プレクサを構成する回路図であるが、この図から、８入
力を４入力ずつ２つの論理ブロック１０Ａ，１０Ｂに分
割し、さらにこの論理ブロック１０Ａ，１０Ｂのスイッ
チ素子としての３ステートゲートに制御信号Ｃを供給す
るためのセレクタＳＥＬを構成するため、もう一つの論
理ブロック１０Ｃを用意する。図５はこれら論理ブロッ
ク群に分割した結果と、論理ブロック１０Ａ〜１０Ｃを
プログラマブルな配線群にて配線した様子を示す。
【００２５】論理ブロック１０Ａおよび１０Ｂは、組合
せ論理部１２Ａ，１２Ｂを有し、これら組合せ論理部１
２Ａおよび１２Ｂは、それぞれ４入力のＮＡＮＤ機能を
達成し、その後段に接続されるそれぞれ３ステートゲー
ト１４Ａおよび１４Ｂに接続されている。３ステートゲ
ート１４Ａの制御入力端子は、論理ブロック１０Ｃの出
力端子に接続される。また３ステートゲート１４Ｂの制
御入力端子は、論理ブロック１０Ｃの入力端子に接続さ
れ、これは外部からの選択信号ＳＥＬである。論理ブロ
ック１０Ｃは、インバータ機能を持たせた組合せ論理ブ
ロック１２Ｃと、その制御入力端子にＬの信号が入力さ
れて、バッファ機能を達成する３ステートゲート１４Ｃ
とから構成され、論理ブロック全体として、セレクタ用
信号ＳＥＬを反転した信号を生成する機能を果たす。
せ論理部１２Ａ，１２Ｂを有し、これら組合せ論理部１
２Ａおよび１２Ｂは、それぞれ４入力のＮＡＮＤ機能を
達成し、その後段に接続されるそれぞれ３ステートゲー
ト１４Ａおよび１４Ｂに接続されている。３ステートゲ
ート１４Ａの制御入力端子は、論理ブロック１０Ｃの出
力端子に接続される。また３ステートゲート１４Ｂの制
御入力端子は、論理ブロック１０Ｃの入力端子に接続さ
れ、これは外部からの選択信号ＳＥＬである。論理ブロ
ック１０Ｃは、インバータ機能を持たせた組合せ論理ブ
ロック１２Ｃと、その制御入力端子にＬの信号が入力さ
れて、バッファ機能を達成する３ステートゲート１４Ｃ
とから構成され、論理ブロック全体として、セレクタ用
信号ＳＥＬを反転した信号を生成する機能を果たす。
【００２６】以上、本発明に係る第１の態様の実施例を
説明したが、かかる実施例において、８入力のマルチプ
レクサを３つの４入力の論理ブロックで構成する場合に
ついて説明したが、本発明はこれに限定されず、他の入
力数、例えば１６入力、３２入力あるいはさらに多入力
などについても同様に論理ブロックを使用して構成する
ことができることは勿論である。また、各論理ブロック
の接続は、プログラマブルな配線により接続されるた
め、種々の論理ブロックと接続可能であり、必ずしも隣
接する論理ブロックとの接続関係に限定されるものでは
ない。また、各論理ブロックは、各論理ブロックどうし
を一つの論理ブロックよりなるセレクタを介して直接接
続するため、従来の回路構成に比べて、使用する論理ブ
ロック、ゲート素子の使用を減らし、ゲート使用効率を
向上する効果を奏することができる。
説明したが、かかる実施例において、８入力のマルチプ
レクサを３つの４入力の論理ブロックで構成する場合に
ついて説明したが、本発明はこれに限定されず、他の入
力数、例えば１６入力、３２入力あるいはさらに多入力
などについても同様に論理ブロックを使用して構成する
ことができることは勿論である。また、各論理ブロック
の接続は、プログラマブルな配線により接続されるた
め、種々の論理ブロックと接続可能であり、必ずしも隣
接する論理ブロックとの接続関係に限定されるものでは
ない。また、各論理ブロックは、各論理ブロックどうし
を一つの論理ブロックよりなるセレクタを介して直接接
続するため、従来の回路構成に比べて、使用する論理ブ
ロック、ゲート素子の使用を減らし、ゲート使用効率を
向上する効果を奏することができる。
【００２７】例えば、図４および図５に示した８入力の
マルチプレクサを達成するための、従来の図１８に示す
論理ブロックを使用して構成した例を図２０に示す。図
１８に示した論理ブロック１１０は、４入力１出力の組
合せ論理回路１１２と、組合せ論理回路１１２の出力端
に接続される出力バッファ１１４とから構成される。図
１９（ａ）に示す出力バッファ１１４は、図１９（ｂ）
に示すように、２個のインバータ１１６および１１８を
従属（カスケード）に接続して構成される。このような
従来の論理ブロック１１０を用いて８入力のマルチプレ
クサを達成する回路は、４入力のＮＡＮＤ１２０，１２
２と、２個のＮＡＮＤ１２０，１２２からの出力と他の
図示しない回路からの出力との論理積をとる２個の２入
力のＡＮＤ１２４，１２６と、さらにＡＮＤ１２４，１
２６からの出力の論理和をとるＯＲ１２８とから構成さ
れる。このようなマルチプレクサを構成するのに、論理
ブロックを４個使用していた。したがって、この図２０
に示した従来例では、本発明において３つの論理ブロッ
クにてマルチプレクサを構成したのに対し、４つの論理
ブロックを使用しており、使用する論理ブロックの数が
一つ多くなる。
マルチプレクサを達成するための、従来の図１８に示す
論理ブロックを使用して構成した例を図２０に示す。図
１８に示した論理ブロック１１０は、４入力１出力の組
合せ論理回路１１２と、組合せ論理回路１１２の出力端
に接続される出力バッファ１１４とから構成される。図
１９（ａ）に示す出力バッファ１１４は、図１９（ｂ）
に示すように、２個のインバータ１１６および１１８を
従属（カスケード）に接続して構成される。このような
従来の論理ブロック１１０を用いて８入力のマルチプレ
クサを達成する回路は、４入力のＮＡＮＤ１２０，１２
２と、２個のＮＡＮＤ１２０，１２２からの出力と他の
図示しない回路からの出力との論理積をとる２個の２入
力のＡＮＤ１２４，１２６と、さらにＡＮＤ１２４，１
２６からの出力の論理和をとるＯＲ１２８とから構成さ
れる。このようなマルチプレクサを構成するのに、論理
ブロックを４個使用していた。したがって、この図２０
に示した従来例では、本発明において３つの論理ブロッ
クにてマルチプレクサを構成したのに対し、４つの論理
ブロックを使用しており、使用する論理ブロックの数が
一つ多くなる。
【００２８】また、本発明の第２の態様に係る実施例と
して、信号Ａと信号Ｂとの論理和Ａ＋Ｂを取るための回
路を、ワイヤード接続により達成する例について説明す
る。
して、信号Ａと信号Ｂとの論理和Ａ＋Ｂを取るための回
路を、ワイヤード接続により達成する例について説明す
る。
【００２９】まず、図６にはワイヤード接続により２入
力信号Ａ，Ｂの論理和をとるための簡単な回路図を示
す。この図において、ＮＭＯＳトランジスタ３０Ａ，３
０Ｂの一方のソース・ドレイン電極を共通に接続し、他
方のソース・ドレイン電極を接地し、前記一方のソース
・ドレイン電極を共通に接続した共通線に抵抗体Ｒを経
て供給電圧ＶDDに接続し、さらに共通線の他端に出力端
子Ｙを有する構成となっている。
力信号Ａ，Ｂの論理和をとるための簡単な回路図を示
す。この図において、ＮＭＯＳトランジスタ３０Ａ，３
０Ｂの一方のソース・ドレイン電極を共通に接続し、他
方のソース・ドレイン電極を接地し、前記一方のソース
・ドレイン電極を共通に接続した共通線に抵抗体Ｒを経
て供給電圧ＶDDに接続し、さらに共通線の他端に出力端
子Ｙを有する構成となっている。
【００３０】この図６に示した回路を２個の論理ブロッ
ク１０Ｄ，１０Ｅで構成する場合を図７に示す。論理ブ
ロック１０Ｄ，１０Ｅは、それぞれ４入力の組合せ論理
部１２Ｄ，１２Ｅと、ＮＭＯＳトランジスタ３０Ｄ，３
０Ｅとから構成され、ＮＭＯＳトランジスタ３０Ｄ，３
０Ｅの一方の出力は、プログラマブルに接続可能な配線
要素により共通接続され、この共通接続線は供給電圧Ｖ
DDに抵抗体Ｒを経て接続され、またこの共通接続線は出
力Ｙにも接続されている。
ク１０Ｄ，１０Ｅで構成する場合を図７に示す。論理ブ
ロック１０Ｄ，１０Ｅは、それぞれ４入力の組合せ論理
部１２Ｄ，１２Ｅと、ＮＭＯＳトランジスタ３０Ｄ，３
０Ｅとから構成され、ＮＭＯＳトランジスタ３０Ｄ，３
０Ｅの一方の出力は、プログラマブルに接続可能な配線
要素により共通接続され、この共通接続線は供給電圧Ｖ
DDに抵抗体Ｒを経て接続され、またこの共通接続線は出
力Ｙにも接続されている。
【００３１】このように構成された論理ブロック群にお
いて、信号Ａが論理ブロック１０Ｄの１端子に、信号Ｂ
が論理ブロック１０Ｅの１端子にそれぞれ供給される
と、組合せ回路１２Ｄ，１２Ｅにおいて信号Ａ，Ｂが組
合せ回路１２Ｄ，１２Ｅからそれぞれ出力され、ＮＭＯ
Ｓトランジスタ３０Ｄ，３０Ｅのゲート端子に供給さ
れ、ＮＭＯＳトランジスタ３０Ｄ，３０ＥをそれぞれＯ
ＮまたはＯＦＦ状態にする。ワイヤード接続された共通
接続線には、ＮＭＯＳトランジスタ３０Ｄ，３０ＥのＯ
Ｎ，ＯＦＦ状態に応じてワイヤードＯＲされて、信号
Ａ，Ｂの論理和が出力端子Ｙから出力される。
いて、信号Ａが論理ブロック１０Ｄの１端子に、信号Ｂ
が論理ブロック１０Ｅの１端子にそれぞれ供給される
と、組合せ回路１２Ｄ，１２Ｅにおいて信号Ａ，Ｂが組
合せ回路１２Ｄ，１２Ｅからそれぞれ出力され、ＮＭＯ
Ｓトランジスタ３０Ｄ，３０Ｅのゲート端子に供給さ
れ、ＮＭＯＳトランジスタ３０Ｄ，３０ＥをそれぞれＯ
ＮまたはＯＦＦ状態にする。ワイヤード接続された共通
接続線には、ＮＭＯＳトランジスタ３０Ｄ，３０ＥのＯ
Ｎ，ＯＦＦ状態に応じてワイヤードＯＲされて、信号
Ａ，Ｂの論理和が出力端子Ｙから出力される。
【００３２】以上、第２の態様におけるワイヤード接続
について２信号の論理和をとる場合の例について説明し
たが、これは、さらに多入力の論理和をとる場合につい
ても適用することができることはもちろんである。ま
た、第１の態様の実施例と同様な論理機能を達成するこ
とができる。
について２信号の論理和をとる場合の例について説明し
たが、これは、さらに多入力の論理和をとる場合につい
ても適用することができることはもちろんである。ま
た、第１の態様の実施例と同様な論理機能を達成するこ
とができる。
【００３３】さらに、図１に示した３ステートゲートを
有する論理ブロックと、図７に示したワイヤード接続さ
れるＮＭＯＳトランジスタとを、その用途に合わせてセ
レクタ等により切り換えることにより、一つに論理ブロ
ックに配置することも可能である。
有する論理ブロックと、図７に示したワイヤード接続さ
れるＮＭＯＳトランジスタとを、その用途に合わせてセ
レクタ等により切り換えることにより、一つに論理ブロ
ックに配置することも可能である。
【００３４】次に、本発明の第３の態様の半導体集積回
路について図８〜１５を参照して説明する。
路について図８〜１５を参照して説明する。
【００３５】図８は、本発明の論理ブロックの出力バッ
ファ部に用いられるゲート素子の一実施例のＭＩＬ記号
によって記述された回路図であって、図１に示す論理ブ
ロック１０において３ステートゲート１４の代りに用い
られるゲート素子１５を示すものである。図８に示すゲ
ート素子１５は、ＯＲゲート３７およびＡＮＤゲート３
８を除いて、図２に示す３ステートゲート１４と同様の
構成を有するので、同一の構成要素には同一の番号を付
し、その説明は省略する。
ファ部に用いられるゲート素子の一実施例のＭＩＬ記号
によって記述された回路図であって、図１に示す論理ブ
ロック１０において３ステートゲート１４の代りに用い
られるゲート素子１５を示すものである。図８に示すゲ
ート素子１５は、ＯＲゲート３７およびＡＮＤゲート３
８を除いて、図２に示す３ステートゲート１４と同様の
構成を有するので、同一の構成要素には同一の番号を付
し、その説明は省略する。
【００３６】図８に示すように、ゲート素子１５におい
て、ＮＡＮＤゲート３４の出力はＯＲゲート３７の一方
の入力とされ、ＯＲゲート３７の他方の入力には回路機
能定義用信号Ｑ1 の負論理（Ｑ1 バー：Ｑ1の反転値）
が入力され、このＯＲゲート３７の出力がＰＭＯＳ３５
のゲート電極に接続される。一方、ＮＯＲゲート３２の
出力はＡＮＤゲート３８の一方の入力、回路機能定義用
信号Ｑ2 がＡＮＤゲート３８の他方の入力とされ、この
ＡＮＤゲート３８の出力がＮＭＯＳ３６のゲート電極に
接続される。
て、ＮＡＮＤゲート３４の出力はＯＲゲート３７の一方
の入力とされ、ＯＲゲート３７の他方の入力には回路機
能定義用信号Ｑ1 の負論理（Ｑ1 バー：Ｑ1の反転値）
が入力され、このＯＲゲート３７の出力がＰＭＯＳ３５
のゲート電極に接続される。一方、ＮＯＲゲート３２の
出力はＡＮＤゲート３８の一方の入力、回路機能定義用
信号Ｑ2 がＡＮＤゲート３８の他方の入力とされ、この
ＡＮＤゲート３８の出力がＮＭＯＳ３６のゲート電極に
接続される。
【００３７】なお、回路機能定義用信号Ｑ1 およびＱ2
は、本発明の半導体集積回路の回路機能を定義するため
の図示しないメモリ素子から与えられる回路機能定義用
の信号である。回路機能を定義するためのメモリ素子と
してはＥＰＲＯＭ、ＳＲＡＭ、ＥＥＰＲＯＭなどの公知
の技術によって達成されるメモリ素子を用いることがで
きる。
は、本発明の半導体集積回路の回路機能を定義するため
の図示しないメモリ素子から与えられる回路機能定義用
の信号である。回路機能を定義するためのメモリ素子と
してはＥＰＲＯＭ、ＳＲＡＭ、ＥＥＰＲＯＭなどの公知
の技術によって達成されるメモリ素子を用いることがで
きる。
【００３８】ここで、図８に示すゲート素子の作用につ
いて説明する。まず、信号Ｑ1 バー（Ｑ1 の反転値）が
“Ｌ”で信号Ｑ2 が“Ｈ”である時、ＯＲゲート３７の
出力は“Ｈ”となり、ＰＭＯＳ３５はオフ（ＯＦＦ）と
なるのに対し、信号Ｑ2 は“Ｈ”より、ＡＮＤゲート３
８はＮＯＲゲート３２の出力をそのまま出力してＮＭＯ
Ｓ３６のゲート電極に入力する。すなわち、ゲート素子
１５の出力ＹはＮＭＯＳ３６のオープンドレイン出力の
状態となる。従って、Ｑ1 バー＝“Ｌ”、Ｑ2＝“Ｈ”
の時、ゲート素子１５は、図９に示すオープンドレイン
出力のゲート素子４０と等価な回路機能を示す。従っ
て、出力バッファとしてゲート素子１５を有する論理ブ
ロック１０は、図１０に示すプログラマブル論理要素
（論理ブロック）４２と等価な回路機能を有しているこ
とになる。従って、図１０に示す論理ブロック４２を用
いてその出力端子をワイヤード接続することにより、図
６または図７に示すワイヤードＯＲ回路を容易に構成す
ることができる。
いて説明する。まず、信号Ｑ1 バー（Ｑ1 の反転値）が
“Ｌ”で信号Ｑ2 が“Ｈ”である時、ＯＲゲート３７の
出力は“Ｈ”となり、ＰＭＯＳ３５はオフ（ＯＦＦ）と
なるのに対し、信号Ｑ2 は“Ｈ”より、ＡＮＤゲート３
８はＮＯＲゲート３２の出力をそのまま出力してＮＭＯ
Ｓ３６のゲート電極に入力する。すなわち、ゲート素子
１５の出力ＹはＮＭＯＳ３６のオープンドレイン出力の
状態となる。従って、Ｑ1 バー＝“Ｌ”、Ｑ2＝“Ｈ”
の時、ゲート素子１５は、図９に示すオープンドレイン
出力のゲート素子４０と等価な回路機能を示す。従っ
て、出力バッファとしてゲート素子１５を有する論理ブ
ロック１０は、図１０に示すプログラマブル論理要素
（論理ブロック）４２と等価な回路機能を有しているこ
とになる。従って、図１０に示す論理ブロック４２を用
いてその出力端子をワイヤード接続することにより、図
６または図７に示すワイヤードＯＲ回路を容易に構成す
ることができる。
【００３９】次に、信号Ｑ2 が“Ｌ”で信号Ｑ1 バーが
“Ｈ”である時、信号Ｑ2 が“Ｌ”よりＡＮＤゲート３
８の出力も“Ｌ”、従ってＮＭＯＳ３６はオフ（ＯＦ
Ｆ）となるのに対し、信号Ｑ1 バーは“Ｈ”であること
からＯＲゲート３７はＮＡＮＤゲート３４の出力をその
ままＰＭＯＳ３５のゲート電極に入力する。従って、ゲ
ート素子１５の出力ＹはＰＭＯＳ３５のオープンドレイ
ン出力の状態となる。従って、この時にはゲート素子１
５は、図１１に示すオープンドレイン出力の状態にある
ゲート素子４４と等価な回路機能を示すことになる。こ
こで、論理回路素子３９は、インバータ３３とＮＡＮＤ
ゲート３４とを合わせた論理機能を有する素子である。
このため、出力バッファとしてゲート素子１５を有する
論理ブロック１０は、図１２に示す論理ブロック（ＰＬ
Ｅ）４６と等価な回路機能を有していることになる。
“Ｈ”である時、信号Ｑ2 が“Ｌ”よりＡＮＤゲート３
８の出力も“Ｌ”、従ってＮＭＯＳ３６はオフ（ＯＦ
Ｆ）となるのに対し、信号Ｑ1 バーは“Ｈ”であること
からＯＲゲート３７はＮＡＮＤゲート３４の出力をその
ままＰＭＯＳ３５のゲート電極に入力する。従って、ゲ
ート素子１５の出力ＹはＰＭＯＳ３５のオープンドレイ
ン出力の状態となる。従って、この時にはゲート素子１
５は、図１１に示すオープンドレイン出力の状態にある
ゲート素子４４と等価な回路機能を示すことになる。こ
こで、論理回路素子３９は、インバータ３３とＮＡＮＤ
ゲート３４とを合わせた論理機能を有する素子である。
このため、出力バッファとしてゲート素子１５を有する
論理ブロック１０は、図１２に示す論理ブロック（ＰＬ
Ｅ）４６と等価な回路機能を有していることになる。
【００４０】その結果、図１２に示す論理回路ブロック
４６を用いて、その出力端子をワイヤード接続すること
により、図１３に示すような信号Ａと信号Ｂとの論理和
（ＯＲ）をワイヤード接続により達成するワイヤードＯ
Ｒ回路４８を構成することが可能となる。図１３に示す
ワイヤードＯＲ回路４８は、２つのＰＭＯＳ３５Ａおよ
び３５Ｂの一方のソース・ドレイン電極を共通に接続
し、この共通接続線を、抵抗Ｒを介して接地し、ＰＭＯ
Ｓ３５Ａおよび３５Ｂの各他方のソース・ドレイン電極
を供給電圧ＶDDにそれぞれ接続し、さらに前記共通接続
線の一端に出力端子Ｙを有しており、信号ＡおよびＢ
は、それぞれＰＭＯＳ３５Ａおよび３５Ｂのゲート電極
に入力される構成となっている。
４６を用いて、その出力端子をワイヤード接続すること
により、図１３に示すような信号Ａと信号Ｂとの論理和
（ＯＲ）をワイヤード接続により達成するワイヤードＯ
Ｒ回路４８を構成することが可能となる。図１３に示す
ワイヤードＯＲ回路４８は、２つのＰＭＯＳ３５Ａおよ
び３５Ｂの一方のソース・ドレイン電極を共通に接続
し、この共通接続線を、抵抗Ｒを介して接地し、ＰＭＯ
Ｓ３５Ａおよび３５Ｂの各他方のソース・ドレイン電極
を供給電圧ＶDDにそれぞれ接続し、さらに前記共通接続
線の一端に出力端子Ｙを有しており、信号ＡおよびＢ
は、それぞれＰＭＯＳ３５Ａおよび３５Ｂのゲート電極
に入力される構成となっている。
【００４１】このようなワイヤードＯＲ回路４８は、図
１４に示すような論理回路ブロック４６Ｄおよび４６Ｅ
によって構成することができる。ここで、論理ブロック
４６Ｄおよび４６Ｅは、図１２に示す論理ブロックの入
力「Ｃ」に“０”を入力することによって得られる。図
１４に示すワイヤードＯＲ回路は、それぞれ４入力１出
力の組み合わせ論理回路１２Ｄおよび１２Ｅ、この各出
力がゲート電極に接続されるＰＭＯＳ３５Ｄおよび３５
Ｅからなる論理ブロック４６Ｄおよび４６Ｅからなり、
これらの両ブロック４６Ｄおよび４６Ｅの出力はワイヤ
ード接続され、抵抗Ｒを介して接地され、一方ＰＭＯＳ
３５Ｄおよび３５Ｅの他方の電極はそれぞれ供給電圧Ｖ
DDに接続される構成を有する。こうして、両ブロック４
６Ｄおよび４６Ｅの各１の入力端子に信号ＡおよびＢが
入力されると、組み合わせ回路１２Ｄ、１２Ｅに入力さ
れ、また出力され、ＰＭＯＳ３５Ｄ、３５Ｅのゲート電
極に供給され、信号状態に応じてＰＭＯＳ３５Ｄ、３５
ＥがＯＮまたはＯＦＦ状態となり、ワイヤード接続され
た出力端子Ｙには信号ＡおよびＢのワイヤードＯＲすな
わち論理和が出力される。
１４に示すような論理回路ブロック４６Ｄおよび４６Ｅ
によって構成することができる。ここで、論理ブロック
４６Ｄおよび４６Ｅは、図１２に示す論理ブロックの入
力「Ｃ」に“０”を入力することによって得られる。図
１４に示すワイヤードＯＲ回路は、それぞれ４入力１出
力の組み合わせ論理回路１２Ｄおよび１２Ｅ、この各出
力がゲート電極に接続されるＰＭＯＳ３５Ｄおよび３５
Ｅからなる論理ブロック４６Ｄおよび４６Ｅからなり、
これらの両ブロック４６Ｄおよび４６Ｅの出力はワイヤ
ード接続され、抵抗Ｒを介して接地され、一方ＰＭＯＳ
３５Ｄおよび３５Ｅの他方の電極はそれぞれ供給電圧Ｖ
DDに接続される構成を有する。こうして、両ブロック４
６Ｄおよび４６Ｅの各１の入力端子に信号ＡおよびＢが
入力されると、組み合わせ回路１２Ｄ、１２Ｅに入力さ
れ、また出力され、ＰＭＯＳ３５Ｄ、３５Ｅのゲート電
極に供給され、信号状態に応じてＰＭＯＳ３５Ｄ、３５
ＥがＯＮまたはＯＦＦ状態となり、ワイヤード接続され
た出力端子Ｙには信号ＡおよびＢのワイヤードＯＲすな
わち論理和が出力される。
【００４２】以上のように、ゲート素子１５がオープン
ドレイン出力である第２の状態をとる時は、論理ブロッ
ク１０はワイヤード接続することが可能となり、論理和
出力をすることができる。
ドレイン出力である第２の状態をとる時は、論理ブロッ
ク１０はワイヤード接続することが可能となり、論理和
出力をすることができる。
【００４３】次に、信号Ｑ1 バーが“Ｈ”であり、かつ
Ｑ2 が“Ｈ”である時、信号Ｑ1 バーは“Ｈ”よりＯＲ
ゲート３７はＮＡＮＤゲート３４の出力をそのままＰＭ
ＯＳ３５のゲートに入力させるし、ＡＮＤゲート３８は
ＮＯＲゲート３２の出力をそのままＮＭＯＳ３６のゲー
トに入力させる。すなわち、ゲート素子１５の出力Ｙ
は、ＰＭＯＳ３５とＮＭＯＳ３６とのトーテムポール出
力の状態となる。従って、図８に示すゲート素子１５は
図２（ｂ）に示す３ステートゲート（バッファ）１４と
等価な回路構成を有していることになり、全く同じ動作
を行うことになる。従って、その説明は省略する。
Ｑ2 が“Ｈ”である時、信号Ｑ1 バーは“Ｈ”よりＯＲ
ゲート３７はＮＡＮＤゲート３４の出力をそのままＰＭ
ＯＳ３５のゲートに入力させるし、ＡＮＤゲート３８は
ＮＯＲゲート３２の出力をそのままＮＭＯＳ３６のゲー
トに入力させる。すなわち、ゲート素子１５の出力Ｙ
は、ＰＭＯＳ３５とＮＭＯＳ３６とのトーテムポール出
力の状態となる。従って、図８に示すゲート素子１５は
図２（ｂ）に示す３ステートゲート（バッファ）１４と
等価な回路構成を有していることになり、全く同じ動作
を行うことになる。従って、その説明は省略する。
【００４４】なお、信号Ｑ1 バーが“Ｌ”であり、かつ
Ｑ2 が“Ｌ”である時、信号Ｑ1 バーは“Ｌ”よりＯＲ
ゲート３７の出力は“Ｈ”でＰＭＯＳ３５はオフ、ＡＮ
Ｄゲート３８の出力は“Ｌ”よりＮＭＯＳ３６はオフと
なるため、ゲート素子１５は何も出力せず、論理ブロッ
ク１０の出力を不能とする。
Ｑ2 が“Ｌ”である時、信号Ｑ1 バーは“Ｌ”よりＯＲ
ゲート３７の出力は“Ｈ”でＰＭＯＳ３５はオフ、ＡＮ
Ｄゲート３８の出力は“Ｌ”よりＮＭＯＳ３６はオフと
なるため、ゲート素子１５は何も出力せず、論理ブロッ
ク１０の出力を不能とする。
【００４５】以上のように、ゲート素子１５はトーテム
ポール出力の第１の状態で論理ブロックからの出力を不
能にすることを可能とし、一方オープンドレイン出力の
第２の状態で論理ブロックのワイヤード接続を可能とし
て論理和出力をすることができる。
ポール出力の第１の状態で論理ブロックからの出力を不
能にすることを可能とし、一方オープンドレイン出力の
第２の状態で論理ブロックのワイヤード接続を可能とし
て論理和出力をすることができる。
【００４６】なお、ワイヤード論理回路を構成するため
の抵抗素子を論理ブロック内に設け、図１５に示すよう
にゲート素子１５の出力Ｙと電源電圧ＶDDとの間に信号
Ｑ3で制御可能なＮＭＯＳ４９を設け、電源電圧ＶDDに
抵抗Ｒを介して接続することにより、出力端子Ｙと電源
端子の１つとの間をプログラマブルに接続可能としても
よい。なお、信号Ｑ3 は、信号Ｑ1 およびＱ3 と同様に
回路機能定義用の信号であり、前述の回路機能を定義す
るためのメモリ素子から与えられるものである。この信
号Ｑ3 の信号状態によってＮＭＯＳ４９をオン・オフし
て、ワイヤード論理を構成するための抵抗素子を実現す
ることができる。
の抵抗素子を論理ブロック内に設け、図１５に示すよう
にゲート素子１５の出力Ｙと電源電圧ＶDDとの間に信号
Ｑ3で制御可能なＮＭＯＳ４９を設け、電源電圧ＶDDに
抵抗Ｒを介して接続することにより、出力端子Ｙと電源
端子の１つとの間をプログラマブルに接続可能としても
よい。なお、信号Ｑ3 は、信号Ｑ1 およびＱ3 と同様に
回路機能定義用の信号であり、前述の回路機能を定義す
るためのメモリ素子から与えられるものである。この信
号Ｑ3 の信号状態によってＮＭＯＳ４９をオン・オフし
て、ワイヤード論理を構成するための抵抗素子を実現す
ることができる。
【００４７】また、図１６に示すように、論理ブロック
５０の３ステートゲート１４の制御端子にはプログラマ
ブルスイッチ５１を介してインバータ５２が接続される
とともに、プログラマブルスイッチ５１およびインバー
タ５２をバイパスするようにプログラマブルスイッチ５
３が並列接続され、制御端子の論理をプログラマブルに
反転することが可能なように構成してもよい。ここで、
論理が反転可能な制御端子をもつゲート素子は３ステー
トゲート１４に限定されず、図７、図８、図１５などに
示すゲート素子を始めとして、プログラマブルなゲート
素子であれば何でもよい。
５０の３ステートゲート１４の制御端子にはプログラマ
ブルスイッチ５１を介してインバータ５２が接続される
とともに、プログラマブルスイッチ５１およびインバー
タ５２をバイパスするようにプログラマブルスイッチ５
３が並列接続され、制御端子の論理をプログラマブルに
反転することが可能なように構成してもよい。ここで、
論理が反転可能な制御端子をもつゲート素子は３ステー
トゲート１４に限定されず、図７、図８、図１５などに
示すゲート素子を始めとして、プログラマブルなゲート
素子であれば何でもよい。
【００４８】以上のような種々のゲート素子を出力バッ
ファとして用いる論理ブロックを図１７に示すようにプ
ログラマブル論理要素１０として、本発明の半導体集積
回路であるプログラマブル論理素子（ＰＬＤ）に用いる
ことができる。なお、上述の実施例においては、各回路
をＣＭＯＳで構成する例で説明したが、ＴＴＬで構成し
てもよいのはもちろんである。また、ＣＭＯＳで構成す
る際にもＮＭＯＳおよびＰＭＯＳのいずれを用いて構成
してもよい。
ファとして用いる論理ブロックを図１７に示すようにプ
ログラマブル論理要素１０として、本発明の半導体集積
回路であるプログラマブル論理素子（ＰＬＤ）に用いる
ことができる。なお、上述の実施例においては、各回路
をＣＭＯＳで構成する例で説明したが、ＴＴＬで構成し
てもよいのはもちろんである。また、ＣＭＯＳで構成す
る際にもＮＭＯＳおよびＰＭＯＳのいずれを用いて構成
してもよい。
【００４９】本発明は、上記実施例に限定されるもので
はなく、種々に変更し得、様々に変形することができ
る。例えば、図１に示した論理ブロックに、他の機能を
機能、例えばカウンタ、シフトレジスタなどをプログラ
ミングにより構成しえるように、適宜に配線されたフリ
ップフロップ等の付加素子を内蔵させることも可能であ
り、種々の機能を持たせることが用途に応じて可能であ
る。
はなく、種々に変更し得、様々に変形することができ
る。例えば、図１に示した論理ブロックに、他の機能を
機能、例えばカウンタ、シフトレジスタなどをプログラ
ミングにより構成しえるように、適宜に配線されたフリ
ップフロップ等の付加素子を内蔵させることも可能であ
り、種々の機能を持たせることが用途に応じて可能であ
る。
【００５０】
【発明の効果】本発明によれば、小規模論理ブロックど
うしを直接接続して、一つの論理ブロック群を形成し、
その論理ブロック群の出力制御を集中して１個以上の論
理ブロックにて行うことにより、所望の論理回路を組め
るので、従来の論理ブロックで論理を組むのに比べて、
所望の論理を組むことが簡単になり、使用する論理ブロ
ック、すなわちゲート数を少なくすることができ、半導
体集積回路全体としてゲート集積密度を向上することが
できる。
うしを直接接続して、一つの論理ブロック群を形成し、
その論理ブロック群の出力制御を集中して１個以上の論
理ブロックにて行うことにより、所望の論理回路を組め
るので、従来の論理ブロックで論理を組むのに比べて、
所望の論理を組むことが簡単になり、使用する論理ブロ
ック、すなわちゲート数を少なくすることができ、半導
体集積回路全体としてゲート集積密度を向上することが
できる。
【図１】 本発明の第１の態様に係る半導体集積回路に
用いられる論理ブロックの一実施例を示すブロック図で
ある。
用いられる論理ブロックの一実施例を示すブロック図で
ある。
【図２】 図１に示した３ステートゲート一実施例のＭ
ＩＬ表記による回路図である。
ＩＬ表記による回路図である。
【図３】 図２に示した３ステートゲートをＣＭＯＳに
て構成した場合の回路図である。
て構成した場合の回路図である。
【図４】 ８入力マルチプレクサを本発明に係る論理構
造により構成する場合の例を示す回路図である。
造により構成する場合の例を示す回路図である。
【図５】 図１に示した論理ブロックを用いて８入力マ
ルチプレクサを構成した例を示す回路図である。
ルチプレクサを構成した例を示す回路図である。
【図６】 論理和回路をワイヤード論理にて構成する場
合の例を示す回路図である。
合の例を示す回路図である。
【図７】 本発明の第２の態様に係る半導体集積回路に
用いられる論理ブロックを用いて多入力の論理和回を構
成する例を示す回路図である。
用いられる論理ブロックを用いて多入力の論理和回を構
成する例を示す回路図である。
【図８】 本発明の第３の態様に係る半導体集積回路に
用いられるゲート素子の一実施例を示す回路図である。
用いられるゲート素子の一実施例を示す回路図である。
【図９】 図８に示すゲート素子の一使用態様を示す等
価回路図である。
価回路図である。
【図１０】 図９に示すゲート素子の等価回路を用いて
構成される論理ブロックを示す回路図である。
構成される論理ブロックを示す回路図である。
【図１１】 図８に示すゲート素子の別の使用態様を示
す等価回路図である。
す等価回路図である。
【図１２】 図１１に示すゲート素子の等価回路を用い
て構成される論理ブロックを示す回路図である。
て構成される論理ブロックを示す回路図である。
【図１３】 図１２に示す論理ブロックを用いて構成さ
れる多入力の論理和回路の一実施例を示す回路図であ
る。
れる多入力の論理和回路の一実施例を示す回路図であ
る。
【図１４】図１３に示す論理和回路と等価なワイヤード
ＯＲ回路の一例の回路図である。
ＯＲ回路の一例の回路図である。
【図１５】 本発明の半導体集積回路に用いられるゲー
ト素子の別の実施例を示す回路図である。
ト素子の別の実施例を示す回路図である。
【図１６】 本発明の半導体集積回路に用いられる論理
ブロックの別の実施例を示すブロック図である。
ブロックの別の実施例を示すブロック図である。
【図１７】 小規模論理ブロックを有するプログラマブ
ル・ロジック・デバイスを示す概略図である。
ル・ロジック・デバイスを示す概略図である。
【図１８】 従来の論理ブロックの構成を示す回路図で
ある。
ある。
【図１９】 図１８に示した論理ブロックのバッファの
構造を示す回路図である。
構造を示す回路図である。
【図２０】 図１８に示した従来の論理ブロックを用い
て、８入力マルチプレクサを構成した例を示す回路図で
ある。
て、８入力マルチプレクサを構成した例を示す回路図で
ある。
１０，１０Ａ〜１０Ｅ，４２，４６，４６Ｄ，４６Ｅ，
５０ 論理ブロック １２，１２Ａ〜１２Ｅ 組合せ論理部 １４ １４Ａ〜１４Ｃ ３ステートゲート １５，４０，４４ ゲート素子 ２０ スイッチ・ステーション ２２ 入出力線 ２４ スイッチ・ステーション間配線 ２６，２８，３４，３９ ＮＡＮＤゲート ３０，３０Ａ，３０Ｂ，３０Ｄ，３０Ｅ，３６，４９
ＮＭＯＳトランジスタ ３２ ＮＯＲゲート ３３，５２ インバータ ３５，３５Ａ，３５Ｂ，３５Ｄ，３５Ｅ ＰＭＯＳトラ
ンジスタ ３７ ＯＲゲート ３８ ＡＮＤゲート ４８ ワイヤードＯＲ回路 ５１，５３ プログラマブルスイッチ
５０ 論理ブロック １２，１２Ａ〜１２Ｅ 組合せ論理部 １４ １４Ａ〜１４Ｃ ３ステートゲート １５，４０，４４ ゲート素子 ２０ スイッチ・ステーション ２２ 入出力線 ２４ スイッチ・ステーション間配線 ２６，２８，３４，３９ ＮＡＮＤゲート ３０，３０Ａ，３０Ｂ，３０Ｄ，３０Ｅ，３６，４９
ＮＭＯＳトランジスタ ３２ ＮＯＲゲート ３３，５２ インバータ ３５，３５Ａ，３５Ｂ，３５Ｄ，３５Ｅ ＰＭＯＳトラ
ンジスタ ３７ ＯＲゲート ３８ ＡＮＤゲート ４８ ワイヤードＯＲ回路 ５１，５３ プログラマブルスイッチ
Claims (6)
- 【請求項１】機能を電気的に書き込み可能な複数の論理
ブロックと、該論理ブロック間をプログラマブルに接続
可能な配線要素とを備える機能を電気的に書き込み可能
な半導体集積回路であって、 前記各論理ブロックは、制御端子を有するゲート素子を
有し、該ゲート素子の制御端子は、他の複数の論理ブロ
ックの出力端子と接続可能であり、前記ゲート素子の制
御端子に所定のレベルの信号が入力された際には、前記
ゲート素子はハイインピーダンス状態となり、該論理ブ
ロックからの出力が不能となるようにしたことを特徴と
する半導体集積回路。 - 【請求項２】前記ゲート素子が３ステート出力のゲート
素子である請求項１に記載の半導体集積回路。 - 【請求項３】機能を電気的に書き込み可能な複数の論理
ブロックと、該論理ブロック間をプログラマブルに接続
可能な配線要素とを備える機能を電気的に書き込み可能
な半導体集積回路であって、 前記各論理ブロックは、他の少なくとも１つの論理ブロ
ックと共通に配線要素を介してワイヤード接続されて、
所定の論理機能を達成する論理ブロック群をプログラマ
ブルに構成可能である出力用のゲートを有し、該出力用
のゲートの出力はワイヤード接続された他の少なくとも
１つの論理ブロックの出力との論理和がとられて出力さ
れることを特徴とする半導体集積回路。 - 【請求項４】機能を電気的に書き込み可能な複数の論理
ブロックと、この論理ブロック間をプログラマブルに接
続可能な配線要素とを備える機能を電気的に書き込み可
能な半導体集積回路であって、 前記各論理ブロックには、制御端子を有するプログラマ
ブルなゲート素子を有し、このプログラマブルなゲート
素子は、トーテムポール出力である第１の状態とオープ
ンドレイン出力である第２の状態とを有することを特徴
とする半導体集積回路。 - 【請求項５】前記論理ブロックの出力端子と電源端子の
１つとの間を抵抗素子を介してプログラマブルに接続可
能である請求項４に記載の半導体集積回路。 - 【請求項６】前記プログラマブルなゲート素子の制御端
子の論理をプログラマブルに反転することが可能である
請求項１〜５のいずれかに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06614192A JP3225079B2 (ja) | 1991-03-29 | 1992-03-24 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-66768 | 1991-03-29 | ||
| JP6676891 | 1991-03-29 | ||
| JP06614192A JP3225079B2 (ja) | 1991-03-29 | 1992-03-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590950A true JPH0590950A (ja) | 1993-04-09 |
| JP3225079B2 JP3225079B2 (ja) | 2001-11-05 |
Family
ID=26407309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06614192A Expired - Fee Related JP3225079B2 (ja) | 1991-03-29 | 1992-03-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225079B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010112745A (ja) * | 2008-11-04 | 2010-05-20 | Rohm Co Ltd | 半導体装置 |
| US8477544B2 (en) | 2010-06-29 | 2013-07-02 | Seiko Epson Corporation | Circuit apparatus and system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425235U (ja) * | 1987-08-04 | 1989-02-13 | ||
| JPH01194713A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH02177615A (ja) * | 1987-09-01 | 1990-07-10 | Plx Technol | プログラム可能な論理および駆動回路 |
-
1992
- 1992-03-24 JP JP06614192A patent/JP3225079B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425235U (ja) * | 1987-08-04 | 1989-02-13 | ||
| JPH02177615A (ja) * | 1987-09-01 | 1990-07-10 | Plx Technol | プログラム可能な論理および駆動回路 |
| JPH01194713A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
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|---|---|---|---|---|
| JP2010112745A (ja) * | 2008-11-04 | 2010-05-20 | Rohm Co Ltd | 半導体装置 |
| US8477544B2 (en) | 2010-06-29 | 2013-07-02 | Seiko Epson Corporation | Circuit apparatus and system |
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| Publication number | Publication date |
|---|---|
| JP3225079B2 (ja) | 2001-11-05 |
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