TWI601383B - 查找表架構 - Google Patents

查找表架構 Download PDF

Info

Publication number
TWI601383B
TWI601383B TW102106286A TW102106286A TWI601383B TW I601383 B TWI601383 B TW I601383B TW 102106286 A TW102106286 A TW 102106286A TW 102106286 A TW102106286 A TW 102106286A TW I601383 B TWI601383 B TW I601383B
Authority
TW
Taiwan
Prior art keywords
register
gate
lookup table
signal
gates
Prior art date
Application number
TW102106286A
Other languages
English (en)
Other versions
TW201347410A (zh
Inventor
理察 費蘭特
Original Assignee
Soitec公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec公司 filed Critical Soitec公司
Publication of TW201347410A publication Critical patent/TW201347410A/zh
Application granted granted Critical
Publication of TWI601383B publication Critical patent/TWI601383B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17792—Structural details for adapting physical parameters for operating speed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

查找表架構
本發明係涉及電子領域，特別是半導體領域。
在半導體電路內為實施功效，習慣上使用多數標準單元，即所謂的特殊應用積體電路(ASIC)。這種方法的優點是提供了一個緊密的解決方式，並且有快速的執行速度指令。然而，因為實現一個ASIC須開發一整組光蝕刻光罩，需要很高的投資。此外，一旦敲定後，ASIC的形態和功能是不能改變的。
場可編程閘陣列(FPGA)為一個可替代與更靈活解決方案。在FPGA單元中，有多個暫存器和邏輯源。藉由暫存器和邏輯的設定，在任兩個或以上的FPGA單元間輸入端間可實施任意布林或順序的函數。
特別地，一個FPGA單元通常包含一個或多個查找表，用於實現可編程閘邏輯功能。
圖9為該示例性的查找表9000。
該查找表9000接收兩個輸入信號A和B。該查 找表還包含一多數個暫存器9101至9104。根據分配至暫存器的邏輯值，該查找表9000可實現兩個輸入信號A和B的任何布林函數。
為了如此做，該查找表9000包含多數個通閘 9201至9206，其連接於多個暫存器9101至9104和輸出節點OUT之間。該多數個通閘9201至9206由輸入信號A、B和其反相信號A、B所控制。該輸入信號A、B的反相是由藉由連接至輸入信號A、B的反相器9301、9302而獲得。
由於如此的結構，根據分配至暫存器9101至 9104的值，可獲得任何輸入信號A和B的布林函數。
例如，假設通閘9201至9206由單一個NMOS 電晶體實施，如所示，當暫存器9101至9104分別設定為0、1、1、1時，該函數是由輸入信號A和B對應OR函數在輸出節點OUT上產生。例如，如果輸入信號A設定為1且輸入信號B設定為0時，該通閘9202、9205和9206將導通。反之，這意味著，暫存器9103的輸出將被連接到節點9402，而其本身連接到輸出節點OUT。據此，輸出節點OUT將被設定為1，此為輸入信號A和B分別設定為1和0時對應“OR”功函的結果。
在下文中，將描述查找表的潛在物理實施，將參 照圖10A和10B。
圖10A顯示一個查找表的可能佈局10000。圖 10B顯示圖10A的放大部分。
在圖9中，為便於表示，每一個通閘9201至9206 是由單一NMOS電晶體實施。然而，在實際中，通常每個通閘是由NMOS與PMOS電晶體的互補式CMOS耦合來實施。因此，圖10A之佈局10000示出每個通閘是由一耦合電晶體CMOS實施的例子。而熟悉該領域技術者將能理解圖9之查找表實施，圖9之查找表和圖10A和查表基本上是等效的。
特別是，在圖10A中可以看出：佈局10000包括 三個區域10100至10300。這三個區域10100至10300基本上是彼此相似的，它們中每個區域包含兩個NMOS電晶體10130、10140和兩個PMOS電晶體10110、10120。此外，每一區域10100至10300的操作是依據兩個輸入信號A和B及其反相信號A和B、兩個暫存器的信號和一個輸出。
在圖10B中可以看出，區域10100包括兩個 PMOS電晶體10110、10120和兩個NMOS電晶體10130、10140。電晶體10110、10130與通閘9201之CMOS實施有關，而電晶體10120、10140與通閘9202之CMOS實施有關。
黑色正方形，如方形10112，表示電晶體汲極或 源極的連接。電晶體10110至10140的閘極分別為10111至10141。在區域10100例子中，四個閘極10111至10141分別連接到輸入信號A、B、A和B。其它區域10200和10300的閘極連接如圖10A所示。
連接線10150、10160和10170的設置在為了電 晶體10110至10140汲/源極與暫存器9101至9104(圖10A和 10B中未示出)中之一發出的暫存器信號相連接，及/或與查找表的內部節點，如節點9401、9402及/或輸出節點OUT。
在區域10100的例子中，連接線10150連接暫存 器9101至電晶體10110及10130以做為通閘9201；而連接線10160連接暫存器9102至電晶體10120及10140以做為通閘9202。同時，連接線10170連接電晶體10110至10140與內部查找表節點9401。
區域10200的安排可實施通閘9204和9205，而 區域10300的安排可實施通閘9203和9206。
藉由佈局圖10A，查找表9000和它的物理實施 可以獲得到改善。
特別是，藉由多數通閘9201至9206輸出節點 OUT可直接連接到暫存器9101至9104。因此，暫存器9101至9104有足夠高電流驅動能力是必要的，以驅動輸出節點OUT上的負載。反之，這意謂著這種結構不能用小的暫存器來實施，因為它們會缺乏適當的電流驅動能力。特別地，對於的這樣的結構，使用Flash技術小的SRAM、DRAM和小的暫存器通常都沒有足夠的能力。
此外，從每個暫存器9101至9104到輸出節點 OUT的信號必須在通閘9201至9206之間橫越幾個通閘。這增加了傳播延遲，因此影響了電路的操作頻率。
此外，每經一通閘9201至9206會降低信號的強度。例如，在NMOS或PMOS通閘的例子中，電壓會被降低。更一般地，信號的強度減少是由於通閘的寄生導通(ON)電 阻。這延遲轉會使信號及/或敏感度有雜訊。因此，習慣在通閘9201至9206之間插入中繼器。然而，這又進一步增加了延遲，從而更減慢的電路的工作頻率。
此外，圖10A為區域10100至10300的三角形佈 局安排，當多個查找表9000被積體化成一單一電路時，這難以實現緊湊的和緻密的佈局。這將影響FPGA的成本以及可靠性，是因為一個不規則的佈局提供了更多的製造難度。
雖然這可放置該三區域在一條直線上以解決此 問題，然而這種解決方式並不理想，這是因為此結構將失去對稱性和速度，因為區域10100和10200中之一被放置進的地方遠離區域10300。
本發明主要用以解決上述之問題。
特別地，本發明的一目的是在小的矽面積上實施 具有快速操作頻率與低功率消耗的查找表。
此方式可由本發明可達成。
更特別地，本發明的查找表架構包含：含有多數 的暫存器之一暫存器組，配置以產生暫存器信號；一可程式邏輯，包含多數的通閘，該通閘至少由暫存器信號所控制；該暫存器組與可程式邏輯形成一查找表，其中該通閘配置於單一方向。
由於這樣的方法，可能實現緊密的查找表架構。
在一更佳的實施例中，每個通閘可放置的位置實 質上與產生暫存器信號的暫存器對準，該暫存器信號控制該通閘。
由於這樣的方法，在暫存器信號的連接中，有可 能的具有一簡單的路徑(routing)和一簡單的定時管理。
在一更佳的實施例中，暫存器可置放在可程式邏 輯的單一側。
由於這樣的方法，對於共同所有的暫存器，它可 以共享內連線，如電源內連線、解碼內連線等。
在一更佳的實施例中，暫存器可用交錯的方式置 放在可程式邏輯的兩側。
由於這樣的方法，它是能使暫存器的間距較通閘 的間距為大。
在一更佳的實施例中，該查找表架構更包含多數 個暫存器組與多數個可程式邏輯，以形成多數個查找表。其中，該多數個查找表可彼此靠近，藉由至少一暫存器組使得任一可程式邏輯和與其相鄰的可程式邏輯分離。
由於這樣的方法，該查找表架構可伸縮(scaled) 到容納任何數量的查找表，同時對於設定暫存器將有利地允用信號常規路徑。
在一相關的實施例中，該查找表架構可以進一步 包含至少有一標準單元塊，其特徵在於包括多個標準單元，其中標準單元塊可以沿著至少一查找表及/或至少一個暫存器組放置。
由於這樣的方法，在該查找表架構之內可用緊密 的方式使標準單元積體化。
在一相關的實施例中，該查表架構可以進一步包 括：一個解碼器單元，被配置於從多數暫存器中選出一個或多個；一資料單元，在解碼器單元所選定的暫存器中設定一數值。
由於這樣的方法，可達成查找表架構之程式化。
在一較佳的實施例中，查找表架構可以進一步包 括：一第一金屬層，其被配置以實施對可程式邏輯中內接點之連接，及/或暫存器組之解碼連接，及/或暫存器組之電源連接；一第二金屬層，其被配置實施暫存器組之數據連接。
由於這樣的方法，查找表架構只使用兩層金屬即 可能程式化及操作。
在一更佳的實施例中，該多數通閘中至少一個包 含具有一第一閘極與一第二閘極之雙閘極電晶體。
由於這樣的方法，可能達成緊密之佈局。
在一些較佳實施例中，該雙閘極電晶體可為具有 一上側閘極(top gate)與下側閘極(bottom gate)之一SOI電晶體。且該第一閘極為上側閘極，且該第二閘極為下側閘極。
由於這樣的方法，該查找表可用標準的SOI技術 來實施。此外，選用下側閘極為第二閘極，該多數個通閘可分享共用該第二閘極。
在一些較佳實施例中，該雙閘極電晶體可以是至 少具有兩個獨立閘極的FINFET。
由於這樣的方法，該查找表可用一緊密的方法來 實施，而不需用SOI電晶體。
此外，本發明涉及的FPGA包括至少一依據前述 任一實施例的查找表架構。
由於這種方法的FPGA可以得到具有一緊密及/ 或常規的佈局。這允許有更簡單、更廉價的製造，以及節省積體化成本和FPGA尺寸擴展性，這是因查找表架構尺寸可由於任何數量的輸入而定。
此外，一相關實施例之查找表包含：多數個暫存 器信號；多數個輸入信號；至少一個輸出信號；及多數個通閘。其中，該多數個通閘中至少一第一通閘由該多數個輸入信號中至少一第一輸入信號所控制，且由該多數個暫存器信號中至少一第一暫存器信號所控制，使得在第一通閘操作上暫存器信號優先於輸入信號。
由於這樣的方法，所實現的查找表並非由暫存器 信號直接驅動輸出節點，這使得能夠使用小的暫存器。
在一相關實施例中，第一通閘可建構使得： 當該暫存器信號有一第一邏輯值，且這與第一輸入信號的邏輯值無關，該第一通閘可建構為開路(open)狀態。
當該暫存器信號有一第二邏輯值，此與該第一邏 輯值相反，且該第一輸入信號為高邏輯值時，該第一通閘可建構為開路狀態。
當該暫存器信號有一第二邏輯值，且該第一輸入 信號有一第二高邏輯值時，該第一通閘可建構為閉路(close)狀態。
由於這樣的方法，藉由暫存器信號優先於輸入信 號，它是可能的控制選通閘的。
在一相關的實施例中，該多數個通閘更包含一第 二通閘，且該第一通閘與第二通閘具有互補式特性。
由於這樣的方法，分別藉由該第一通閘和第二互 補式通閘，如一個高電壓信號和一個低電壓信號，它是可能將互補信號連接到輸出端。
在一相關的實施例中，該第一通閘可在一第一節 點與輸出信號間被連接，且該第二通閘可在一第二節點與輸出信號間被連接；且該第一節點較該第二節點有高的電壓位準。
由於這樣的方法，藉由該第一節點與該第二節 點，它是可能驅動輸出節點，此設計可有高的電流驅動能力，這將允許輸出信號快速充電/放電。
在一相關的佳實施例中，該第一通閘包含具有一 第一閘極與一第二閘極的一雙閘極電晶體；且輸入信號連接於該第一閘極與第二閘極中之一；且暫存器信號連接於該第一閘極與第二閘極中之一。
由於這樣的方法，所實施的通閘有緊密的結構。
在一相關的實施例中，該多數個通閘可區分成一 些群；相同群的所有通閘可用同一暫存器信號控制；每一群有不相同的多數暫存器信號；且同一群中的每一通閘由不同的輸入信號控制；每一群是和所有輸入信號有關聯。
由於這樣的方法，查找表的輸入信號可伸縮 (scaled)到任何數量。
此外，依據上述的實施例，本發明所涉及的FPGA 包含至少一個查找表。
由於這樣的方法，可實現緊密的FPGA。此外， 由於密集的佈局，成本可降低。另外，由於輸出信號是由節點電壓所驅動而非暫存器信號，可確保操作快速。此外，由於可能實施常規的佈局，製造良率可獲得改善。
A、A'、B、B'‧‧‧輸入信號
r0~r3‧‧‧暫存器信號
Y‧‧‧輸出信號
1000、4000、6000、9000‧‧‧查找表
1021、3121‧‧‧高電源電壓
1022、3122‧‧‧低電源電壓
1100~1400、3100~3400、4100~4800、5100~5800、10100、10200、10300‧‧‧區域
1111A、1111B、3115~3415、5115~5815、10111~10141‧‧‧閘極
1111~1114、4111~4116、9201~9206‧‧‧通閘
3000、5000、10000‧‧‧佈局
6100‧‧‧可編程邏輯部
6200、6300‧‧‧暫存器組
6411、6412、6421、6431、6441、10150~10170‧‧‧連接線
6501‧‧‧內部連接
6600、7110、7210‧‧‧連接
7000、8000‧‧‧電路
7100‧‧‧解碼器單元
7200‧‧‧數據單元
8100‧‧‧標準單元塊
9101~9104‧‧‧暫存器
9301、9302‧‧‧反相器
9401、9402‧‧‧節點
10110、10120‧‧‧PMOS電晶體
10112‧‧‧方形
10130、10140‧‧‧NMOS電晶體
藉由以下較佳實施例並參照附圖，本發明將被更詳細地描述。所描述的實施例僅是可能的架構，其中，個別的現象可能如上所描述，然而，可彼此獨立實施或可省略。附圖中相同的元件有相同的符號。在不同的附圖中，部分相同的元件描述可能被省略。在附圖中：圖1係根據本發明實施例的查找表1000示意圖。
圖2係圖1中查找表1000的行為示意圖。
圖3係根據本發明實施例圖1中查找表1000的佈局示意圖3000。
圖4係根據本發明進一步實施例的查找表4000。
圖5係根據本發明實施例圖4中查找表4000的可能實施佈局示意圖5000。
圖6係根據本發明的進一步實施例的查找表6000示意圖。
圖7係根據本發明另一實施例包含有多個查找表6000的電路7000示意圖。
圖8係根據本發明另一實施例包含有多個查找表6000的電路8000示意圖。
圖9係一示例性的查找表9000。
圖10A係圖9查找表9000的可能佈局圖10000。
圖10B係圖10A的放大部分。
在圖1中可以看出，根據本發明實施例的查找表1000概略圖，查找表1000接收兩個輸入信號A和B和它們分別的反相信號A'和B'，以及多數個暫存器信號r0至r3。基於給定該多數個暫存器信號r0至r3的值，查找表1000允許實現輸入信號A和B的任何布林函數，這將在下面描述。
對於輸入信號A、A'、B和B'可被輸入，或者一何輸入信號A和B可被輸入且藉由反相器可獲得反相信號，雖然在圖中未示出，熟悉本領域技術者將是清楚的。
此外，雖然圖中未示出，暫存器信號可由查找表9000中多數個暫存器所提供。
此外，查找表1000提供一個輸出信號Y。基於暫存器信號r0至r3的值和輸入信號A與B的值，該輸出信號Y的值依賴於查找表1000的布林函數。這將描述如下：該查找表1000包括一些通閘。特別是，該查找表1000為模組化的並包含四個區域1100至1400，每個區域包括四個通閘1111至1114。在下面中，將提供區域1100做為說明。而其餘區域1200至1400亦此類似的方式建構，除了輸入信號和暫存器信號連接外，如圖1所示。
區域1100包含四個通閘1111至1114。通閘1111 與1112連接於高電源電壓1021和輸出節點Y之間。通閘1113與1114連接於低電源電壓1022和輸出節點Y之間。
例如，高電源電壓1021可以是FPGA電路的供 應電源，而低電源電壓1022可以是FPGA電路的接地點。無論如何，這只是一例子而已，本發明並不侷限於此。更普遍地，對於圖1中實施例的目的，節點1021比節點1022具有較高的電壓值，這是足夠的。
通閘1111至1114中每一個由兩個信號控制。
特別地，在本實施例中每一個通閘1111至1114 由具有一第一閘極1111A與一第二閘極1111B之雙閘極電晶體來實施。無論如何，本發明並不侷限於此，且任何結構能實現通閘1111至1114的功能，可以不使用雙閘極電晶體，如下所述。
圖1為一特別實施例，在SOI技術中雙閘極電晶 體做為通閘1111至1114。無論如何，本發明並不侷限於此，且雙閘極電晶體可用任何技術以形成多個獨立電晶體來實施，如FINFETs。
如圖1所示，由每個雙閘極電晶體的第一閘極 1111A實施的通閘1111至1114與輸入信號A、B及反相A’、B’間之一相連接。另一方面，區域1100之所有的第二閘極1111B與暫存器信號r3連接。
更特別地，做為通閘1111的雙閘極PMOS電晶 體，其第一閘極1111A與輸入信號A’連接，其第二閘極1111A與暫存器信號r3連接。做為通閘1112的雙閘極PMOS電晶 體，其第一閘極1111A與輸入信號A’連接，其第二閘極1111A與暫存器信號r3連接。做為通閘1113的雙閘極NMOS電晶體，其第一閘極1111A與輸入信號A連接，其第二閘極1111B與暫存器信號r3連接。最後，做為通閘1114的雙閘極NMOS電晶體，其第一閘極1111A與輸入信號B連接，其第二閘極1111B與暫存器信號r3連接。
區域1200至1400的通閘連接和區域1100不相 同，這是由於信號被輸入於每個通閘，如圖所示。一般情況下，在所有區域中，輸出節點Y被連接於通閘1112和1113之間。仍普遍地，低電壓節點1022在所有區域是共用的，且高電壓節點1021也是如此。此外，在區域1200至1400作為通閘1111的雙閘極電晶體的第二閘極分別被連接到一單一暫存器信號r2至r0中。
請參照PMOS雙閘極電晶體，現在將描述每個通 閘1111至1114的行為，如當中的一個作為通閘1111和1112。而通閘由NMOS雙閘極電晶體，這將是熟悉本領域技術者所能實施的，如當中一個作為通閘1113和1114有互補式的行為。
雙閘極PMOS電晶體實現通閘1111和1112，他 們的行為主要由他們的第二閘極1111B決定，此第二閘極1111B連接到暫存器信號r3，其次是由第一閘極1111A決定，此第一閘極1111A分別連接到輸入信號A和B。
更具體地說，作為通閘1111或1112的PMOS雙 閘極電晶體其第二閘極1111B連接到一個具有邏輯值1的高 邏輯信號時，PMOS電晶體將是開路的，亦即不導通，此與施加於第一閘極1111A的值無關。另一方面，如果第一閘極1111A被設置為具有一個邏輯值0的低邏輯值，當該第二閘極1111B被設置為具有一個邏輯值0的低邏輯值時，電晶體將被關閉，亦即導通。而如果第一閘極1111A被設置為具有一個邏輯值1的高邏輯值，電晶體將是開路的，亦即不導通。
換句話說，當第二閘極1111B被設置為具有邏輯 值1的高邏輯信號時，電晶體總是開路的。而當第二閘極1111B的信號被設置為低邏輯值0時，電晶體行為就如同一標準的單閘PMOS電晶體。亦即，在通閘操作上，第二閘極1111B優先於第一閘極1111A。
雖然圖1的實施例示出該雙閘極電晶體1111至 1114的前側閘極與背側閘極分別為第一閘極1111A和背側閘極1111B，這為熟悉本技術領域的技術者所能理解的，但本發明並不侷限於此。可替代地，頂側閘極和背側閘極可分別為該第二閘極1111B與第一閘極1111A。
此外，儘管已經描述通閘1111至1114可由一雙 閘極電晶體來實施，特別是SOI雙閘極電晶體或FINFET，本發明並不侷限於此，且允許有上述行為之任何技術來實施。例如，由具有至少兩個獨立閘極來達成。更普遍地，此行為可由至少兩個輸入端的電子元件或電子電路以做用成通閘1111及/或1112來達成：當兩個輸入端中的第一個輸入端為高邏輯值1時為開路狀態，此與第二個輸入端無關。
假如第二個輸入端為高邏輯值1，當兩個輸入端中的第一個輸入端為低邏輯值0時為開路狀態。
如第二個輸入端為低邏輯值0，當兩個輸入端中的第一個輸入端為低邏輯值0時為閉路狀態。
在一些方法中，此行為可被實現，圖1中示出的雙閘極SOI電晶體僅是一個示例，這為熟悉本技術領域的技術者所能理解的。
這也將被理解的是，對於互補式通閘1113及/或1114，一個互補式行為可被實施使該通閘為：當兩個輸入端中的第一個輸入端為低邏輯值0時為開路狀態，此與第二個輸入端無關。
假如第二個輸入端為低邏輯值0，當兩個輸入端中的第一個輸入端為高邏輯值1時為開路狀態。
假如第二個輸入端高邏輯值1，當兩個輸入端中的第一個輸入端為高邏輯值1時為閉路狀態。
圖2為圖1中查找表1000的行為示意圖。
特別是，在行C1至C2和列R1至R4的值示出了四種所有可能輸入信號A和B的組合。為易於表示，各個反相信號的值並未示出。列R6至R9和行C3至C18示出了暫存器信號r0至r3的所有可能組合。對於每一行C3至C18，藉由設定暫存器信號r0至r3在相應的列中的值，R5為其布林函數。列R1-R4和行C3-C18中的值說明了輸出節點Y的值，此值源自於相同列下暫存器信號r0-r3與相同行下輸入信號A和B的各別組合。
舉例而言，在行C7中設定暫存器信號r0至r3 分別為1、1、1和0，查找表1000的節點Y的輸出信號為Y=0，當A=0且B=0時；Y=0時，當A=0且B=1時；Y=0，當A=1，B=0時；Y=1，A=1和B=1時。如列R5行C7所示，這對應於輸入信號A和B之間的”且(AND)”函數，這特定情況將進行描述。
在行C7中設定暫存器信號r0至r3分別為1、1、 1和0，做為區域1200、1300和1400中通閘1111和1112的PMOS電晶體管將是開路的，此與輸入信號A和B的值無關。如上所述，這是因為第二閘極1111B較第一閘極1111A具支配性。同樣地，作為區域1100中通閘1113和1114的NMOS電晶體管將是開路的，此與輸入信號A和B的值無關。
只有A和B當這兩個信號被設定為1時，區域 1100中通閘1111和1112將導通。在同一時間，對於這樣的組合，至少通閘1113和1114中之一是開路的，即非導通。特別地，在區域1110中，由於信號r3設定為0，這兩個通閘都是開路的。
在其餘區域中，至少有兩個通閘被連接到輸入信 號A'=0及/或B'=0，因此，為開路。因此，由於輸出節點Y連接到高電壓電源1021，輸出節點Y被設定為高邏輯值。
示意性地，其他的組合為
-A=0，B=0時，區域1400中通閘1113和1114皆將導通；-A=0，B=1時，區域1300中通閘1113和1114皆將導 通；-A=1，B=0時，區域1200中通閘1113和1114皆將導通。
這意謂在這種情況下，由於輸出節點Y連接到低 電壓電源1020，輸出端Y將被設定為一個低邏輯值。
根據本實施例的查找表提供了幾個優點。
如圖2所示，查找表1000提供輸入信號A和B 的所有布林函數，此與設定暫存器r0至r3上的信號值有關。
此外，查找表1000允許輸出節點Y由高電壓電 源供應節點1021或低電壓電源供應節點所驅動。這允許信號Y可很快被驅動且有適當的電流能力。
這是更特別有利的，因為在輸出端Y的信號並非 由暫存器信號r0至r3所驅動。另一方面，每個暫存器信號r0至r3中僅連接到一電容性負載，此包含雙閘極電晶體的第二閘極1111B以做為通閘1111至1114。因此較小的暫存器可被用來產生信號r0至r3，特別是DRAM/SRAM暫存器及/或快閃存暫存器。由於數位電路的輸入通常是容性負載，這也是通閘1111至1114可由等效電路所實施的情形。
仍另外，查找表1000的定時可簡單地管理，因為任何的輸入信號A和B及其反相A'和B'具有相同的負載。這對每個暫存器信號r0至r3同樣是有效的。這與圖9的情況相反，其信號A較信號B有大的負載，進而使該電路的定時管理更複雜。
根據本發明的一個實施例，圖3為圖1中查找表 1000的示意性佈局3000。
佈局3000被分成區域3100至3400，與圖1查 找表1000中區域1100至1400分別有功能上相對應。在以下敘述中，詳細描述區域3100。區域3200至3400在功能上是相似的，這將是熟悉本領域技術者所能理解的。
區域3100包含兩個PMOS電晶體，由左到右分 別有第一閘極1111A信號A'和B'，這對應於圖1的通閘1111和1112。類似地，區域3100包含兩個NMOS電晶體，由左到右分別有第一閘極1111A信號A和B，這對應於圖1的通閘1113和1114。
雖然圖中未示出，但是為了易於理解，第一閘極 1111A與連接線物理性連接提供相應的信號的。在該圖中為便於理解，只有臨近各個閘極的信號被表示。
此外，對應於高電壓節點供應電源1021，區域 3100具有高電壓連接3121，與佈局3000的其餘地區3200至3400共享。同樣地，對應於低電壓節點供應電源1022，區域3100具有低電壓連接3122，與佈局3000的其餘地區3200至3400共享。
雖然未示出，但是連接3121與3122更可與佈局 3000外的其他節點連接。
區域3100更包含一第二閘極3115，此與圖1中 區域1100內做為通閘1111至1114的電晶體第二閘極1111B有功能上對應。雖然圖3所示之第二閘極3115為一單一幾何元件，但本發明並不侷限於此。可替代地，或另外，只要能 有效控制作為通閘1111至1114的雙閘極電晶體，該第二閘極3115的形狀可依需求而改變。
關於區域3200至3400的第二閘極3215至3415 都有斧頭狀朝伸向區域3100至3400的上部。在某些情況下，這可能是有益的，因為它允許暫存器連接的放置及/或暫存器本身提供信號到該第二閘極3215至3415在一直線的排列上。然而，本發明不侷限於此，且暫存器可被連接到區域3100至3400底部及/或頂部上的第二閘極3115至3415上。在這方面，圖5中示出替代的交錯方法。
佈局3000更包含一連接Y，此和圖1的輸出點 Y對應。
在圖3中可以看出，經由區域3100至3400電晶 體的較佳放置，它能夠使Y點與所有四個區域3100至3400的輸出連接，此僅在兩個點有物理連接點：P1在區域3100、3200之間共享且P2在區域3300、3400之間共享。
雖然在本實施例中，由於重疊，連接Y需要一不 同於低電壓連接3122的層，但本發明不限於此。可選地，或另外地，連接Y可由區域3200和3300中電晶體的第一閘極1111之間來實施，如圖5所示。
此外，經由電晶體的較佳放置，經由區域3100 中P3、區域3400中點P5與區域3200和3300之間點P4共享物理之連接，僅用此三個點可較佳地使高電壓連接3121和低電壓連接3122與所有四個區域相連接。
此外，佈局3000是佳的，因為所有的電晶體可 以被放置在單一列，可實現一個緊湊的和密集的設計。另外，該結構是高度長規，可提供在定時的製造和管理方面的優勢。
圖4示意性地示出根據本發明查找表4000的進一步的實施例。
具體地，圖4查找表4000是基於圖1的查找表1000的擴展，此是為了三個輸入信號A、B、C和各自反相信號A'、B'和C'的操作。
類似查找表1000，查找表4000包含多個大致相似的區域4100至4800。每個區域4100至4800包括：多個通閘4111至4116，每個通閘4111至4116在它們的第一閘極1111A上在輸入信號A、B、C和各自的反相信號A'、B'和C'之間具有一個一個不同信號連接。同時，每個通閘4111至4116共同共享連接到一單一暫存器信號r7。
在圖1和圖4中可以看出的，依據本發明具有盡可能多的輸入信號的一個實施例，可能夠實現一個查找表。特別是，給定N個輸入信號，相應的查找表將有2n暫存器信號r0至rn-1且每2n區域中將有2N個通閘。
這樣的結構是有利的，因為輸出Y總是由高電源電壓1021和低電源電壓1022所驅動，從而確保適當的驅動輸出節點，此無關於輸入信號的數目。
此外，即使具有高輸入信號數目，暫存器信號仍然只連接到一個容性負載，它允許使用具有小電流能力的暫存器，如上所詳述，即使有大量的輸入信號數目。
圖5為根據本發明的一個實施例的佈局5000示 意性表示，此代表圖4查找表4000的一種可能實施。
佈局5000包括8個地區5100至5800，彼此相 似。類似圖3的佈局3000，佈局5000包括所有地區5100至5800共同的一高電壓連接3121和一低電壓連接3122。此外，單一信號連接Y作為圖4的輸出點Y。
此外，佈局5000包括8個第二閘極5115至5815， 分別連接到暫存器信號r7至r0。圖3的另一種替代方法，該第二閘極5115至5815被組織交錯放置。這可能是有用的，例如，如果該暫存器的寬度使得它們具有比的區域5100至5800大的間距。
雖然在上述實施例中的所有通閘1111至1114與4111至4116具有兩個輸入端已經被描述，但本發明不限於此。
舉例而言，請參照圖1，通閘1111和1113可實現單一的輸入端只與輸入信號連接。例如，區域1100內通閘1111和1113中至少一個可以是一單閘極電晶體，其具有第一閘極1111A分別與輸入信號A'和A連接。在某些情況下，對暫存器信號提供一個較小的負載，以及簡化的佈局，這可能是佳的。在一般情況下，對於每個區域，如果至少通閘在每個電源節點和輸出節點之間串聯，本發明具有先前描述的行為是可以實施的。
此外，另一種改變是使用圖1的二輸入端查找表1000兩次，三個輸入信號查找表4000是可以實施的。特別是，這提供的優點是：兩次二輸入端查找表1000的組合其通閘的數量是32個，而三輸入端查找表4000的通閘數量是48 個。
在這兩種情況下，與圖10A的方式比較，極規律 性的佈局可補償所需增加的電晶體數目。例如，在圖10A中塊(blocks)10100、10200和10300之間的距離並不出現於圖1至8之實施例中。此外，在這兩種情況下，由於查找表由高電源電壓和低電源電壓供應電源，圖1至8實施例之電晶體比圖9轉移閘極(transfer gate)操作在較佳的範圍，使他們能夠合理性變小。此外，暫存器信號不提供電源給查找表的輸出。在正反器(flip-flops)和快閃暫存器的例子中，產生信號給暫存器的邏輯可減少相當大的面積，不須要感測放大器以將存儲值變換成供電的信號，這在矽片面積方面提供了一個相當大的助益。
圖6根據本發明實施例進一步的查表架構6000示意圖。
查找表架構6000包括一個可編程邏輯部6100和暫存器組6200、6300。特別是，可編程邏輯部6100是參照圖1、圖3、圖4和圖5中查找表1000、3000、4000和5000任一實施例來實施。同樣地，暫存器組6200及/或6300的對應的暫存器組，在圖中未示出，提供的暫存器信號如圖1和圖3中的r0至r3與圖4和圖5中的r0至r7。
如在圖1和圖3至5所示，可能將通閘1111至1114、4111至4116放置在一個單一的方向上，特別是在彼此旁邊，儘管它們可能由額外導入的電晶體及/或其它電子元件所分離，如ESD保護電路。特別是，參照圖1和圖3，PMOS 通閘被放置在單一列的順序為：從區域1100，通閘1111、1112；從區域1200，通閘1112、1111；從區域1300，通閘1111、1112；從區域1400，通閘1112、1111。各自的互補式NMOS電晶體管也放置在單列上，依序：從區域1100，通閘1113、1114；從區域1200，通閘1113、1114；從區域1300，通閘1113、1114；從區域1400，通閘1113、1114。
當通閘的實施只用一NMOS技術，或只用一PMOS技術，所有的通閘可在單一列上的單一方向實施。
當使用一個CMOS架構，兩列電晶體的出現可被功能性解釋為單列的互補式通閘。換句話說，對於通閘單列放置可有效地實施，每一耦合的CMOS通閘可視為一功能單元。例如，通閘1111和1113具有互補行為，可被認為是一個單一功能的通閘。
由於所有通閘放置在一單一方向上，它能夠用密集的方式有效地結合可編程部分6100和暫存器6200、6300。事實上，這樣的通閘置放允許暫存器被放置在靠近於通閘，從而避免了複雜的路由和空的矽片面積。
在下文中，可編程邏輯部分6100和暫存器組6200和6300之間的放置和連接將進行說明。
金屬1連接線，如連接線6411，提供了可編程邏輯6100的內部連接6501，如電源，亦即高電壓電源的節點1021及/或低電壓電源節點1022，及/或輸入信號的內部互連，及/或連接到輸出節點Y等。
為了方便說明，僅以連接6501說明。在圖6中 其他示例性的連接同樣地用圓形點表示出，這將是那些熟悉本領域的技術者所能了解。此外，連接線的數目和位置，如線6411僅是示例性的表示，且其取決所需連接之物理性節點的位置和數量，及/或可編程邏輯6100和暫存器組6200、6300的大小。
可選擇地，或另外地，金屬1連接線，如連接線 6412，提供暫存器組6200及/或6300的解碼連接。例如，連接線6412可以被使用於解碼，亦即從暫存器組6200中選擇一個或多個暫存器。藉由選擇暫存器，例如，它可能在暫存器中儲存一個值，以建置查表架構6000。
可選擇地，或另外地，金屬1連接線提供暫存器 組6200及/或6300的電源連接。
可編程邏輯6100沿著暫存器組6200及/或6300 的位置，在金屬1例子中有利地允許單一金屬層在可編程邏輯6100內和暫存器組6200及/或6300內實現連接。
此外，這樣的放置允許從暫存器組6200和6300 到可編程邏輯6100之連接6600，以簡易的路由傳輸暫存器信號。也就是說，由暫存器組6200、6300輸出的暫存器信號r0至r3、r0至r7可以連接到圖1、圖3至5中的節點r0至r3、r0至r7。連接6600，可於金屬層1或2，或多晶矽層，或多重金屬下的等效連接來實施。
特別是，以此方式置放暫存器實質對準各自的通 閘是可能的。例如，請參照圖5，以下是可能的：在第二閘極5115上放置具有暫存器發射信號r7之暫存器；在第二閘極 5215上放置具有暫存器發設信號r6之暫存器；在第二閘極5315上放置具有暫存器發設信號r5之暫存器等等；這對暫存器信號提供了一個簡單的路由和一個可伸縮的設計。
圖5中的第二閘極5115至5815被路由使得暫存 器以交錯的方式被放置，從而實現具有暫存器發射信號r7、r5、r3和r1之暫存器組6200及具有暫存器發射信號r6、r4、r2和r0之暫存器組6300。無論如何，本發明並不侷限於此，且當在圖3中第二閘極3115至3415使用路由，暫存器皆可置放於在單一暫存器組中，如暫存器組6200。
此外，交錯的方式並不限於可編程邏輯6100上方的一個暫存器，及可編程邏輯6100下方的一個暫存器等。任意組合皆可使用，例如，使用兩個上面暫存器和兩個下面暫存器，一個上面暫存器和兩個下面暫存器，等等。特別是，假如將暫存器設計成兩個群組，可較佳地在可編程邏輯6100上方放置兩個暫存器，下方放置兩個暫存器，上方放置兩個暫存器，等等。
進一步的金屬層，金屬2做為連接線使用，如連接線6421，以對暫存器組6200及/或6300提供資料連接。例如，當一個或更多暫存器從暫存器組6200、6300中被選出時，可使用連接線6422以對暫存器設定一個給定的資料值，以建構查找表架構6000。
由於上述的兩層金屬，可達成查找表架構的操作。更特別地，僅使用兩層金屬可能將暫存器程式化，可使查找表架構6000的行為程式化，且提供查找表電源。
因此，連接線6431及/或6441可被用於可編程 邏輯6100對臨近電路中其他節點的內連線內部節點。例如，它可用於作為可編程邏輯6100之查找表4000輸入信號A、B、C、A'、B'，C'對包含有查找表架構6000輸入端的連接。可選擇地，或另外，它可用於作為可編程邏輯6100之查找表4000輸出端對包含有查找表架構6000輸出端的連接。仍另選的是，或附加地，它可用於其他節點的連接，如另一查找表架構6000的節點。
由於連接線6431與金屬2中的連接線6421為橫錯，連接線6431可用金屬1或任何金屬2以外的金屬來實施。對稱地，由於連接線6431與金屬1中的連接線6411為橫錯，連接線6431可用金屬2或任何金屬1以外的金屬來實施。
查找表架構6000的這樣的安排是有利的，因為它是常規的，從而簡化了路由、定時、寄生電容管理、製造、錯誤檢測、和尺度可縮性。
雖然本實施例中已經示出了兩個暫存器組6200和6300，但本發明不侷限於此。特別是，本發明也可以用單一群或暫存器來實施，如只暫存器組6200，如上所述。可選地，或另外地，可將一個或多個暫存器組放置於該暫存器組6200上方及/或暫存器組6300下方。例如，暫存器可用交錯的方式提供，但所有位於可編程邏輯6100的一側，使得暫存器組6200和6300的其中一個在另一個的上面。
此外，儘管所示實施例對於奇數金屬線為水平放置，偶數金屬線為垂直放置，但這僅是一個示例。可替代地 或另外，金屬線的方向可以是相反，亦即對於奇數金屬線為垂直放置，偶數金屬線為水平放置。仍可另選的或附加地，所有的金屬線可以是水平或垂直。在一般情況下，任何金屬線可具有任意方向性，如水平、垂直、45度等。
另外，雖然先前金屬層已經用金屬1、金屬2等 來描述，但這不限制本發明。更具體地，任何金屬層可以與其他金屬層交換，此為熟悉本領域之技術者所能了解。
圖7示意性示出根據本發明另一實施例包含有多 個查找表6000的電路7000。
更具體地，電路7000包含有多個可編程邏輯 6100，該可編程邏輯6100與該暫存器組6200及/或6300交錯。另外，電路7000包含一個解碼器單元7100和數據單元7200。
解碼器單元7100經由多個連接7110連接到該多 個暫存器組6200、6300。類似連接線6412，這些連接對於該暫存器組6200、6300提供了解碼的連接。
經由多個連接7210，該數據單元7200連接到到 該多個暫存器組6200、6300。類似連接線6421，這些連接對於該暫存器組6200、6300提供了數據連接。
由於此方法，在緊湊外形內將能排置大量的查找 表6000，且僅使用兩個金屬層是很有潛力的。這允許其餘金屬層於多個可編程邏輯6100彼此之間互連接。以這種方式，比用單一個查表架構6000可以實現更複雜的布林函數。
此外，由於實施常規結構，路由和定時管理仍是 簡單的。
雖然本實施例中已經示出一個序列的可編程邏輯 6100由兩個暫存器組6200和6300交錯，但本發明並不限定於此。可選擇地，或另外地，電路7000可以包括多個可編程邏輯6100，僅由暫存器組6200、6300中的一個交錯。
仍另選擇的是，或附加地，可編程邏輯和暫存器 組的序列可以包含：一第一暫存器組，以對一第一可編程邏輯發出暫存器信號；一第一可編程邏輯；一第二可編程邏輯與一第二暫存器組，以對一第二可編程邏輯發出暫存器信號。特別是，這可能是有利的，如果例如，為了對低電壓電源1022共用一個連接，第一和第二可編程邏輯以水平對稱的方式放置。暫存器組6200、6300用類似的方式放置，從而可以實現共享一個共同的電源連接。
圖8示意性地示出根據本發明另一實施例的電路 8000，其包括多個查找表6000。
更具體地，由於存在一個標準單元塊8100，電 路8000和圖7中的電路7000是不同的。標準單元塊8100放置於兩個查找表6000之間，且經由任一金屬層與電路8000的任一查找表連接。有利地，由於金屬層1和2可以被用於查找表的路由，對於標準單元塊8100的內部路由，相同的金屬層可被保留的，而餘下的金屬層可以用於標準塊單元8100與任一查找表6000，或與電路8000中任一節點內連接。
特別是，標準塊單元8100可使用歐洲申請專利 EP 2 333 833 A1中所公開的技術來實現。這是佳的，因為該 文獻所公開的標準單元，可用有規律的列形式。這種規律放置的標準單元塊8100，除了規律放置查找表6000之外，提供了一個緊湊的而緻密的佈局。
此外，上述有規則排列允許電源節點規律放置， 這將導致佈局表面電壓降有簡化的管理。
此外，由於標準單元塊8100與查找表6000可以 交錯，邏輯功能接近查找表的相應可編程邏輯是能夠實現的。由於減少路由，導致運算速度增加和功率消耗降低。
雖然本實施例只示出一個標準單元塊8100，但 本發明不限於此。特別是，任何數量的標準單元塊8100可用任意數量的查找表6000設置。
雖然已經描述了幾個實施例，它們不能被認為獨 立的。特別是，在本發明請求項範圍內，從不同的實施例中的特徵是可以被組合的。
6000‧‧‧查找表
6100‧‧‧可編程邏輯部
6200、6300‧‧‧暫存器組
6411、6412、6421、6431、6441‧‧‧連接線
6501‧‧‧內部連接
6600‧‧‧連接

Claims (12)

  1. 一種查找表架構(6000)，包含：一暫存器組(6200、6300)，包含多個暫存器，用以發出暫存器信號(r0至r7)；一可編程邏輯(6100)，包含多數個通閘(1111至1114、4111至4116)，被配置成至少由該暫存器信號所控制；該暫存器組和該可編程邏輯形成一個查找表，其中被該暫存器信號中相同的一個所控制的所有該通閘被放置於單一列上。
  2. 如請求項1之查找表架構，其中每一通閘的位置與控制該通閘之發出暫存器信號的暫存器實質對準。
  3. 如請求項1或2之查找表架構，其中該暫存器置放於該可編程邏輯的單一側。
  4. 如請求項1或2之查找表架構，其中該暫存器以交錯方式置放於該可編程邏輯的兩側。
  5. 如請求項1或2之查找表架構，更包含多數個暫存器組(6200、6300)與多數個可編程邏輯(6100)，以形成多數個查找表，其中該多數個查找表互相靠近，藉由至少一暫存器組使得任何一個的可編程邏輯和與其鄰近的可編程邏輯分離。
  6. 如請求項1或2之查找表架構，更包含至少有一個標準單元塊(8100)，其包含有多個標準單元，其中該標準單元塊至少 沿著一查找表或至少一暫存器組置放。
  7. 如請求項1或2之查找表架構，更包含：一解碼器單元(7100)，被配置以選擇該多數個暫存器中的一個或多個；一資料單元(7200)，藉由該解碼器單元在所選擇的暫存器內設定一個值。
  8. 如請求項1或2之查找表架構，更包含：一第一金屬層，被配置以實施可編程邏輯之內部節點連接、暫存器組之解碼連接、及暫存器組之電源連接中的至少一種；一第二金屬層，被配置以實施暫存器組之資料連接。
  9. 如請求項1或2之查找表架構，其中該多數個通閘中至少一個通閘包含一雙閘極電晶體，其具有一第一閘極和一第二閘極。
  10. 如請求項9之查找表架構，其中該雙閘極電晶體為具有一頂側閘極與一底側閘極之絕緣層上覆矽(SOI)電晶體；該第一閘極為該頂側閘極；該第二閘極為該底側閘極。
  11. 如請求項9之查找表架構，其中該雙閘極電晶體是具有至少兩個獨立雙閘極的鰭式場效電晶體(FINFET)。
  12. 一種現場可程式化閘陣列(FPGA)，包括至少一依據前 述請求項1至11中任一項所述的查找表架構。
TW102106286A 2012-03-05 2013-02-22 查找表架構 TWI601383B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1252003A FR2987710B1 (fr) 2012-03-05 2012-03-05 Architecture de table de correspondance

Publications (2)

Publication Number Publication Date
TW201347410A TW201347410A (zh) 2013-11-16
TWI601383B true TWI601383B (zh) 2017-10-01

Family

ID=47749821

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102106286A TWI601383B (zh) 2012-03-05 2013-02-22 查找表架構

Country Status (5)

Country Link
US (1) US10110235B2 (zh)
CN (1) CN104185951B (zh)
FR (1) FR2987710B1 (zh)
TW (1) TWI601383B (zh)
WO (1) WO2013131765A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2988513B1 (fr) 2012-03-23 2014-11-21 Soitec Silicon On Insulator Cellule eprom
US9543950B2 (en) 2014-07-21 2017-01-10 Lattice Semiconductor Corporation High speed complementary NMOS LUT logic
CN105678003A (zh) * 2016-01-15 2016-06-15 中山芯达电子科技有限公司 用于纠错修改冗余器件组及利用其修复电路缺陷的方法
CN105718693B (zh) * 2016-01-28 2018-12-21 北京时代民芯科技有限公司 一种基于配置无关位的fpga电路逻辑覆盖优化方法
CN106357265B (zh) * 2016-09-19 2019-12-20 中国电子科技集团公司第五十八研究所 一种小面积高速的六输入查找表结构
CN111934670A (zh) * 2020-08-17 2020-11-13 电子科技大学 一种准n查找表的fpga架构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352940A (en) * 1993-05-27 1994-10-04 Altera Corporation Ram convertible look-up table based macrocell for PLDs
TW530417B (en) * 2000-11-28 2003-05-01 Sony Corp Semiconductor device
US6809552B1 (en) * 2002-09-10 2004-10-26 Xilinx, Inc. FPGA lookup table with transmission gate structure for reliable low-voltage operation
US6952114B2 (en) * 2001-10-10 2005-10-04 Altera Corporation Apparatus and methods for silicon-on-insulator transistors in programmable logic devices
US7019557B2 (en) * 2003-12-24 2006-03-28 Viciciv Technology Look-up table based logic macro-cells
US20070013413A1 (en) * 2005-07-14 2007-01-18 International Business Machines Corporation High-density logic techniques with reduced-stack multi-gate field effect transistors
US20080197879A1 (en) * 2007-02-15 2008-08-21 Altera Corporation Apparatus and method for a programmable logic device having improved look up tables
TW201131739A (en) * 2009-12-08 2011-09-16 Soitec Silicon On Insulator Circuit of uniform transistors on SeOI with buried back control gate beneath the insulating film

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097212A (en) * 1997-10-09 2000-08-01 Lattice Semiconductor Corporation Variable grain architecture for FPGA integrated circuits
US7045468B2 (en) * 1999-04-09 2006-05-16 Intel Corporation Isolated junction structure and method of manufacture
FR2797086B1 (fr) 1999-07-30 2001-10-12 St Microelectronics Sa Cellule logique a programmation unique
US7176716B2 (en) * 2003-12-24 2007-02-13 Viciciv Technology Look-up table structure with embedded carry logic
US7656190B2 (en) * 2003-12-24 2010-02-02 Tier Logic, Inc Incrementer based on carry chain compression
CN101136070B (zh) 2007-10-18 2011-11-02 复旦大学 基于可重构架构的多协议射频标签读写器基带处理器
FR2957193B1 (fr) 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
FR2953643B1 (fr) 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
US8508289B2 (en) 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2955195B1 (fr) 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2381470B1 (en) 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
CN102109973A (zh) 2011-03-02 2011-06-29 中国电子科技集团公司第三十八研究所 包含超越函数计算的处理器实现装置
EP2500933A1 (en) 2011-03-11 2012-09-19 S.O.I. TEC Silicon Multi-layer structures and process for fabricating semiconductor devices
CN102221991B (zh) 2011-05-24 2014-04-09 华润半导体（深圳）有限公司 一种4位risc微控制器
SG11201401015PA (en) 2011-09-30 2014-04-28 Soitec Silicon On Insulator Pseudo-inverter circuit with multiple independent gate transistors

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352940A (en) * 1993-05-27 1994-10-04 Altera Corporation Ram convertible look-up table based macrocell for PLDs
TW530417B (en) * 2000-11-28 2003-05-01 Sony Corp Semiconductor device
US6952114B2 (en) * 2001-10-10 2005-10-04 Altera Corporation Apparatus and methods for silicon-on-insulator transistors in programmable logic devices
US6809552B1 (en) * 2002-09-10 2004-10-26 Xilinx, Inc. FPGA lookup table with transmission gate structure for reliable low-voltage operation
US7019557B2 (en) * 2003-12-24 2006-03-28 Viciciv Technology Look-up table based logic macro-cells
US20070013413A1 (en) * 2005-07-14 2007-01-18 International Business Machines Corporation High-density logic techniques with reduced-stack multi-gate field effect transistors
US20080197879A1 (en) * 2007-02-15 2008-08-21 Altera Corporation Apparatus and method for a programmable logic device having improved look up tables
TW201131739A (en) * 2009-12-08 2011-09-16 Soitec Silicon On Insulator Circuit of uniform transistors on SeOI with buried back control gate beneath the insulating film

Also Published As

Publication number Publication date
CN104185951B (zh) 2018-09-14
WO2013131765A1 (en) 2013-09-12
US10110235B2 (en) 2018-10-23
FR2987710A1 (fr) 2013-09-06
CN104185951A (zh) 2014-12-03
TW201347410A (zh) 2013-11-16
US20150035562A1 (en) 2015-02-05
FR2987710B1 (fr) 2017-04-28

Similar Documents

Publication Publication Date Title
TWI601382B (zh) 查找表
TWI601383B (zh) 查找表架構
US8726213B2 (en) Method and apparatus for decomposing functions in a configurable IC
US7224182B1 (en) Hybrid configurable circuit for a configurable IC
US7298169B2 (en) Hybrid logic/interconnect circuit in a configurable IC
US9490814B2 (en) Configurable IC having a routing fabric with storage elements
US7825684B2 (en) Variable width management for a memory of a configurable IC
US20150194964A1 (en) Controllable storage elements for an ic
US20080129335A1 (en) Configurable IC with interconnect circuits that have select lines driven by user signals
US5338982A (en) Programmable logic device
WO2019059118A1 (ja) 論理集積回路
WO2024045290A1 (zh) 版图结构、半导体结构以及存储器
JP4156864B2 (ja) 半導体装置及びその製造方法
JPH0590950A (ja) 半導体集積回路
JP2004140073A (ja) 半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路
JPH04320060A (ja) 半導体集積回路