JP2004140073A - 半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路 - Google Patents
半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路 Download PDFInfo
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Abstract
【課題】ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを対にした論理セルによることなく、各ＭＯＳトランジスタを個々にセル化したものを用いてレイアウト設計を行うようにした半導体集積回路のレイアウト設計方法を提供する。
【解決手段】それぞれのサイズが異なる複数のＰＭＯＳトランジスタのセル群１１が上側に配置されており、下側にはそれぞれのサイズが異なる複数のＮＭＯＳトランジスタのセル群１２が配置されていて、配線領域１３はＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせて、たとえばＮＯＴ回路などの論理回路を構成するための電気的接続が配列される。
【選択図】 図１
【解決手段】それぞれのサイズが異なる複数のＰＭＯＳトランジスタのセル群１１が上側に配置されており、下側にはそれぞれのサイズが異なる複数のＮＭＯＳトランジスタのセル群１２が配置されていて、配線領域１３はＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせて、たとえばＮＯＴ回路などの論理回路を構成するための電気的接続が配列される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路に関し、特に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを個々にセル化したものを用いて、レイアウトの設計を行うような半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路に関する。
【０００２】
【従来の技術】
論理回路などの演算を行う素子として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを相補的に対としたＣＭＯＳ論理以外に、最近ではパストランジスタ論理が用いられている。このパストランジスタ論理は、入力信号をトランジスタのゲート端子のみならずドレイン端子にも与えて論理演算を行うものであって、完全なＣＭＯＳ論理と比較して、省面積、低消費電力、高速化などの優位性が得られるという特徴がある。特開平９ー３２１１４６号公報にはＣＭＯＳ論理とパストランジスタ論理とを混在させた半導体集積回路の設計方法が提案されている。
【０００３】
以下の説明では、ＣＭＯＳ論理回路にパストランジスタを混在させた場合の問題点について説明する。
【０００４】
図７は従来のＣＭＯＳ論理回路の一例の否定回路（ＮＯＴ）の回路図である。図７に示すＮＯＴ回路１は、ＰＭＯＳトランジスタ２と、ＮＭＯＳトランジスタ３とから構成されており、各ゲートは共通接続されて入力となり、ＰＭＯＳトランジスタ２のソースには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２のドレインとＮＭＯＳトランジスタ３のドレインとが共通接続されて出力となる。ＮＭＯＳトランジスタ３のソースは接地（ＧＮＤ）される。
【０００５】
図８は図７に示したＮＯＴ回路１をＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３とを対にし、論理セル化して構成したレイアウトの配置図である。ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３のそれぞれのセルは隣接して配置されており、ドレイン領域Ｄ２とＤ３とが接続されるとともにゲート領域Ｇ２とＧ３とが接続され、ソース領域Ｓ２とＳ３とは個別に引出されて、それぞれ図示しない電源ラインと接地ラインに接続されて、論理セルが構成されている。
【０００６】
図８に示したＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３は、それぞれのドレイン領域Ｄ，ゲート領域Ｇ，ソース領域Ｓを含むセルの大きさによって論理素子の特性が決定される。そして、図９に示すように、ゲートアレー手法によりＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとを対にした論理セルが敷き詰められる。このとき各ＭＯＳトランジスタの大きさが同じであったり、ＰＭＯＳトランジスタのセルがＮＭＯＳトランジスタのセルの２倍近い大きさなどの各種論理セルが準備され、そのうちの最適な論理セルが選択され、ＮＡＮＤ，ＮＯＲなどの各種論理回路が構成される。
【０００７】
【特許文献】
特開平９−３２１１４６号公報（段落番号００６１〜００６３、図３）
【０００８】
【発明が解決しようとする課題】
しかしながら、図１０に示すようにＰＭＯＳトランジスタのセルとＮＭＯＳトランジスタのセルとの間隔ｄは固定値として定められており、この間隔ｄが狭いとＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組合せであるＣＭＯＳトランジスタ構造に含まれるＰＮＰＮ寄生サイリスタがノイズなどによってトリガされて導通し、多大な電流が電源間に流れるラッチアップを生じやすくなる。
【０００９】
一方、ＣＭＯＳトランジスタはＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組合せで使用されるのに対して、パストランジスタはＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのみからなる素子あるいはデュアルゲート素子で構成されている。また、電源と接地との間隔の制約から、図１１に示すようにＰＭＯＳトランジスタのセルの部分が無駄な空間として残ってしまうという問題がある。
【００１０】
それゆえに、この発明の主たる目的は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタと対にした論理セルによることなく、各ＭＯＳトランジスタを個々にセル化したものを用いてレイアウト設計を行うようにした半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路を提供することである。
【００１１】
【課題を解決するための手段】
この発明は、ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの相補的な組合せからなるＣＭＯＳ論理およびパストランジスタロジック回路を含む半導体集積回路において、セルを用いてレイアウト設計を行う際に、ＭＯＳトランジスタ単位で使用するセルを決定することを特徴とする。
【００１２】
これにより、従来のような論理セルよりも小さい単位であるトランジスタレベルでの最適化を行うことができ、準備するセルの個数が少数であっても、さまざまな特性を有する論理ゲートを構成できる。しかも、従来のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる論理セルを用いてパストランジスタを構成しているために、ＰＭＯＳトランジスタの領域が無駄になっていたのに対して、この発明によればＮＭＯＳトランジスタのみを多数配置することも可能となり、不要なＰＭＯＳトランジスタを設ける必要がなく、パストランジスタ論理の特徴である実装面積の低減化を実現可能にできる。
【００１３】
他の発明は、ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの相補的な組合せからなるＣＭＯＳ論理で構成される半導体集積回路において、ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの間の物理的距離をとり、その間を配線領域とすることを特徴とする。
【００１４】
また、ＰＭＯＳトランジスタセルと、ＮＭＯＳトランジスタセルはそれぞれの大きさの異なるセルが複数配列されており、各ＰＭＯＳトランジスタセルと各ＮＭＯＳトランジスタセルの物理的距離はそれぞれセルの大きさに応じて調節されることを特徴とする。
【００１５】
これにより、たとえば各ＭＯＳトランジスタセルの大きさに応じて間隔を異ならせることができ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組合せによるＰＮＰＮ寄生サイリスタの注入源側に抵抗を接続したのと等価になり、ラッチアップ対策の点で有利になる。
【００１６】
さらに、他の発明は、ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの相補的な組合せからなるＣＭＯＳ論理で構成される半導体集積回路であって、ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの間の物理的距離をとり、その間に論理回路を構成するための配線領域が設けられたことを特徴とする。
【００１７】
【発明の実施の形態】
図１はこの発明の半導体集積回路のレイアウト設計方法による一実施形態を示す図である。図１において、この発明は従来のように論理セル群を配列するのではなく、ＰＭＯＳトランジスタのセル群１１と、ＮＭＯＳトランジスタのセル群１２との間の物理的距離をとり、その部分に配線のための配線領域１３を設けたことを特徴とするものである。
【００１８】
図１に示した例ではそれぞれのサイズが異なる複数のＰＭＯＳトランジスタのセル群１１が上側に配置されており、下側にはそれぞれのサイズが異なる複数のＮＭＯＳトランジスタのセル群１２が配置されている。配線領域１３はＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせて、たとえばＮＯＴ回路などの論理回路を構成するための電気的接続が配列される。
【００１９】
このように、ＰＭＯＳトランジスタのセル群１１と、ＮＭＯＳトランジスタのセル群１２とを分離して配置することにより、パストランジスタを構成する場合には図２に示すように、ＰＭＯＳトランジスタを配置することなく、ＮＭＯＳトランジスタのみを多数配置することも可能となり、パストランジスタ論理の特徴である実装面積の低減化を実現可能にできる。しかも、従来のような論理セルよりも小さい単位であるトランジスタレベルでの最適化を行うことができ、準備するセルの個数が少数であっても、さまざまな特性を有する論理ゲートを構成できる。
【００２０】
各ＭＯＳトランジスタセルは図３に示すように、ドレイン領域Ｄと、ゲート領域Ｇと、ソース領域Ｓとを含んでいる。
【００２１】
図４はＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとの間隔を調節可能にした実施形態を示す図である。従来は図９に示すように、各ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間隔は固定されていたが、この実施形態ではＰＭＯＳトランジスタセルと、ＮＭＯＳトランジスタセルとの間隔を自在に調節可能とされる。これにより、たとえば各ＭＯＳトランジスタセルの大きさに応じて間隔を異ならせることができ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組合せによるＰＮＰＮ寄生サイリスタの注入源側に抵抗を接続したのと等価になり、ラッチアップ対策の点で有利になる。
【００２２】
図５はこの発明を適用してパストランジスタとＮＯＴ回路とを組み合わせた論理回路の一例を示す回路図である。ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３とを組み合わせたＮＯＴ回路の入力側に２個のＮＭＯＳトランジスタからなるパストランジスタ４，５が接続されている。パストランジスタ４，５の各ゲートに入力される制御信号に応じていずれかのパストランジスタが導通して入力１または２がＮＯＴ回路１に与えられる。
【００２３】
このような論理構成は、図６に示すようにレイアウトされる。すなわち、パストランジスタ４，５を構成するＮＭＯＳトランジスタセル６，７が配置され、ＮＭＯＳトランジスタセル７に隣接して、ＰＭＯＳトランジスタセル８およびＮＭＯＳトランジスタセル９からなるＮＯＴ回路１が配置される。
【００２４】
したがって、従来例ではＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる論理セルを用いてパストランジスタを構成していたのでＰＭＯＳトランジスタの領域が無駄になっていたのに対して、この実施形態によれば図６に示すように不要なＰＭＯＳトランジスタを設ける必要がなく、実装面積の激減化を図ることができる。
【００２５】
図面を参照してこの発明の一実施形態を説明したが、本発明は、図示した実施形態に限定されるものではない。本発明と同一の範囲内において、または均等の範囲内において、図示した実施形態に対して種々の変更を加えることが可能である。
【００２６】
【発明の効果】
以上のように、この発明によれば、セルを用いてレイアウト設計を行う際に、ＭＯＳトランジスタ単位で使用するセルを決定するようにしたので、従来のような論理セルよりも小さい単位であるトランジスタレベルでの最適化を行うことができ、準備するセルの個数が少数であっても、さまざまな特性を有する論理ゲートを構成できる。さらに、ＮＭＯＳトランジスタのみを多数配置することも可能となり、パストランジスタ論理の特徴である実装面積の低減化を実現可能にできる。
【図面の簡単な説明】
【図１】この発明の半導体集積回路のレイアウト設計方法による一実施形態を示す図である。
【図２】ＮＭＯＳトランジスタのセルを示す図である。
【図３】この発明で使用されるセルの構造を示す図である。
【図４】ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとの間隔を調節可能にした実施形態を示す図である。
【図５】この発明を適用してパストランジスタとＮＯＴ回路とを組み合わせた論理回路の一例を示す回路図である。
【図６】図５に示した論理回路のレイアウト配置図である。
【図７】この発明が適用される論理回路の一例のＮＯＴ回路の回路図である。
【図８】図７に示したＮＯＴ回路のレイアウト配置図である。
【図９】ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる論理セル群を示す図である。
【図１０】ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間隔が固定されていることを示す図である。
【図１１】パストランジスタを構成する場合に無駄な空間が生じることを説明するための図である。
【符号の説明】
１ 否定回路、２ ＰＭＯＳトランジスタ、３ ＮＭＯＳトランジスタ、４，５ パストランジスタ。
【発明の属する技術分野】
この発明は半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路に関し、特に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを個々にセル化したものを用いて、レイアウトの設計を行うような半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路に関する。
【０００２】
【従来の技術】
論理回路などの演算を行う素子として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを相補的に対としたＣＭＯＳ論理以外に、最近ではパストランジスタ論理が用いられている。このパストランジスタ論理は、入力信号をトランジスタのゲート端子のみならずドレイン端子にも与えて論理演算を行うものであって、完全なＣＭＯＳ論理と比較して、省面積、低消費電力、高速化などの優位性が得られるという特徴がある。特開平９ー３２１１４６号公報にはＣＭＯＳ論理とパストランジスタ論理とを混在させた半導体集積回路の設計方法が提案されている。
【０００３】
以下の説明では、ＣＭＯＳ論理回路にパストランジスタを混在させた場合の問題点について説明する。
【０００４】
図７は従来のＣＭＯＳ論理回路の一例の否定回路（ＮＯＴ）の回路図である。図７に示すＮＯＴ回路１は、ＰＭＯＳトランジスタ２と、ＮＭＯＳトランジスタ３とから構成されており、各ゲートは共通接続されて入力となり、ＰＭＯＳトランジスタ２のソースには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２のドレインとＮＭＯＳトランジスタ３のドレインとが共通接続されて出力となる。ＮＭＯＳトランジスタ３のソースは接地（ＧＮＤ）される。
【０００５】
図８は図７に示したＮＯＴ回路１をＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３とを対にし、論理セル化して構成したレイアウトの配置図である。ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３のそれぞれのセルは隣接して配置されており、ドレイン領域Ｄ２とＤ３とが接続されるとともにゲート領域Ｇ２とＧ３とが接続され、ソース領域Ｓ２とＳ３とは個別に引出されて、それぞれ図示しない電源ラインと接地ラインに接続されて、論理セルが構成されている。
【０００６】
図８に示したＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３は、それぞれのドレイン領域Ｄ，ゲート領域Ｇ，ソース領域Ｓを含むセルの大きさによって論理素子の特性が決定される。そして、図９に示すように、ゲートアレー手法によりＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとを対にした論理セルが敷き詰められる。このとき各ＭＯＳトランジスタの大きさが同じであったり、ＰＭＯＳトランジスタのセルがＮＭＯＳトランジスタのセルの２倍近い大きさなどの各種論理セルが準備され、そのうちの最適な論理セルが選択され、ＮＡＮＤ，ＮＯＲなどの各種論理回路が構成される。
【０００７】
【特許文献】
特開平９−３２１１４６号公報（段落番号００６１〜００６３、図３）
【０００８】
【発明が解決しようとする課題】
しかしながら、図１０に示すようにＰＭＯＳトランジスタのセルとＮＭＯＳトランジスタのセルとの間隔ｄは固定値として定められており、この間隔ｄが狭いとＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組合せであるＣＭＯＳトランジスタ構造に含まれるＰＮＰＮ寄生サイリスタがノイズなどによってトリガされて導通し、多大な電流が電源間に流れるラッチアップを生じやすくなる。
【０００９】
一方、ＣＭＯＳトランジスタはＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組合せで使用されるのに対して、パストランジスタはＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのみからなる素子あるいはデュアルゲート素子で構成されている。また、電源と接地との間隔の制約から、図１１に示すようにＰＭＯＳトランジスタのセルの部分が無駄な空間として残ってしまうという問題がある。
【００１０】
それゆえに、この発明の主たる目的は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタと対にした論理セルによることなく、各ＭＯＳトランジスタを個々にセル化したものを用いてレイアウト設計を行うようにした半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路を提供することである。
【００１１】
【課題を解決するための手段】
この発明は、ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの相補的な組合せからなるＣＭＯＳ論理およびパストランジスタロジック回路を含む半導体集積回路において、セルを用いてレイアウト設計を行う際に、ＭＯＳトランジスタ単位で使用するセルを決定することを特徴とする。
【００１２】
これにより、従来のような論理セルよりも小さい単位であるトランジスタレベルでの最適化を行うことができ、準備するセルの個数が少数であっても、さまざまな特性を有する論理ゲートを構成できる。しかも、従来のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる論理セルを用いてパストランジスタを構成しているために、ＰＭＯＳトランジスタの領域が無駄になっていたのに対して、この発明によればＮＭＯＳトランジスタのみを多数配置することも可能となり、不要なＰＭＯＳトランジスタを設ける必要がなく、パストランジスタ論理の特徴である実装面積の低減化を実現可能にできる。
【００１３】
他の発明は、ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの相補的な組合せからなるＣＭＯＳ論理で構成される半導体集積回路において、ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの間の物理的距離をとり、その間を配線領域とすることを特徴とする。
【００１４】
また、ＰＭＯＳトランジスタセルと、ＮＭＯＳトランジスタセルはそれぞれの大きさの異なるセルが複数配列されており、各ＰＭＯＳトランジスタセルと各ＮＭＯＳトランジスタセルの物理的距離はそれぞれセルの大きさに応じて調節されることを特徴とする。
【００１５】
これにより、たとえば各ＭＯＳトランジスタセルの大きさに応じて間隔を異ならせることができ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組合せによるＰＮＰＮ寄生サイリスタの注入源側に抵抗を接続したのと等価になり、ラッチアップ対策の点で有利になる。
【００１６】
さらに、他の発明は、ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの相補的な組合せからなるＣＭＯＳ論理で構成される半導体集積回路であって、ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの間の物理的距離をとり、その間に論理回路を構成するための配線領域が設けられたことを特徴とする。
【００１７】
【発明の実施の形態】
図１はこの発明の半導体集積回路のレイアウト設計方法による一実施形態を示す図である。図１において、この発明は従来のように論理セル群を配列するのではなく、ＰＭＯＳトランジスタのセル群１１と、ＮＭＯＳトランジスタのセル群１２との間の物理的距離をとり、その部分に配線のための配線領域１３を設けたことを特徴とするものである。
【００１８】
図１に示した例ではそれぞれのサイズが異なる複数のＰＭＯＳトランジスタのセル群１１が上側に配置されており、下側にはそれぞれのサイズが異なる複数のＮＭＯＳトランジスタのセル群１２が配置されている。配線領域１３はＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせて、たとえばＮＯＴ回路などの論理回路を構成するための電気的接続が配列される。
【００１９】
このように、ＰＭＯＳトランジスタのセル群１１と、ＮＭＯＳトランジスタのセル群１２とを分離して配置することにより、パストランジスタを構成する場合には図２に示すように、ＰＭＯＳトランジスタを配置することなく、ＮＭＯＳトランジスタのみを多数配置することも可能となり、パストランジスタ論理の特徴である実装面積の低減化を実現可能にできる。しかも、従来のような論理セルよりも小さい単位であるトランジスタレベルでの最適化を行うことができ、準備するセルの個数が少数であっても、さまざまな特性を有する論理ゲートを構成できる。
【００２０】
各ＭＯＳトランジスタセルは図３に示すように、ドレイン領域Ｄと、ゲート領域Ｇと、ソース領域Ｓとを含んでいる。
【００２１】
図４はＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとの間隔を調節可能にした実施形態を示す図である。従来は図９に示すように、各ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間隔は固定されていたが、この実施形態ではＰＭＯＳトランジスタセルと、ＮＭＯＳトランジスタセルとの間隔を自在に調節可能とされる。これにより、たとえば各ＭＯＳトランジスタセルの大きさに応じて間隔を異ならせることができ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組合せによるＰＮＰＮ寄生サイリスタの注入源側に抵抗を接続したのと等価になり、ラッチアップ対策の点で有利になる。
【００２２】
図５はこの発明を適用してパストランジスタとＮＯＴ回路とを組み合わせた論理回路の一例を示す回路図である。ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３とを組み合わせたＮＯＴ回路の入力側に２個のＮＭＯＳトランジスタからなるパストランジスタ４，５が接続されている。パストランジスタ４，５の各ゲートに入力される制御信号に応じていずれかのパストランジスタが導通して入力１または２がＮＯＴ回路１に与えられる。
【００２３】
このような論理構成は、図６に示すようにレイアウトされる。すなわち、パストランジスタ４，５を構成するＮＭＯＳトランジスタセル６，７が配置され、ＮＭＯＳトランジスタセル７に隣接して、ＰＭＯＳトランジスタセル８およびＮＭＯＳトランジスタセル９からなるＮＯＴ回路１が配置される。
【００２４】
したがって、従来例ではＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる論理セルを用いてパストランジスタを構成していたのでＰＭＯＳトランジスタの領域が無駄になっていたのに対して、この実施形態によれば図６に示すように不要なＰＭＯＳトランジスタを設ける必要がなく、実装面積の激減化を図ることができる。
【００２５】
図面を参照してこの発明の一実施形態を説明したが、本発明は、図示した実施形態に限定されるものではない。本発明と同一の範囲内において、または均等の範囲内において、図示した実施形態に対して種々の変更を加えることが可能である。
【００２６】
【発明の効果】
以上のように、この発明によれば、セルを用いてレイアウト設計を行う際に、ＭＯＳトランジスタ単位で使用するセルを決定するようにしたので、従来のような論理セルよりも小さい単位であるトランジスタレベルでの最適化を行うことができ、準備するセルの個数が少数であっても、さまざまな特性を有する論理ゲートを構成できる。さらに、ＮＭＯＳトランジスタのみを多数配置することも可能となり、パストランジスタ論理の特徴である実装面積の低減化を実現可能にできる。
【図面の簡単な説明】
【図１】この発明の半導体集積回路のレイアウト設計方法による一実施形態を示す図である。
【図２】ＮＭＯＳトランジスタのセルを示す図である。
【図３】この発明で使用されるセルの構造を示す図である。
【図４】ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとの間隔を調節可能にした実施形態を示す図である。
【図５】この発明を適用してパストランジスタとＮＯＴ回路とを組み合わせた論理回路の一例を示す回路図である。
【図６】図５に示した論理回路のレイアウト配置図である。
【図７】この発明が適用される論理回路の一例のＮＯＴ回路の回路図である。
【図８】図７に示したＮＯＴ回路のレイアウト配置図である。
【図９】ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる論理セル群を示す図である。
【図１０】ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間隔が固定されていることを示す図である。
【図１１】パストランジスタを構成する場合に無駄な空間が生じることを説明するための図である。
【符号の説明】
１ 否定回路、２ ＰＭＯＳトランジスタ、３ ＮＭＯＳトランジスタ、４，５ パストランジスタ。
Claims (5)
- ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの相補的な組合せからなるＣＭＯＳ論理およびパストランジスタロジック回路を含む半導体集積回路において、
セルを用いてレイアウト設計を行う際に、ＭＯＳトランジスタ単位で使用するセルを決定することを特徴とする、半導体集積回路のレイアウト設計方法。 - ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの相補的な組合せからなるＣＭＯＳ論理で構成される半導体集積回路において、
前記ＰＭＯＳトランジスタセルと前記ＮＭＯＳトランジスタセルとの間の物理的距離をとり、その間を配線領域とすることを特徴とする、半導体集積回路のレイアウト設計方法。 - 前記ＰＭＯＳトランジスタセルと、前記ＮＭＯＳトランジスタセルはそれぞれの大きさの異なるセルが複数配列されており、各ＰＭＯＳトランジスタセルと各ＮＭＯＳトランジスタセルの物理的距離はそれぞれセルの大きさに応じて調節されることを特徴とする、請求項２に記載の半導体集積回路のレイアウト設計方法。
- さらに、前記パストランジスタを構成するためのＮＭＯＳトランジスタが複数配列されることを特徴とする、請求項２または３に記載の半導体集積回路のレイアウト設計方法。
- ＰＭＯＳトランジスタセルとＮＭＯＳトランジスタセルとの相補的な組合せからなるＣＭＯＳ論理で構成される半導体集積回路であって、
前記ＰＭＯＳトランジスタセルと前記ＮＭＯＳトランジスタセルとの間の物理的距離をとり、その間に論理回路を構成するための配線領域が設けられたことを特徴とする、半導体集積回路。
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|---|---|---|---|
| JP2002301678A JP2004140073A (ja) | 2002-10-16 | 2002-10-16 | 半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路 |
Applications Claiming Priority (1)
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| JP2002301678A JP2004140073A (ja) | 2002-10-16 | 2002-10-16 | 半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路 |
Publications (1)
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|---|---|
| JP2004140073A true JP2004140073A (ja) | 2004-05-13 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002301678A Pending JP2004140073A (ja) | 2002-10-16 | 2002-10-16 | 半導体集積回路のレイアウト設計方法およびこの方法により得られる半導体集積回路 |
Country Status (1)
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| JP (1) | JP2004140073A (ja) |
-
2002
- 2002-10-16 JP JP2002301678A patent/JP2004140073A/ja active Pending
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