JPS6272143A - 半導体集積回路のパタ−ン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路のパターン形成方法に関し、特
にカスタムのＬＳＩの設計に使用されるものである。

〔発明の技術分野とその問題点〕

最近、論理ＬＳＩの開発期間の短縮及び開発コストの低
減を目的とし、セミカスタムＬＳＩが発展している。な
かでも、数種類のスタンダードセルを構成要素として配
列し、計算機等により配置配線を行うスタンダードセル
方式のＬＳＩは、ゲートアレイと比べた場合、チップの
面積が小さくて済む等利点により、開発が非常に盛んで
ある。

即ち、従来、スタンダード方式のＬＳＩでは、第９図に
示す如く高さを揃えたスタンダードセル１を横方向に配
列しく配列したセルをカラム２と呼ぶ）、個々のセル１
間を配線（図示せず）で接続するもである。なお、図中
の３は、カラム２間に存在する配線領域である。しかし
、このスタンダードセル方式のＬＳＩは、手配線による
設計に比べると面積が著しく増大するため、チップのコ
ストか高くなるという欠点を有する。

そこで、チップの面積をすこしでも減少させるための工
夫がいくつか行なわれている。その−例として、つぎの
様な方法がある。

一般に、個々のセルには、すくなくとも−組の電源線（
Ｖｏ、線）及びグランド線（Ｖ８８線）が必要である。

デバイスとしてＣ（相補型）ＭＯＳを例にとれば、これ
らの電源線及びグランド線は夫々あるチャネルトランジ
スタのソース領域、あるいはｎチャネルトランジスタの
ソース領域に接続される。そこで、セルを設計する時に
これらのソース領域がセルの左端に置かれる様に設計す
る（第５図図示）。なお、同図で、１１はゲート電極用
の多結晶シリコン膜、１２は電源線に接続されたｎチャ
ネルトランジスタのソース領域、１３はグランド線に接
続されたｎチャネルトランジスタのソース領域、Ｗは素
子分離領域の幅を夫々示す。

ところで、ある種のスタンダードセルでは、この条件で
設計した場合、第６図に示す如くセルの右端に電源線に
接続されたｎチャネルトランジスタのソース領域１２ａ
（又はグランド線に接続されたｎチャネルトランジスタ
のソース領域）が配置される場合がある。なお、第６図
中の１４は、その他の電位にあるトランジスタのソース
領域又はドレイン領域である。この場合、これらのソー
ス領域は、第７図に示す如く右隣りのセルの左端のソー
ス領域と接してもよい。従って、本方式を使用しない場
合（第８図）と比べ素子分離領域の幅Ｗだけ横幅を小さ
くする事できる。

しかし、この方法を用いてもチップの面積を十分減少す
るには至らず、より一層の工夫が強く望まれている。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、チップ面積
を減少できる半導体集積回路のパターン形成方法を提供
することを目的とする。

〔発明の概要〕

本発明は、右端に電源及びグランドの電位となる領域を
夫々設けた第１のセル群と左端に電源及びグランドの電
位となる領域を夫々設けた第２のセル群を、交互に第１
のセル群の電源及びグランドの電位となる領域と第２の
セル群の電源及びグランドの電位となる領域が夫々重な
るように配置することを特徴とし、これによりチップ面
積の減少を図ったことを骨子とする。

〔発明の実施例〕

以下、本発明の一実施例を第１図〜第３図を参照して説
明する。ここで、第１図は第１のセル群の第１のスタン
ダードセルのパターン平面図、第２図は第２のセル群の
第２のスタンダードセルのパターン平面図、第３図はこ
れらスタンダードセルを配置したパターン平面図である
。

第１図において、２１は第１のスタンダードセル２２の
右端の設けられた電源電位のｎチャネルトランジスタの
ソース領域、２３は同セル２２の右端に設けられたグラ
ンド電位のｎチャネルトランジスタのソース領域、２４
はゲート電極となる多結晶：／リコン膜である。一方、
第２図において、３１は第２のスタンダードセル３２の
左端に設けられた電源電位のｎチャネルトランジスタの
ソース領域、３３は同セル３２の左端に設けられたグラ
ンド電位のｎチャネルトランジスタのソース領域、３４
はゲート電極となる多結晶シリコン膜である。本実施例
では、前記第１のスタンダードセル２２と第２のスタン
ダードセル３２を、第３図に示す如くそれらの各トラン
ジスタのソース領域が重なるように（具体的にソース領
域２１と３１．２３と３３）配置し、図示しないがこれ
らセルからなるセル群を複数交互に配列するものである
。

本発明によれば、第１のスタンダードセル２２と第２の
スタンダードセル３２を、各セル２２．３２のｐチャネ
ル、ｎチャネルトランジスタのソース領域が夫々重なる
ように配置するため、従来と比べ著しくチップ面積を減
少でき、コスト低減を図ることができる。即ち、前記し
たスタンダードセル２２．３２を従来方式で配置すると
第４図に示す様になるが、本発明では一組のセルにっき
幅りだけ短くなる。

なお、前記第１、第２のセル群は夫々個別に設計する事
も勿論可能であるが、第２のセル群として第１のセル群
のミラー反転（反転対称）を使用する事もてきる。この
場合、新しくセル群を設計する必要はない。

〔発明の効果〕

以上詳述した如く本発明によれば、チップ面積を従来に
比べ著しく低減し、もってコスト低減をなしえる半導体
集積回路のパターン形成方法を提供できる。

【図面の簡単な説明】

第１図は本発明に係る第１のセル群の第１のスタンダー
ドセルのパターン平面図、第２図は本発明に係る第２の
セル群の第２のスタンダードセルのパターン平面図、第
３図は第１図、第２図のスタンダードセルを本発明方法
により配置した場合のパターン平面図、第４図は同スタ
ンダードセルを従来法により配置した場合のパターン平
面図、第５図及び第６図は夫々従来のスタンダードセル
のパターン平面図、第７図は従来法によるスタンダード
セルの配置例を示すパターン平面図、第８図は第７図と
比較するための従来法によるパターン平面図、第９図は
スタンダードセル方式のＬＳＩの説明図である。 ２１．２３．３１．３３・・ソース領域、２２．３２・
・・スタンダードセル、４．３４・・・多結晶シリコン
膜。

Claims (2)

【特許請求の範囲】
1. （１）予め設計された単位機能のセルを一定方向に並べ
   て配置した後、配線を形成するスタンダードセル方式の
   半導体集積回路のパターン形成方法において、右端に電
   源及びグランドの電位となる領域を夫々設けた第１のセ
   ル群と左端に電源及びグランドの電位となる領域を夫々
   設けた第２のセル群を、交互に第１のセル群の電源及び
   グランドの電位となる領域と第２のセル群の電源及びグ
   ランドの電位となる領域が夫々重なるように配置するこ
   とを特徴とする半導体集積回路のパターン形成方法。
2. （２）第１、第２のセル群が夫々反転対象のパターンで
   形成されていることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路のパターン形成方法。