JPH037964Y2 - - Google Patents
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- Publication number
- JPH037964Y2 JPH037964Y2 JP8875086U JP8875086U JPH037964Y2 JP H037964 Y2 JPH037964 Y2 JP H037964Y2 JP 8875086 U JP8875086 U JP 8875086U JP 8875086 U JP8875086 U JP 8875086U JP H037964 Y2 JPH037964 Y2 JP H037964Y2
- Authority
- JP
- Japan
- Prior art keywords
- igfet
- switching
- load
- junction capacitance
- source
- Prior art date
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000003071 parasitic effect Effects 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 13
- 230000007257 malfunction Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は半導体記憶装置、特にIGFETを用い
たROM(Read Only Memory)の改良に関す
る。
たROM(Read Only Memory)の改良に関す
る。
(ロ) 従来の技術
ROMはIGFETをマトリツクス状に配列して形
成されていることは良く知られている。第2図に
周知のROMの等価回路図を示す。第2図におい
て行方向には負荷IGFET1に複数のスイツチン
グIGFET2…2を直列に接続し、また列方向に
は夫々のスイツチングIGFET2…2の夫々のゲ
ート電極に共通に複数の導電層A〜Fが設けら
れ、マトリツクスを構成している。負荷IGFET
1のドレインには電源VDDが、ゲートには電源
VSSが夫々印加され、夫々の行の一番下側のスイ
ツチングIGFET2のソースは接地されている。
成されていることは良く知られている。第2図に
周知のROMの等価回路図を示す。第2図におい
て行方向には負荷IGFET1に複数のスイツチン
グIGFET2…2を直列に接続し、また列方向に
は夫々のスイツチングIGFET2…2の夫々のゲ
ート電極に共通に複数の導電層A〜Fが設けら
れ、マトリツクスを構成している。負荷IGFET
1のドレインには電源VDDが、ゲートには電源
VSSが夫々印加され、夫々の行の一番下側のスイ
ツチングIGFET2のソースは接地されている。
(ハ) 考案が解決しようとする問題点
斯上の周知のROMにおいて、第1の状態とし
て導電層AのみがスイツチングIGFET2を遮断
し他の導電層B〜FはスイツチングIGFET2を
導通する信号が印加されているとき、図示したX
点はVDDであり、Y点は零電位である。次に第2
の状態として導電層AにスイツチングIGFET2
が導通する信号が印加され且つ導電層Fにスイツ
チングIGFET2が遮断される信号が印加され他
の導電層B〜Eが変らないときを考えると、X点
はVDDで変らず、Y点のみ零電位からVDDに変る
はずである。しかしながら導電層B〜Eをゲート
電極とするスイツチングIGFET2はそのソース
ドレイン拡散領域の接合容量を寄生容量として必
然的に持つので、この寄生容量に瞬間的に充電で
きないとY点にはすぐにVDDが現れない。ところ
が負荷IGFETは高インピーダンスに形成されて
いるので充電に十分な電流を供給できず、斯る寄
生容量に若充電を完了するまで零電位のまま残り
この結果X点が一時的に零電位に引かれ、X点を
入力として接続された論理回路が誤動作してしま
う問題点がある。
て導電層AのみがスイツチングIGFET2を遮断
し他の導電層B〜FはスイツチングIGFET2を
導通する信号が印加されているとき、図示したX
点はVDDであり、Y点は零電位である。次に第2
の状態として導電層AにスイツチングIGFET2
が導通する信号が印加され且つ導電層Fにスイツ
チングIGFET2が遮断される信号が印加され他
の導電層B〜Eが変らないときを考えると、X点
はVDDで変らず、Y点のみ零電位からVDDに変る
はずである。しかしながら導電層B〜Eをゲート
電極とするスイツチングIGFET2はそのソース
ドレイン拡散領域の接合容量を寄生容量として必
然的に持つので、この寄生容量に瞬間的に充電で
きないとY点にはすぐにVDDが現れない。ところ
が負荷IGFETは高インピーダンスに形成されて
いるので充電に十分な電流を供給できず、斯る寄
生容量に若充電を完了するまで零電位のまま残り
この結果X点が一時的に零電位に引かれ、X点を
入力として接続された論理回路が誤動作してしま
う問題点がある。
(ニ) 問題点を解決するための手段
本考案は斯上した問題点に鑑みてなされ、負荷
IGFETのスイツチングIGFETとの接続点となる
ソースあるいはドレイン領域を行間に延在させて
大きな接合容量を形成することにより、従来の問
題点を除去した半導体記憶装置を提供するもので
ある。
IGFETのスイツチングIGFETとの接続点となる
ソースあるいはドレイン領域を行間に延在させて
大きな接合容量を形成することにより、従来の問
題点を除去した半導体記憶装置を提供するもので
ある。
(ホ) 作用
本考案に依れば、負荷IGFETのソースあるい
はドレイン領域を行間に延在させて形成した接合
容量に大きな電荷を充電できるので、スイツチン
グIGFETの接合容量に瞬間的に充電でき、誤動
作を防止できる。
はドレイン領域を行間に延在させて形成した接合
容量に大きな電荷を充電できるので、スイツチン
グIGFETの接合容量に瞬間的に充電でき、誤動
作を防止できる。
(ヘ) 実施例
本考案の一実施例を第1図を参照して詳述す
る。なお第2図と同一構成要素には同一符号を付
して説明する。
る。なお第2図と同一構成要素には同一符号を付
して説明する。
第1図において実線で囲まれた部分はソースド
レイン領域となる拡散領域を示し、点線で囲まれ
た部分は半導体基板上の酸化膜(透明として図示
せず)上に設けられたゲート電極となる導電層を
示し、斜線部分は夫々のIGFETのチヤンネル領
域を示している。また第1図の上側2行は第2図
の等価回路と対応させている。
レイン領域となる拡散領域を示し、点線で囲まれ
た部分は半導体基板上の酸化膜(透明として図示
せず)上に設けられたゲート電極となる導電層を
示し、斜線部分は夫々のIGFETのチヤンネル領
域を示している。また第1図の上側2行は第2図
の等価回路と対応させている。
第1図の左側に一列に形成されているのがPチ
ヤンネル型の負荷IGFET1であり、高インピー
ダンスを要求されるためチヤンネル長を長くする
ので、パターンサイズがスイツチングIGFET2
に比べて大きくなる。各々の負荷IGFET1には
行方向に島状にソースドレイン領域5を拡散して
導電層A〜Fをゲート電極とする複数のNチヤン
ネル型スイツチングIGFET2を形成する。一番
右端のスイツチングIGFET2のソース領域は接
地される。
ヤンネル型の負荷IGFET1であり、高インピー
ダンスを要求されるためチヤンネル長を長くする
ので、パターンサイズがスイツチングIGFET2
に比べて大きくなる。各々の負荷IGFET1には
行方向に島状にソースドレイン領域5を拡散して
導電層A〜Fをゲート電極とする複数のNチヤン
ネル型スイツチングIGFET2を形成する。一番
右端のスイツチングIGFET2のソース領域は接
地される。
本考案の最大の特徴は負荷IGFET1のドレイ
ン領域を導電層A〜Fの下に行方向に設けた島状
のソースドレイン領域と並列に延在させて行間に
細長い拡散領域6を設けることにある。この拡散
領域6はソースドレイン領域と同時に拡散して形
成され、この拡散領域6の接合容量が等価的に負
荷IGFET1のドレインに接続される。斯る拡散
領域6の接合容量は並列に設けたスイツチング
IGFET2のソースドレイン領域5で形成される
接合容量より約2倍くらい大きくなるので、前述
した状態のとき拡散領域6の接合容量の電荷でス
イツチングIGFET2を通してソースドレイン領
域5の接合容量に充電できる。
ン領域を導電層A〜Fの下に行方向に設けた島状
のソースドレイン領域と並列に延在させて行間に
細長い拡散領域6を設けることにある。この拡散
領域6はソースドレイン領域と同時に拡散して形
成され、この拡散領域6の接合容量が等価的に負
荷IGFET1のドレインに接続される。斯る拡散
領域6の接合容量は並列に設けたスイツチング
IGFET2のソースドレイン領域5で形成される
接合容量より約2倍くらい大きくなるので、前述
した状態のとき拡散領域6の接合容量の電荷でス
イツチングIGFET2を通してソースドレイン領
域5の接合容量に充電できる。
また負荷IGFET1のソース領域は出力信号の
取り出しのために図示の如く負荷IGFET1と並
列してその拡散領域7を延在させて負荷IGFET
1のゲート電極と交差させる必要があり、更に図
示しないが配線でVDDを供給する負荷IGFET1の
ソース領域と交差する必要がある。従つて負荷
IGFET1の占有する面積は大きくなるので、各
行間に本発明の拡散領域6を設けても実質的に
ROMの面積は増大しないのである。
取り出しのために図示の如く負荷IGFET1と並
列してその拡散領域7を延在させて負荷IGFET
1のゲート電極と交差させる必要があり、更に図
示しないが配線でVDDを供給する負荷IGFET1の
ソース領域と交差する必要がある。従つて負荷
IGFET1の占有する面積は大きくなるので、各
行間に本発明の拡散領域6を設けても実質的に
ROMの面積は増大しないのである。
(ト) 考案の効果
本考案に依れば、負荷IGFETのソース領域を
各行間のスペースを利用して延在させた拡散領域
の接合容量を用いて大きくすることにより、充電
性を大巾に改善して半導体記憶装置の誤動作を容
易に防止できる利点を有する。
各行間のスペースを利用して延在させた拡散領域
の接合容量を用いて大きくすることにより、充電
性を大巾に改善して半導体記憶装置の誤動作を容
易に防止できる利点を有する。
また各行間のスペースを利用するので、ROM
の占有面積をほとんど増大させることなく負荷
IGFETの接合容量を増大できる利点を有する。
の占有面積をほとんど増大させることなく負荷
IGFETの接合容量を増大できる利点を有する。
第1図は本考案に依る半導体記憶装置を説明す
る上面図、第2図は周知のROMを説明する等価
回路図である。 1は負荷IGFET、2はスイツチングIGFET、
5はソースドレイン領域、6は本発明の特徴とす
る拡散領域、7はROMの出力取り出しのための
拡散領域である。
る上面図、第2図は周知のROMを説明する等価
回路図である。 1は負荷IGFET、2はスイツチングIGFET、
5はソースドレイン領域、6は本発明の特徴とす
る拡散領域、7はROMの出力取り出しのための
拡散領域である。
Claims (1)
- 負荷絶縁ゲート型電界効果トランジスタ(以下
IGFETという。)に直列に接続される複数のスイ
ツチングIGFETで形成される行と前記スイツチ
ングIGFETのゲート電極として働く複数の導電
層の列で構成されるマトリツクス状半導体記憶装
置において、前記負荷IGFETと前記スイツチン
グIGFETとの接続点にある前記負荷IGFETのソ
ースあるいはドレイン領域を前記行間に延在させ
て前記スイツチングIGFETの寄生容量より大き
い接合容量を形成し、前記接合容量の電荷で前記
スイツチングIGFETの接合容量へ充電すること
を特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8875086U JPH037964Y2 (ja) | 1986-06-11 | 1986-06-11 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8875086U JPH037964Y2 (ja) | 1986-06-11 | 1986-06-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS624149U JPS624149U (ja) | 1987-01-12 |
JPH037964Y2 true JPH037964Y2 (ja) | 1991-02-27 |
Family
ID=30642189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8875086U Expired JPH037964Y2 (ja) | 1986-06-11 | 1986-06-11 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH037964Y2 (ja) |
-
1986
- 1986-06-11 JP JP8875086U patent/JPH037964Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS624149U (ja) | 1987-01-12 |
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