JPH037964Y2 - - Google Patents

Info

Publication number
JPH037964Y2
JPH037964Y2 JP8875086U JP8875086U JPH037964Y2 JP H037964 Y2 JPH037964 Y2 JP H037964Y2 JP 8875086 U JP8875086 U JP 8875086U JP 8875086 U JP8875086 U JP 8875086U JP H037964 Y2 JPH037964 Y2 JP H037964Y2
Authority
JP
Japan
Prior art keywords
igfet
switching
load
junction capacitance
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP8875086U
Other languages
English (en)
Other versions
JPS624149U (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP8875086U priority Critical patent/JPH037964Y2/ja
Publication of JPS624149U publication Critical patent/JPS624149U/ja
Application granted granted Critical
Publication of JPH037964Y2 publication Critical patent/JPH037964Y2/ja
Expired legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【考案の詳細な説明】 (イ) 産業上の利用分野 本考案は半導体記憶装置、特にIGFETを用い
たROM（Read Only Memory）の改良に関す
る。
(ロ) 従来の技術 ROMはIGFETをマトリツクス状に配列して形
成されていることは良く知られている。第２図に
周知のROMの等価回路図を示す。第２図におい
て行方向には負荷IGFET１に複数のスイツチン
グIGFET２…２を直列に接続し、また列方向に
は夫々のスイツチングIGFET２…２の夫々のゲ
ート電極に共通に複数の導電層Ａ〜Ｆが設けら
れ、マトリツクスを構成している。負荷IGFET
１のドレインには電源VDDが、ゲートには電源
VSSが夫々印加され、夫々の行の一番下側のスイ
ツチングIGFET２のソースは接地されている。
(ハ) 考案が解決しようとする問題点 斯上の周知のROMにおいて、第１の状態とし
て導電層ＡのみがスイツチングIGFET２を遮断
し他の導電層Ｂ〜ＦはスイツチングIGFET２を
導通する信号が印加されているとき、図示したＸ
点はVDDであり、Ｙ点は零電位である。次に第２
の状態として導電層ＡにスイツチングIGFET２
が導通する信号が印加され且つ導電層Ｆにスイツ
チングIGFET２が遮断される信号が印加され他
の導電層Ｂ〜Ｅが変らないときを考えると、Ｘ点
はVDDで変らず、Ｙ点のみ零電位からVDDに変る
はずである。しかしながら導電層Ｂ〜Ｅをゲート
電極とするスイツチングIGFET２はそのソース
ドレイン拡散領域の接合容量を寄生容量として必
然的に持つので、この寄生容量に瞬間的に充電で
きないとＹ点にはすぐにVDDが現れない。ところ
が負荷IGFETは高インピーダンスに形成されて
いるので充電に十分な電流を供給できず、斯る寄
生容量に若充電を完了するまで零電位のまま残り
この結果Ｘ点が一時的に零電位に引かれ、Ｘ点を
入力として接続された論理回路が誤動作してしま
う問題点がある。
(ニ) 問題点を解決するための手段 本考案は斯上した問題点に鑑みてなされ、負荷
IGFETのスイツチングIGFETとの接続点となる
ソースあるいはドレイン領域を行間に延在させて
大きな接合容量を形成することにより、従来の問
題点を除去した半導体記憶装置を提供するもので
ある。
(ホ) 作用 本考案に依れば、負荷IGFETのソースあるい
はドレイン領域を行間に延在させて形成した接合
容量に大きな電荷を充電できるので、スイツチン
グIGFETの接合容量に瞬間的に充電でき、誤動
作を防止できる。
(ヘ) 実施例 本考案の一実施例を第１図を参照して詳述す
る。なお第２図と同一構成要素には同一符号を付
して説明する。
第１図において実線で囲まれた部分はソースド
レイン領域となる拡散領域を示し、点線で囲まれ
た部分は半導体基板上の酸化膜（透明として図示
せず）上に設けられたゲート電極となる導電層を
示し、斜線部分は夫々のIGFETのチヤンネル領
域を示している。また第１図の上側２行は第２図
の等価回路と対応させている。
第１図の左側に一列に形成されているのがＰチ
ヤンネル型の負荷IGFET１であり、高インピー
ダンスを要求されるためチヤンネル長を長くする
ので、パターンサイズがスイツチングIGFET２
に比べて大きくなる。各々の負荷IGFET１には
行方向に島状にソースドレイン領域５を拡散して
導電層Ａ〜Ｆをゲート電極とする複数のＮチヤン
ネル型スイツチングIGFET２を形成する。一番
右端のスイツチングIGFET２のソース領域は接
地される。
本考案の最大の特徴は負荷IGFET１のドレイ
ン領域を導電層Ａ〜Ｆの下に行方向に設けた島状
のソースドレイン領域と並列に延在させて行間に
細長い拡散領域６を設けることにある。この拡散
領域６はソースドレイン領域と同時に拡散して形
成され、この拡散領域６の接合容量が等価的に負
荷IGFET１のドレインに接続される。斯る拡散
領域６の接合容量は並列に設けたスイツチング
IGFET２のソースドレイン領域５で形成される
接合容量より約２倍くらい大きくなるので、前述
した状態のとき拡散領域６の接合容量の電荷でス
イツチングIGFET２を通してソースドレイン領
域５の接合容量に充電できる。
また負荷IGFET１のソース領域は出力信号の
取り出しのために図示の如く負荷IGFET１と並
列してその拡散領域７を延在させて負荷IGFET
１のゲート電極と交差させる必要があり、更に図
示しないが配線でVDDを供給する負荷IGFET１の
ソース領域と交差する必要がある。従つて負荷
IGFET１の占有する面積は大きくなるので、各
行間に本発明の拡散領域６を設けても実質的に
ROMの面積は増大しないのである。
(ト) 考案の効果 本考案に依れば、負荷IGFETのソース領域を
各行間のスペースを利用して延在させた拡散領域
の接合容量を用いて大きくすることにより、充電
性を大巾に改善して半導体記憶装置の誤動作を容
易に防止できる利点を有する。
また各行間のスペースを利用するので、ROM
の占有面積をほとんど増大させることなく負荷
IGFETの接合容量を増大できる利点を有する。
【図面の簡単な説明】
第１図は本考案に依る半導体記憶装置を説明す
る上面図、第２図は周知のROMを説明する等価
回路図である。 １は負荷IGFET、２はスイツチングIGFET、
５はソースドレイン領域、６は本発明の特徴とす
る拡散領域、７はROMの出力取り出しのための
拡散領域である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 負荷絶縁ゲート型電界効果トランジスタ（以下
    IGFETという。）に直列に接続される複数のスイ
    ツチングIGFETで形成される行と前記スイツチ
    ングIGFETのゲート電極として働く複数の導電
    層の列で構成されるマトリツクス状半導体記憶装
    置において、前記負荷IGFETと前記スイツチン
    グIGFETとの接続点にある前記負荷IGFETのソ
    ースあるいはドレイン領域を前記行間に延在させ
    て前記スイツチングIGFETの寄生容量より大き
    い接合容量を形成し、前記接合容量の電荷で前記
    スイツチングIGFETの接合容量へ充電すること
    を特徴とする半導体記憶装置。
JP8875086U 1986-06-11 1986-06-11 Expired JPH037964Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8875086U JPH037964Y2 (ja) 1986-06-11 1986-06-11

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8875086U JPH037964Y2 (ja) 1986-06-11 1986-06-11

Publications (2)

Publication Number Publication Date
JPS624149U JPS624149U (ja) 1987-01-12
JPH037964Y2 true JPH037964Y2 (ja) 1991-02-27

Family

ID=30642189

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8875086U Expired JPH037964Y2 (ja) 1986-06-11 1986-06-11

Country Status (1)

Country Link
JP (1) JPH037964Y2 (ja)

Also Published As

Publication number Publication date
JPS624149U (ja) 1987-01-12

Similar Documents

Publication Publication Date Title
US4562453A (en) Complementary metal-oxide semiconductor integrated circuit device of master slice type
JPS5837637B2 (ja) 電気的に切換え可能な読取り専門記憶装置
JPH04233756A (ja) 共有電極を有する複数のトランジスタ構造から成る集積回路
US4524377A (en) Integrated circuit
JPH02241280A (ja) 集積回路
US4245324A (en) Compact programmable logic read array having multiple outputs
JP2765583B2 (ja) 半導体メモリ装置
JPH037964Y2 (ja)
US5434436A (en) Master-slice type semiconductor integrated circuit device having multi-power supply voltage
JPS6329833B2 (ja)
JPH0831581B2 (ja) 半導体装置
JPS6318339B2 (ja)
JP2575760B2 (ja) 集積回路の配線構造
JPH10261781A (ja) 半導体装置及びシステム
JP2830781B2 (ja) マスタスライス型ゲートアレイ
JP2634800B2 (ja) 半導体集積回路スタンダードセル
JPS5820146B2 (ja) ハンドウタイキオクカイロ
JPH0527988B2 (ja)
JPS6272143A (ja) 半導体集積回路のパタ−ン形成方法
JPH03116867A (ja) 半導体集積回路装置
JPH0774252A (ja) 半導体集積回路
JP2862655B2 (ja) 半導体記憶装置
JPS6254939A (ja) モノリシツク集積回路
JPH0831524B2 (ja) 半導体集積回路装置
JPS63194348A (ja) ゲ−トアレイ