JPH03116867A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03116867A JPH03116867A JP25189489A JP25189489A JPH03116867A JP H03116867 A JPH03116867 A JP H03116867A JP 25189489 A JP25189489 A JP 25189489A JP 25189489 A JP25189489 A JP 25189489A JP H03116867 A JPH03116867 A JP H03116867A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 11
- 238000007599 discharging Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、トーテム
ポール型出力段回路を有する半導体集積回路装置に適用
して有効な技術に関するものである。
ポール型出力段回路を有する半導体集積回路装置に適用
して有効な技術に関するものである。
論理ＬＳＩとして、バイポーラトランジスタと相補型Ｍ
Ｉ ＳＦＥＴ（ＣＭＯ５）とを混在させたものがある。
Ｉ ＳＦＥＴ（ＣＭＯ５）とを混在させたものがある。
この種の論理ＬＳＩに搭載される論理回路例えばＮＡＮ
Ｄゲート回路の出力段回路は、トーテムポール型出力段
回路で構成されている。
Ｄゲート回路の出力段回路は、トーテムポール型出力段
回路で構成されている。
このトーテムポール型出力段回路は、動作電源（ＶＣ，
：例えば５Ｖ）と基ｉ！！電源（Ｖ、、 ：例えばＯＶ
）との間に充電経路を構成するバイポーラトランシタと
放電経路を構成するバイポーラトランジスタとを配置し
ている。トーテムポール型出力段回路は、前記充電経路
を構成するバイポーラトランジスタ（ｎ ｐ ｎ型）の
エミッタと放電経路を構成するバイポーラトランジスタ
（ｎ ｐ ｎ型）のコレクタとを接続し、このエミッタ
とコレクタとを出力ノード部として構成している。この
トーテムポール型出力段回路は駆動能力が高い特徴があ
る。
：例えば５Ｖ）と基ｉ！！電源（Ｖ、、 ：例えばＯＶ
）との間に充電経路を構成するバイポーラトランシタと
放電経路を構成するバイポーラトランジスタとを配置し
ている。トーテムポール型出力段回路は、前記充電経路
を構成するバイポーラトランジスタ（ｎ ｐ ｎ型）の
エミッタと放電経路を構成するバイポーラトランジスタ
（ｎ ｐ ｎ型）のコレクタとを接続し、このエミッタ
とコレクタとを出力ノード部として構成している。この
トーテムポール型出力段回路は駆動能力が高い特徴があ
る。
しかし、前記トーテムポール型出力段回路は、出力ノー
ド部に表われる充放電々圧つまり出力信号レベルをフル
振幅することができない。つまり、充電経路のバイポー
ラトランジスタ及び放電経路のバイポーラトランジスタ
のベース、エミッタ間の電圧（Ｖ、、）は約Ｏ，ＳＶで
あるため、出力ノード部に表われる充電時の出力レベル
は例えば■ｃｃ（５，ＯＶ） −Ｖ ｔｈ （０，８Ｖ
）となり、出力ノード部に表われる放電時の出力信号レ
ベルは例えばｖＥＥ（Ｏｖ）＋Ｖｔｈ（０，８Ｖ）とな
るので、出力信号レベルの振幅はハイレベル側で４．２
Ｖ、ロウレベル側で０．８Ｖでしかなく、出力信号レベ
ルはハイレベル側でｖｃいロウレベル側でｖＥＥにする
ことができない、このようなトーテムポール型出力段回
路では、次段の論理回路の入力段回路であるＣＭＯＳゲ
ート回路に入力される入力信号レベルをフル振幅するこ
とができないので、ｐチャネルＭＩＳＦＥＴ、ｎチャネ
／Ｌ／ＭＩＳＦＥＴ（７）夫々のｖｔｈが０．８Ｖより
低い場合、この入力段回路のＰチャネルＭＩＳＦＥＴ、
ｎチャネルＭＩＳＦＥＴの両方がＯＮ状態となり、Ｖ（
１０ＶＢ２間にリーク電流が生じる。
ド部に表われる充放電々圧つまり出力信号レベルをフル
振幅することができない。つまり、充電経路のバイポー
ラトランジスタ及び放電経路のバイポーラトランジスタ
のベース、エミッタ間の電圧（Ｖ、、）は約Ｏ，ＳＶで
あるため、出力ノード部に表われる充電時の出力レベル
は例えば■ｃｃ（５，ＯＶ） −Ｖ ｔｈ （０，８Ｖ
）となり、出力ノード部に表われる放電時の出力信号レ
ベルは例えばｖＥＥ（Ｏｖ）＋Ｖｔｈ（０，８Ｖ）とな
るので、出力信号レベルの振幅はハイレベル側で４．２
Ｖ、ロウレベル側で０．８Ｖでしかなく、出力信号レベ
ルはハイレベル側でｖｃいロウレベル側でｖＥＥにする
ことができない、このようなトーテムポール型出力段回
路では、次段の論理回路の入力段回路であるＣＭＯＳゲ
ート回路に入力される入力信号レベルをフル振幅するこ
とができないので、ｐチャネルＭＩＳＦＥＴ、ｎチャネ
／Ｌ／ＭＩＳＦＥＴ（７）夫々のｖｔｈが０．８Ｖより
低い場合、この入力段回路のＰチャネルＭＩＳＦＥＴ、
ｎチャネルＭＩＳＦＥＴの両方がＯＮ状態となり、Ｖ（
１０ＶＢ２間にリーク電流が生じる。
そこで１本発明者が開発中の半導体集積回路装置は、充
電経路のバイポーラトランジスタ及び放電経路のバイポ
ーラトランジスタの夫々のエミッタ、ベース間に抵抗素
子を挿入し、出力ノード部に表われる出力信号レベルを
フル振幅（５，ＯＶ、０■）させている。
電経路のバイポーラトランジスタ及び放電経路のバイポ
ーラトランジスタの夫々のエミッタ、ベース間に抵抗素
子を挿入し、出力ノード部に表われる出力信号レベルを
フル振幅（５，ＯＶ、０■）させている。
前記抵抗素子は約２０にΩの高抵抗素子で形成されてい
る。その理由は下記の通りである。前記充電経路のバイ
ポーラトランジスタ及び放電経路のバイポーラトランジ
スタの夫々のコレクタ、エミッタ間に流れる電流Ｉは、
スイッチングを短時間で行わせるために、大きい方が望
ましい。この電流Ｉはバイポーラトランジスタの電流増
幅率り２．：とベース電流工、との積で表わされるＣＩ
＝ｈｒＥＴｓ）。ベース、エミッタ間に挿入される抵抗
素子の抵抗値が小さいと、ベース電流Ｉ、は抵抗素子に
多く流れてしまい、小さくなるので、電流Ｉは小さくな
る。したがって、前記抵抗素子を高抵抗素子にしてベー
ス電流１．を増加すれば、電流Ｉを大きくすることがで
きる。
る。その理由は下記の通りである。前記充電経路のバイ
ポーラトランジスタ及び放電経路のバイポーラトランジ
スタの夫々のコレクタ、エミッタ間に流れる電流Ｉは、
スイッチングを短時間で行わせるために、大きい方が望
ましい。この電流Ｉはバイポーラトランジスタの電流増
幅率り２．：とベース電流工、との積で表わされるＣＩ
＝ｈｒＥＴｓ）。ベース、エミッタ間に挿入される抵抗
素子の抵抗値が小さいと、ベース電流Ｉ、は抵抗素子に
多く流れてしまい、小さくなるので、電流Ｉは小さくな
る。したがって、前記抵抗素子を高抵抗素子にしてベー
ス電流１．を増加すれば、電流Ｉを大きくすることがで
きる。
本発明者が開発中の半導体集積回路装置はインターフェ
イス回路をＥＣＬ回路で構成している。
イス回路をＥＣＬ回路で構成している。
このＥＣＬ回路の負荷抵抗素子は拡散層抵抗で形成して
おり、製造プロセス工程数を低減するため、前記トーテ
ムポール型出力段回路に配置された前記高抵抗素子は、
ＥＣＬ回路の拡散層抵抗と同一プロセス工程で形成され
る。
おり、製造プロセス工程数を低減するため、前記トーテ
ムポール型出力段回路に配置された前記高抵抗素子は、
ＥＣＬ回路の拡散層抵抗と同一プロセス工程で形成され
る。
前述の半導体集積回路装置において、ＥＣＬ回路の拡散
層抵抗のシート抵抗値は約５００Ω／口に設定している
。トーテムポール型出力段回路を構成しているバイポー
ラトランジスタのベース、エミッタ間に挿入される高抵
抗素子は約２０にΩの抵抗値を必要とするため、この高
抵抗素子は例えば、４Ｘ１６０μｍ２という大面積にな
る。このため、前記高抵抗素子の占有面積が増大するの
で、半導体集積回路装置の集積度が低下するという問題
があった。
層抵抗のシート抵抗値は約５００Ω／口に設定している
。トーテムポール型出力段回路を構成しているバイポー
ラトランジスタのベース、エミッタ間に挿入される高抵
抗素子は約２０にΩの抵抗値を必要とするため、この高
抵抗素子は例えば、４Ｘ１６０μｍ２という大面積にな
る。このため、前記高抵抗素子の占有面積が増大するの
で、半導体集積回路装置の集積度が低下するという問題
があった。
本発明の目的は、トーテムポール型出力段回路を有する
半導体集積回路装置の集積度を向上させることが可能な
技術を提供することにある。
半導体集積回路装置の集積度を向上させることが可能な
技術を提供することにある。
本発明の他の目的は、基本セル内の素子間及び基本セル
間を結線するゲートアレイ方式を採用する前記半導体集
積回路装置において、前記基本セル内の結線の自由度を
高め、集積度を向上することが可能な技術を提供するこ
とにある。
間を結線するゲートアレイ方式を採用する前記半導体集
積回路装置において、前記基本セル内の結線の自由度を
高め、集積度を向上することが可能な技術を提供するこ
とにある。
本発明の他の目的は、前記ゲートアレイ方式を採用する
半導体集積回路装置において、電源ノイズを低減し、電
気的信頼性を向上させることが可能な技術を提供するこ
とにある。
半導体集積回路装置において、電源ノイズを低減し、電
気的信頼性を向上させることが可能な技術を提供するこ
とにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
（１）動作電位と基準電位との間にトーテムポール型出
力段回路を配置した半導体集積回路装置において、前記
出力段回路を構成する充電経路のバイポーラトランジス
タのベース、エミッタ間にｐチャネルＭＩＳＦＥＴを設
け、放電経路のバイポーラトランジスタのベース、エミ
ッタ間にｎチャネルＭＩＳＦＥＴを設ける。
力段回路を配置した半導体集積回路装置において、前記
出力段回路を構成する充電経路のバイポーラトランジス
タのベース、エミッタ間にｐチャネルＭＩＳＦＥＴを設
け、放電経路のバイポーラトランジスタのベース、エミ
ッタ間にｎチャネルＭＩＳＦＥＴを設ける。
（２）動作電位と基準電位との間にトーテムポール型出
力段回路を有する基本セルが複数個規則的に配列され、
この基本セル内の素子間及び基本セル間を結線するゲー
トアレイ方式を採用する半導体集積回路装置において、
前記基本セルの出力段回路を構成する充電経路のバイポ
ーラトランジスタのベース、エミッタ間にｐチャネルＭ
ＩＳＦＥＴを設け、放電経路のバイポーラトランジスタ
のベース、エミッタ間にｎチャネルＭＩＳＦＥＴを設け
、前記基本セル内の各素子間を結線する配線と異なる配
線層で形成された基本セルに電源を供給する動作電源配
線、基準電源配線の夫々を設け、該動作電源配線に前記
出力段回路のれチャネルＭＩＳＦＥＴのゲートを接続す
ると共に、前記基準電源配線にｐチャネルＭＩＳＦＥＴ
のゲートを接続する。
力段回路を有する基本セルが複数個規則的に配列され、
この基本セル内の素子間及び基本セル間を結線するゲー
トアレイ方式を採用する半導体集積回路装置において、
前記基本セルの出力段回路を構成する充電経路のバイポ
ーラトランジスタのベース、エミッタ間にｐチャネルＭ
ＩＳＦＥＴを設け、放電経路のバイポーラトランジスタ
のベース、エミッタ間にｎチャネルＭＩＳＦＥＴを設け
、前記基本セル内の各素子間を結線する配線と異なる配
線層で形成された基本セルに電源を供給する動作電源配
線、基準電源配線の夫々を設け、該動作電源配線に前記
出力段回路のれチャネルＭＩＳＦＥＴのゲートを接続す
ると共に、前記基準電源配線にｐチャネルＭＩＳＦＥＴ
のゲートを接続する。
（３）前記動作電源配線上には、前記基本セル内の各素
子間を結線する配線層と同一配線層で形成された基準電
源配線を設け、前記基準電源配線上には、前記基本セル
内の各素子間を結線する配線層と同一配線層で形成され
た動作ｉ！源配線を設ける。
子間を結線する配線層と同一配線層で形成された基準電
源配線を設け、前記基準電源配線上には、前記基本セル
内の各素子間を結線する配線層と同一配線層で形成され
た動作ｉ！源配線を設ける。
上述した手段（１）によれば、前記ｐチャネルＭＩＳＦ
ＥＴ、ｎチャネルＭＩＳＦＥＴの夫々は、例えばゲート
幅５μｍ、ゲート長４μｍとした場合、約２０μｍの面
積で約１７にΩの抵抗値を有する高抵抗素子として使用
することができるので、この高抵抗素子の占有面積を縮
小することができ、半導体集積回路装置の集積度を向上
することができる。
ＥＴ、ｎチャネルＭＩＳＦＥＴの夫々は、例えばゲート
幅５μｍ、ゲート長４μｍとした場合、約２０μｍの面
積で約１７にΩの抵抗値を有する高抵抗素子として使用
することができるので、この高抵抗素子の占有面積を縮
小することができ、半導体集積回路装置の集積度を向上
することができる。
上述した手段（２）によれば、ｐチャネルＭＩＳＦＥＴ
のゲートと基準電源配線、ｎチャネルＭＩＳＦＥＴのゲ
ートと動作電源配線の夫々の接続配線は、基本セル内の
各素子間を結線する配線層と異なるので、基本セル内の
各素子間の結線の自由度が向上（結線の無駄な引き回し
がなくなる）し、半導体集積回路装置の集積度を向上す
ることができる。
のゲートと基準電源配線、ｎチャネルＭＩＳＦＥＴのゲ
ートと動作電源配線の夫々の接続配線は、基本セル内の
各素子間を結線する配線層と異なるので、基本セル内の
各素子間の結線の自由度が向上（結線の無駄な引き回し
がなくなる）し、半導体集積回路装置の集積度を向上す
ることができる。
上述した手段（３）によれば、動作電源配線と基準電源
配線とを重ね合せ、動作電位と基準電位との間に平滑コ
ンデンサを形成することができるので、この平滑コンデ
ンサにより電源ノイズを吸収し、半導体集積回路装置の
電気的信頼性を向上することができる。
配線とを重ね合せ、動作電位と基準電位との間に平滑コ
ンデンサを形成することができるので、この平滑コンデ
ンサにより電源ノイズを吸収し、半導体集積回路装置の
電気的信頼性を向上することができる。
以下、本発明の構成について、ゲートアレイ方式を採用
する混在型半導体集積回路装置に本発明を適用した一実
施例とともに説明する。
する混在型半導体集積回路装置に本発明を適用した一実
施例とともに説明する。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
本発明の一実施例であるゲートアレイ方式を採用する混
在型半導体集積回路装置の概略構成を第２図（チップレ
イアウト図）で示す。
在型半導体集積回路装置の概略構成を第２図（チップレ
イアウト図）で示す。
第２図に示すように、ゲートアレイ方式を採用する半導
体集積回路装置１は平面が方形状のチップ（例えば単結
晶珪素基板）で構成されている。半導体集積回路装置１
は方形状の各辺に沿った最外周部分に複数の外部端子（
ポンディングパッド）２を配置している。この外部端子
２の内側には外部端子２の配列に沿って複数の人出カバ
ソファ回路３が配列されている。前記入出力バッファ回
路３は１つ（又は複数）の外部端子２に対応する位置に
配置されている。人出力バッファ回路３は、その構成を
詳細に示していないが入力バッファ回路用セル（例えば
ＥＣＬ回路用セル）及び出カバソファ回路用セルで構成
されている。
体集積回路装置１は平面が方形状のチップ（例えば単結
晶珪素基板）で構成されている。半導体集積回路装置１
は方形状の各辺に沿った最外周部分に複数の外部端子（
ポンディングパッド）２を配置している。この外部端子
２の内側には外部端子２の配列に沿って複数の人出カバ
ソファ回路３が配列されている。前記入出力バッファ回
路３は１つ（又は複数）の外部端子２に対応する位置に
配置されている。人出力バッファ回路３は、その構成を
詳細に示していないが入力バッファ回路用セル（例えば
ＥＣＬ回路用セル）及び出カバソファ回路用セルで構成
されている。
入出力バッファ回路３で囲まれた半導体集積回路装置１
の中央部分は、論理回路を形成する論理回路部である。
の中央部分は、論理回路を形成する論理回路部である。
この論理回路部には同図に示すように基本ブロック４が
行列状にかつ規則的に複数配置されている。列方向に配
置された複数の基本ブロック４は基本ブロック列５を形
成している。
行列状にかつ規則的に複数配置されている。列方向に配
置された複数の基本ブロック４は基本ブロック列５を形
成している。
基本ブロック列５は所定の間隔をおいて行方向に複数配
置されている。前記基本ブロック４は、基本ブロック列
５を形成する繰り返しパターンの基本単位（最小の繰り
返しパターン）として構成されている。基本ブロック列
５間は基本ブロック４間（又は基本セル間又は基本セル
で形成される論理回路間）を接続する結線用配線が形成
される配線形成領域（配線チャネル領域）６として使用
されている。
置されている。前記基本ブロック４は、基本ブロック列
５を形成する繰り返しパターンの基本単位（最小の繰り
返しパターン）として構成されている。基本ブロック列
５間は基本ブロック４間（又は基本セル間又は基本セル
で形成される論理回路間）を接続する結線用配線が形成
される配線形成領域（配線チャネル領域）６として使用
されている。
前記基本ブロック４の具体的な構成を第１図（要部平面
図）で示す。
図）で示す。
第１図に示すように、基本ブロック４は４つの基本セル
４Ａ、４Ｂ、４Ｃ及び４Ｄで形成されている。
４Ａ、４Ｂ、４Ｃ及び４Ｄで形成されている。
この４つのうちの１つの基本セル４ＡはｐチャネルＭＩ
ＳＦＥＴ、ｎチャネルＭＩＳＦＥＴ及びバイポーラトラ
ンジスタで構成されている。
ＳＦＥＴ、ｎチャネルＭＩＳＦＥＴ及びバイポーラトラ
ンジスタで構成されている。
前記ｐチャネルＭＩＳＦＥＴは３つのＰチャネルＭＩＳ
ＦＥＴＱｐ□、３つのｐチャネルＭＩＳＦＥＴＱｐ、、
２つのｐチャネルＭＩＳＦＥＴＱρ、及び１つのｐチャ
ネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ ＱＰ４で構成されている
。前記ｎチャネルＭＩ ５ＦＥＴは３つのｎチャネルＭ
ＩＳＦＥＴＱｎ、、３つのｎチャネルＭＩＳＦＥＴＱｎ
、’、−３つのｎチャネルＭＩＳＦＥＴＱｎ３．３つの
ｎチャネルＭＩＳＦＥＴＱｎ４．２つのｎチャネルＭＩ
ＳＦＥＴＱｎｓ及び１つのｎチャネルＭＩＳＦＥＴＱｎ
、で構成されている。前記バイポーラトランジスタはバ
イポーラトランジスタＴｒ、及びＴｒ、で構成されてい
る。つまり基本セル４Ａは相補型ＭＩＳＦＥＴ（０ＭＯ
５）とバイポーラトランジスタとの混在型セルで構成さ
れている。
ＦＥＴＱｐ□、３つのｐチャネルＭＩＳＦＥＴＱｐ、、
２つのｐチャネルＭＩＳＦＥＴＱρ、及び１つのｐチャ
ネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ ＱＰ４で構成されている
。前記ｎチャネルＭＩ ５ＦＥＴは３つのｎチャネルＭ
ＩＳＦＥＴＱｎ、、３つのｎチャネルＭＩＳＦＥＴＱｎ
、’、−３つのｎチャネルＭＩＳＦＥＴＱｎ３．３つの
ｎチャネルＭＩＳＦＥＴＱｎ４．２つのｎチャネルＭＩ
ＳＦＥＴＱｎｓ及び１つのｎチャネルＭＩＳＦＥＴＱｎ
、で構成されている。前記バイポーラトランジスタはバ
イポーラトランジスタＴｒ、及びＴｒ、で構成されてい
る。つまり基本セル４Ａは相補型ＭＩＳＦＥＴ（０ＭＯ
５）とバイポーラトランジスタとの混在型セルで構成さ
れている。
前記ＰチャネルＭＩＳＦＥＴＱｐ□〜ＱＰ４の夫々はフ
ィールド絶縁膜７で周囲を囲まれた活性領域内において
ｎ型ウェル領域８の主面に形成されているｅｐチャネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑｐｘ〜ＱＰ３の夫々はｎ型
ウェル領域（チャネル形成領域）８、ゲート絶縁膜、ゲ
ート電極９．ソース領域及びドレイン領域である一対の
Ｐ型半導体領域１０で構成されている。ｐチャネルＭＩ
ＳＦＥＴＱｐ、は、Ｐチャネ）Ｌ／Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑｐｔ〜Ｑｐ３の夫々と同様に、ｎ型ウェル領域
８、ゲート絶ｌｌ＃膜、ゲート電極９、ソース領域及び
ドレイン領域である一対のｐ型半導体領域１０で構成さ
れている。前記ｎチャネルＭＩＳＦＥＴＱｎ□〜ＱＩＩ
Ｇの夫々はフィールド絶縁膜７で周囲を囲まれた活性領
域内においてｐ型ウェル領域１２の主面に形成されてい
る。ｎチャネルＭＩＳＦＥＴＱｎ、〜Ｑｎｓはｐ型ウェ
ル領域（チャネル形成領域）１２、ゲート絶縁膜、ゲー
ト電極９、ソース領域及びドレイン領域である一対のｎ
型半導体領域１３で構成されている。ｎチャネルＭＩＳ
ＦＥ Ｔ Ｑ ｎ ＊はｎチャネルＭ Ｉ Ｓ Ｆ Ｅ
ＴＱｎ、〜Ｑｎ、の夫々と同様に、ｎ型ウェル領域１
２、ゲート絶縁膜。
ィールド絶縁膜７で周囲を囲まれた活性領域内において
ｎ型ウェル領域８の主面に形成されているｅｐチャネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑｐｘ〜ＱＰ３の夫々はｎ型
ウェル領域（チャネル形成領域）８、ゲート絶縁膜、ゲ
ート電極９．ソース領域及びドレイン領域である一対の
Ｐ型半導体領域１０で構成されている。ｐチャネルＭＩ
ＳＦＥＴＱｐ、は、Ｐチャネ）Ｌ／Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑｐｔ〜Ｑｐ３の夫々と同様に、ｎ型ウェル領域
８、ゲート絶ｌｌ＃膜、ゲート電極９、ソース領域及び
ドレイン領域である一対のｐ型半導体領域１０で構成さ
れている。前記ｎチャネルＭＩＳＦＥＴＱｎ□〜ＱＩＩ
Ｇの夫々はフィールド絶縁膜７で周囲を囲まれた活性領
域内においてｐ型ウェル領域１２の主面に形成されてい
る。ｎチャネルＭＩＳＦＥＴＱｎ、〜Ｑｎｓはｐ型ウェ
ル領域（チャネル形成領域）１２、ゲート絶縁膜、ゲー
ト電極９、ソース領域及びドレイン領域である一対のｎ
型半導体領域１３で構成されている。ｎチャネルＭＩＳ
ＦＥ Ｔ Ｑ ｎ ＊はｎチャネルＭ Ｉ Ｓ Ｆ Ｅ
ＴＱｎ、〜Ｑｎ、の夫々と同様に、ｎ型ウェル領域１
２、ゲート絶縁膜。
ゲート電極９、ソース領域及びドレイン領域である一対
のｎ型半導体領域１３で構成されている。前記バイポー
ラトランジスタＴ ｒｔ 、 Ｔ ｒ、の夫々はフィー
ルド絶縁膜７で周囲を囲まれた活性領域内において、ｎ
型ウェル領域８の主面に形成されている。このバイポー
ラトランジスタＴｒ□、Ｔｒ、の夫々はｎ型のエミッタ
領域Ｅ、ｐ型のベース領域Ｂ及びｎ型のコレクタ領域Ｃ
からなるｎｐｎ型で構成されている。このバイポーラト
ランジスタＴｒいＴｒ、の夫々は縦型構造で構成される
。
のｎ型半導体領域１３で構成されている。前記バイポー
ラトランジスタＴ ｒｔ 、 Ｔ ｒ、の夫々はフィー
ルド絶縁膜７で周囲を囲まれた活性領域内において、ｎ
型ウェル領域８の主面に形成されている。このバイポー
ラトランジスタＴｒ□、Ｔｒ、の夫々はｎ型のエミッタ
領域Ｅ、ｐ型のベース領域Ｂ及びｎ型のコレクタ領域Ｃ
からなるｎｐｎ型で構成されている。このバイポーラト
ランジスタＴｒいＴｒ、の夫々は縦型構造で構成される
。
前記基本セル４Ａの夫々のｐチャネルＭＩＳＦＥＴＱｐ
ｔ〜ＱＰ３は、ゲート長方向に隣接する夫々の一方の半
導体領域１０を一体に構成し、夫々を直列に接続してい
る。同様に夫々のｎチャネルＭＩＳ Ｆ Ｅ Ｔ Ｑ
ｎｘ〜Ｑｎ、は、ゲート長方向に隣接する夫々の一方の
半導体領域１３を一体に構成し、夫々を直列に接続して
いる。
ｔ〜ＱＰ３は、ゲート長方向に隣接する夫々の一方の半
導体領域１０を一体に構成し、夫々を直列に接続してい
る。同様に夫々のｎチャネルＭＩＳ Ｆ Ｅ Ｔ Ｑ
ｎｘ〜Ｑｎ、は、ゲート長方向に隣接する夫々の一方の
半導体領域１３を一体に構成し、夫々を直列に接続して
いる。
前記基本セル４Ｂは、第１図に示すように、前記基本セ
ル４Ａと同一構造で構成され、Ａ−Ａ線を対象軸として
前記基本セル４Ａを線対象させた構成になっている。前
記基本セル４ｃは、基本セル４Ａと同一構造で構成され
、Ｂ−Ｂ線を対象軸として前記基本セル４Ａを線対象さ
せた構成になっている。同様に、前記基本セル４Ｄは、
基本セル４Ａと同一構造で構成され、 Ａ−ＡＩＩｉＡ
を対象軸として前記基本セル４ｃを線対象させた構成に
なっている。すなおち、前記基本ブロック４は、同一構
造（同一セルパターン）の４つの基本セル４Ａ、４Ｂ、
４Ｇ及び４Ｄで構成されている。
ル４Ａと同一構造で構成され、Ａ−Ａ線を対象軸として
前記基本セル４Ａを線対象させた構成になっている。前
記基本セル４ｃは、基本セル４Ａと同一構造で構成され
、Ｂ−Ｂ線を対象軸として前記基本セル４Ａを線対象さ
せた構成になっている。同様に、前記基本セル４Ｄは、
基本セル４Ａと同一構造で構成され、 Ａ−ＡＩＩｉＡ
を対象軸として前記基本セル４ｃを線対象させた構成に
なっている。すなおち、前記基本ブロック４は、同一構
造（同一セルパターン）の４つの基本セル４Ａ、４Ｂ、
４Ｇ及び４Ｄで構成されている。
この基本セル４Ａ〜４Ｄの夫々の各ＰチャネルＭＩＳＦ
ＥＴ、各ｎチャネルＭＩＳＦＥＴ、各バイポーラトラン
ジスタの夫々の電極（端子）は主に第１層目の配線形成
工程で形成される結線用配線（１５）によって結線され
ている（基本セル内結線）。
ＥＴ、各ｎチャネルＭＩＳＦＥＴ、各バイポーラトラン
ジスタの夫々の電極（端子）は主に第１層目の配線形成
工程で形成される結線用配線（１５）によって結線され
ている（基本セル内結線）。
この基本セル４Ａ〜４Ｄ内の夫々の各素子間を結線する
と所定の論理回路又はその一部を構成することができる
０例えば、３層配線構造（アルミニウム合金配線の３層
構造）の場合、配線形成領域６上を列方向に延在する第
１層目の配線形成工程で形成される結線、基本ブロック
４及び配線形成領域６上を行方向に延在する第２層目の
配線形成工程で形成される結線、基本ブロック４及び配
線形成領域６上を列方向に延在する第３層目の配線形成
工程で形成される結線のいずれか又は組合せにより、論
理回路間は結線される。
と所定の論理回路又はその一部を構成することができる
０例えば、３層配線構造（アルミニウム合金配線の３層
構造）の場合、配線形成領域６上を列方向に延在する第
１層目の配線形成工程で形成される結線、基本ブロック
４及び配線形成領域６上を行方向に延在する第２層目の
配線形成工程で形成される結線、基本ブロック４及び配
線形成領域６上を列方向に延在する第３層目の配線形成
工程で形成される結線のいずれか又は組合せにより、論
理回路間は結線される。
基本セル４Ａ〜４Ｄで構成される基本ブロック４の上部
、中部及び下部には列方向に電源配線１５を延在させて
いる。この電源配線１５は動作電源配線ｖ（ｌｃと基準
電源配線Ｖ。とで構成されている。
、中部及び下部には列方向に電源配線１５を延在させて
いる。この電源配線１５は動作電源配線ｖ（ｌｃと基準
電源配線Ｖ。とで構成されている。
この動作電源配線Ｖｃｃには例えば回路の動作電圧５［
ｖ］、基準電源配線■。には例えば回路の接地電圧０
［Ｖ］の夫々が印加されている。前記基本ブロック４の
上部及び下部っまりｐチャネルＭＩＳＦＥＴに近接した
位置を延在している電源配線１５は動作電源配線ＶＣＣ
である。前記基本ブロック４の中部つまりｎチャネルＭ
ＩＳＦＥＴに近接した位置を延在している電源配線１５
は基準電源配ｇｖ■である。この基本ブロック４の上部
、中部及び下部の夫々を延在する電源配線１５は、基本
セル４Ａ〜４Ｄ内の夫々の素子間の結線と同一配線層で
ある第１層目の配線形成工程で形成されいてる。
ｖ］、基準電源配線■。には例えば回路の接地電圧０
［Ｖ］の夫々が印加されている。前記基本ブロック４の
上部及び下部っまりｐチャネルＭＩＳＦＥＴに近接した
位置を延在している電源配線１５は動作電源配線ＶＣＣ
である。前記基本ブロック４の中部つまりｎチャネルＭ
ＩＳＦＥＴに近接した位置を延在している電源配線１５
は基準電源配ｇｖ■である。この基本ブロック４の上部
、中部及び下部の夫々を延在する電源配線１５は、基本
セル４Ａ〜４Ｄ内の夫々の素子間の結線と同一配線層で
ある第１層目の配線形成工程で形成されいてる。
これらの電源配線１５は基本的に基本セル４Ａ〜４Ｄの
夫々の素子に電源を供給する。
夫々の素子に電源を供給する。
また、基本ブロック４の上部、中部及び下部において、
前記電源配線１５の下部には、電源配線９を延在させて
いる。基本ブロック４の上部及び下部つまりｐチャネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ４に近接した位置を延
在する電源配線９は基準電源配線Ｖ□である。基本ブロ
ック４の中部つまりｎチャネルＭＩ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎｓに近接した位置を延在する電源配線９は動作電
源配線Ｖ ｃ ｃである。この電源配線９は、基本セル
４Ａ〜４Ｄの夫々のＭＩＳＦＥＴのゲート電極９と同一
ゲート層（例えばポリシリコン膜）で形成され、前記電
源配線１５と異なる下層の配線層で形成されている。電
源配線９の基準電源配線ｖ０は主に基本セル４Ａ〜４Ｄ
の夫々のｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ ＱＰ４の
ゲート電極９に基準電位Ｖ。を供給し、動作電源配線Ｖ
ｃｃは主に基本セル４Ａ〜４Ｄの夫々のｎチャネルＭ
Ｉ Ｓ ＦＥＴＱｎｓのゲート電極９に動作電位Ｖｃｃ
を供給する。
前記電源配線１５の下部には、電源配線９を延在させて
いる。基本ブロック４の上部及び下部つまりｐチャネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ４に近接した位置を延
在する電源配線９は基準電源配線Ｖ□である。基本ブロ
ック４の中部つまりｎチャネルＭＩ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎｓに近接した位置を延在する電源配線９は動作電
源配線Ｖ ｃ ｃである。この電源配線９は、基本セル
４Ａ〜４Ｄの夫々のＭＩＳＦＥＴのゲート電極９と同一
ゲート層（例えばポリシリコン膜）で形成され、前記電
源配線１５と異なる下層の配線層で形成されている。電
源配線９の基準電源配線ｖ０は主に基本セル４Ａ〜４Ｄ
の夫々のｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ ＱＰ４の
ゲート電極９に基準電位Ｖ。を供給し、動作電源配線Ｖ
ｃｃは主に基本セル４Ａ〜４Ｄの夫々のｎチャネルＭ
Ｉ Ｓ ＦＥＴＱｎｓのゲート電極９に動作電位Ｖｃｃ
を供給する。
これらの電源配線９は異なる電位が印加された電源配線
１５と重ね合される。
１５と重ね合される。
このように構成された基本ブロック４は第４図（基本ブ
ロックに対応させた回路図）に示すように回路的に表わ
すことができ、この回路図には一例として第３図（論理
回路図）に示す２人力ＮＡＮＤゲート回路をレイアウト
しである。
ロックに対応させた回路図）に示すように回路的に表わ
すことができ、この回路図には一例として第３図（論理
回路図）に示す２人力ＮＡＮＤゲート回路をレイアウト
しである。
第３図及び第４図に示すように、２人力ＮＡＮＤゲート
回路は、入力段回路とトーテムポール型出力段回路とで
構成されている。前記入力段回路は、２つのｐチャネル
ＭＩＳＦＥＴＱρ１と２つのｎチャネルＭＩＳＦＥＴＱ
ｎ、と２つのｎチャネルＭＩＳＦＥＴＱｎ、とで構成さ
れている。前記トーテムポール型出力段回路は、充電経
路を構成するバイポーラトランジスタＴｒ、及び放電経
路を構成するバイポーラトランジスタＴｒ２で構成され
ている。バイポーラトランジスタＴｒ１のエミッタとバ
イポーラ１−ランジスタＴｒ、のコレクタとは接続され
、このエミッタ、コレクタは出力ノード部として構成さ
れている。このバイポーラトランジスタＴｒ１及びＴｒ
２は、動作電源配置 （１５） ｖｃｃと基準電源配線
（１５）Ｖ、、との間に構成されている。
回路は、入力段回路とトーテムポール型出力段回路とで
構成されている。前記入力段回路は、２つのｐチャネル
ＭＩＳＦＥＴＱρ１と２つのｎチャネルＭＩＳＦＥＴＱ
ｎ、と２つのｎチャネルＭＩＳＦＥＴＱｎ、とで構成さ
れている。前記トーテムポール型出力段回路は、充電経
路を構成するバイポーラトランジスタＴｒ、及び放電経
路を構成するバイポーラトランジスタＴｒ２で構成され
ている。バイポーラトランジスタＴｒ１のエミッタとバ
イポーラ１−ランジスタＴｒ、のコレクタとは接続され
、このエミッタ、コレクタは出力ノード部として構成さ
れている。このバイポーラトランジスタＴｒ１及びＴｒ
２は、動作電源配置 （１５） ｖｃｃと基準電源配線
（１５）Ｖ、、との間に構成されている。
前記バイポーラ１−ランジスタＴｒ１のベース、エミッ
タ間にはｐチャネルＭＩＳＦＥＴＱｐ、が配置されてい
る。このＰチャネルＭＩＳＦＥＴＱＰ、のソースは、前
記バイポーラトランジスタＴｒ□のベースに、ドレイン
はエミッタに夫々接続されている。ｐチャネルＭＩＳＦ
ＥＴＱρ、のゲート電極９は、第１図に示すように、ゲ
ート幅方向に延在させ、電源配線９の基準電源配線Ｖ。
タ間にはｐチャネルＭＩＳＦＥＴＱｐ、が配置されてい
る。このＰチャネルＭＩＳＦＥＴＱＰ、のソースは、前
記バイポーラトランジスタＴｒ□のベースに、ドレイン
はエミッタに夫々接続されている。ｐチャネルＭＩＳＦ
ＥＴＱρ、のゲート電極９は、第１図に示すように、ゲ
ート幅方向に延在させ、電源配線９の基準電源配線Ｖ。
に直接接続されている。このゲート電極９基準電源配線
■Ｅ６の夫々は、同−電導層で形成されているので、基
本セル内結線に制約されずに自由に接続することができ
る。又、前記バイポーラトランジスタＴｒ、のベース、
エミッタ間にはｎチャネルＭＩ Ｓ ＦＥＴＱｎＧが配
置されている。このｎチャネルＭＩＳＦＥＴＱｎｓのソ
ースは、前記バイポーラトランジスタＴｒ、のエミッタ
に、ドレインはベースに夫々接続されている。ｎチャネ
ルＭＩＳＦＥＴＱｎ、のゲート電極９は、ゲート幅方向
に延在させ、電源配線９の動作電源配線Ｖｃｃに直接接
続されている。
■Ｅ６の夫々は、同−電導層で形成されているので、基
本セル内結線に制約されずに自由に接続することができ
る。又、前記バイポーラトランジスタＴｒ、のベース、
エミッタ間にはｎチャネルＭＩ Ｓ ＦＥＴＱｎＧが配
置されている。このｎチャネルＭＩＳＦＥＴＱｎｓのソ
ースは、前記バイポーラトランジスタＴｒ、のエミッタ
に、ドレインはベースに夫々接続されている。ｎチャネ
ルＭＩＳＦＥＴＱｎ、のゲート電極９は、ゲート幅方向
に延在させ、電源配線９の動作電源配線Ｖｃｃに直接接
続されている。
このゲート電極９、前記動作電源配線ｖｃｃの夫々は、
同−電導層で形成されているので、同様に基本セル内結
線に制約されずに自由に接続することができる。
同−電導層で形成されているので、同様に基本セル内結
線に制約されずに自由に接続することができる。
前記ｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ ＱＰ４及びｎ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ、は、常時Ｏ
Ｎ状態で高抵抗素子として使用され、前記トーテムポー
ル型出方段回路の出力ノード部に表われる充放電々圧っ
まり出力信号レベルをフル振幅することができる。この
ｐチャネルＭＩＳＦＥＴＱＰ４及びｎチャネルＭＩ Ｓ
Ｆ Ｅ Ｔ Ｑ ｎｓは、チャネル形成領域の不純物
濃度が低いので、例えば８００〜１０００Ω／口程度の
高いシート抵抗値を得ることができ、ゲート幅５μｍ、
ゲート長４μｍの小さい面積で約１７〜２０にΩの高抵
抗値を得ることができる。
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ、は、常時Ｏ
Ｎ状態で高抵抗素子として使用され、前記トーテムポー
ル型出方段回路の出力ノード部に表われる充放電々圧っ
まり出力信号レベルをフル振幅することができる。この
ｐチャネルＭＩＳＦＥＴＱＰ４及びｎチャネルＭＩ Ｓ
Ｆ Ｅ Ｔ Ｑ ｎｓは、チャネル形成領域の不純物
濃度が低いので、例えば８００〜１０００Ω／口程度の
高いシート抵抗値を得ることができ、ゲート幅５μｍ、
ゲート長４μｍの小さい面積で約１７〜２０にΩの高抵
抗値を得ることができる。
このように、ゲートアレイ方式を採用する半導体集積回
路装置１において、トーテムポール型出力段回路を構成
するバイポーラトランジスタＴｒ１のベース、エミッタ
間にｐチャネルＭＩＳＦＥＴＱＰ４を高抵抗素子として
挿入し、バイポーラトランジスタＴｒ２のベース、エミ
ッタ間にｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ、
を高抵抗素子として挿入することにより、前記トーテム
ポール型出力段回路の出力ノード部に表われる出力信号
レベルをフル振幅させることができると共に、前記高抵
抗素子の占有面積を縮小することができるので、半導体
集積回路装置の集積度を向上することができる。
路装置１において、トーテムポール型出力段回路を構成
するバイポーラトランジスタＴｒ１のベース、エミッタ
間にｐチャネルＭＩＳＦＥＴＱＰ４を高抵抗素子として
挿入し、バイポーラトランジスタＴｒ２のベース、エミ
ッタ間にｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ、
を高抵抗素子として挿入することにより、前記トーテム
ポール型出力段回路の出力ノード部に表われる出力信号
レベルをフル振幅させることができると共に、前記高抵
抗素子の占有面積を縮小することができるので、半導体
集積回路装置の集積度を向上することができる。
また、前記ｐチャネルＭＩＳＦＥＴＱｐ、のゲート電極
９はそれと同一ゲート層の電源配線９の基準電源配線Ｖ
。に直接々続され、ｎチャネルＭＩＳＦＥＴＱｎ、のゲ
ート電極９はそれと同一ゲート層の電源配線９の動作電
源配線ｖｃｃに直接々続されることにより、前記基本セ
ル４Ａ〜４Ｄ内の夫々の各素子間を結線する第１層目の
配線層（基本セル内結線）と異なるゲート層で前記ゲー
ト電極９と電源配線９との接続が行われるので、前記基
本セル内結線の無駄な引き回しがなくなり（前記ゲート
電極９と電源配線９との接続部を回避する結線がなくな
り）、基本ブロック４の占有面積を縮小でき、半導体集
積回路装置の集積度を向上することができる。
９はそれと同一ゲート層の電源配線９の基準電源配線Ｖ
。に直接々続され、ｎチャネルＭＩＳＦＥＴＱｎ、のゲ
ート電極９はそれと同一ゲート層の電源配線９の動作電
源配線ｖｃｃに直接々続されることにより、前記基本セ
ル４Ａ〜４Ｄ内の夫々の各素子間を結線する第１層目の
配線層（基本セル内結線）と異なるゲート層で前記ゲー
ト電極９と電源配線９との接続が行われるので、前記基
本セル内結線の無駄な引き回しがなくなり（前記ゲート
電極９と電源配線９との接続部を回避する結線がなくな
り）、基本ブロック４の占有面積を縮小でき、半導体集
積回路装置の集積度を向上することができる。
また、前記基本ブロック４の上部、中部及び下部に延在
している電源配線９、電源配線１５の夫々は異なる電位
で重ね合せることにより、動作電源配線ｖ０と基準電源
配線ｖｇＥとの間に平滑コンデンサを形成することがで
きるので、電源ノイズを低減し、半導体集積回路装置の
電気的信頼性を向上することができる。
している電源配線９、電源配線１５の夫々は異なる電位
で重ね合せることにより、動作電源配線ｖ０と基準電源
配線ｖｇＥとの間に平滑コンデンサを形成することがで
きるので、電源ノイズを低減し、半導体集積回路装置の
電気的信頼性を向上することができる。
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、本発明は、メモリ回路を有する半導体集積回路
装置に適用することができる。つまり、本発明は、メモ
リ回路を構成する周辺回路１例えばデコーダ回路、入出
カバソファ回路、書込みドライバ回路、ワード線ドライ
バ回路、データ線ドライバ回路等の出力段回路に適用で
きる。
装置に適用することができる。つまり、本発明は、メモ
リ回路を構成する周辺回路１例えばデコーダ回路、入出
カバソファ回路、書込みドライバ回路、ワード線ドライ
バ回路、データ線ドライバ回路等の出力段回路に適用で
きる。
また、本発明は、前記論理ＬＳＩ及びメモリ回路を同一
基板に混在させた半導体集積回路装置において、各回路
の出力段回路に適用することができる。
基板に混在させた半導体集積回路装置において、各回路
の出力段回路に適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
トーテムポール型出力段回路を有する半導体集積回路装
置において、集積度を向上させることができる。
置において、集積度を向上させることができる。
トーテムポール型出力段回路を有するゲートアレイ方式
を採用する半導体集積回路装置において、集積度を向上
することができる。
を採用する半導体集積回路装置において、集積度を向上
することができる。
前記ゲートアレイ方式を採用する半導体集積回路装置に
おいて、電気的信頼性を向上することができる。
おいて、電気的信頼性を向上することができる。
第１図は、本発明の一実施例であるゲートアレイ方式を
採用した半導体集積回路装置の論理回路を構成する基本
ブロックの要部平面図、第２図は、前記半導体集積回路
装置の平面図、第３図は、前記基本ブロックにレイアウ
トする論理回路の一例の等価回路図、 第４図は、前記基本ブロックの回路図である。 図中、１・・・半導体集積回路装置、４・・・基本ブロ
ック、４Ａ〜４Ｄ・・・基本セル、１０・・・ｐ型半導
体領域、９・・・ゲート電極、１３・・・ｎ型半導体領
域、 Ｑｐ・・・ｐチャネルＭ Ｉ Ｆ Ｅ Ｔ、 Ｑ
ｎ・・・ｎチャネルＭＩＦＥＴ、Ｔｒ・・・バイポーラ
トランジスタ、９ｔ１５・・・電源配線、ｖｏ・・・動
作電源配線、ｖｏ・・・基＄電第３図
採用した半導体集積回路装置の論理回路を構成する基本
ブロックの要部平面図、第２図は、前記半導体集積回路
装置の平面図、第３図は、前記基本ブロックにレイアウ
トする論理回路の一例の等価回路図、 第４図は、前記基本ブロックの回路図である。 図中、１・・・半導体集積回路装置、４・・・基本ブロ
ック、４Ａ〜４Ｄ・・・基本セル、１０・・・ｐ型半導
体領域、９・・・ゲート電極、１３・・・ｎ型半導体領
域、 Ｑｐ・・・ｐチャネルＭ Ｉ Ｆ Ｅ Ｔ、 Ｑ
ｎ・・・ｎチャネルＭＩＦＥＴ、Ｔｒ・・・バイポーラ
トランジスタ、９ｔ１５・・・電源配線、ｖｏ・・・動
作電源配線、ｖｏ・・・基＄電第３図
Claims (1)
- 【特許請求の範囲】 １、動作電位と基準電位との間にトーテムポール型出力
段回路を配置した半導体集積回路装置において、前記出
力段回路の充電経路を構成するバイポーラトランジスタ
のベース、エミッタ間に、ベースにソース、エミッタに
ドレイン、ゲートに基準電位の夫々を接続したｐチャネ
ルＭＩＳＦＥＴを設け、前記出力段回路の放電経路を構
成するバイポーラトランジスタのベース、エミッタ間に
、ベースにドレイン、エミッタにソース、ゲートに動作
電位の夫々を接続したｎチャネルＭＩＳＦＥＴを設けた
ことを特徴とする半導体集積回路装置。 ２、動作電位と基準電位との間にトーテムポール型出力
段回路を有する基本セルが複数個規則的に配列され、こ
の基本セル内の素子間及び基本セル間を結線するゲート
アレイ方式を採用する半導体集積回路装置において、前
記基本セルの出力段回路の充電経路を構成するバイポー
ラトランジスタのベース、エミッタ間に、ベースにソー
ス、エミッタにドレイン、ゲートに基準電位の夫々を接
続したｐチャネルＭＩＳＦＥＴを設け、前記基本セルの
出力段回路の放電経路を構成するバイポーラトランジス
タのベース、エミッタ間に、ベースにドレイン、エミッ
タにソース、ゲートに動作電位の夫々を接続したｎチャ
ネルＭＩＳＦＥＴを設け、前記基本セル内の各素子間を
結線する配線層と異なる配線層で形成された基本セルに
電源を供給する動作電源配線、基準電源配線の夫々を設
け、該動作電源配線に前記出力段回路のｎチャネルＭＩ
ＳＦＥＴのゲートを接続すると共に、前記基準電源配線
にｐチャネルＭＩＳＦＥＴのゲートを接続することを特
徴とする請求項１に記載の半導体集積回路装置。 ３、前記動作電源配線上には、前記基本セル内の各素子
間を結線する配線層と同一配線層で形成された基準電源
配線が設けられ、前記基準電源配線上には、前記基本セ
ル内の各素子間を結線する配線層と同一配線層で形成さ
れた動作電源配線が設けられたことを特徴とする請求項
２に記載の半導体集積回路装置。 ４、前記出力段回路は、メモリ回路を構成する周辺回路
の出力段回路として構成されたことを特徴とする請求項
１乃至請求項３に記載の夫々の半導体集積回路装置。 ５、前記半導体集積回路装置は、メモリ回路及び論理回
路を同一基板に構成したことを特徴とする請求項１乃至
請求項４に記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25189489A JPH03116867A (ja) | 1989-09-29 | 1989-09-29 | 半導体集積回路装置 |
| KR1019900015245A KR910006849A (ko) | 1989-09-29 | 1990-09-26 | 반도체 집적회로 장치 |
| US07/589,515 US5291445A (en) | 1989-09-29 | 1990-09-28 | Semiconductor integrated circuit device |
| US08/189,636 US5384738A (en) | 1989-09-29 | 1994-02-01 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25189489A JPH03116867A (ja) | 1989-09-29 | 1989-09-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116867A true JPH03116867A (ja) | 1991-05-17 |
Family
ID=17229534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25189489A Pending JPH03116867A (ja) | 1989-09-29 | 1989-09-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04357855A (ja) * | 1991-06-04 | 1992-12-10 | Nkk Corp | 半導体記憶装置 |
| JP2008230297A (ja) * | 2007-03-16 | 2008-10-02 | Ryoju Transportation Equipment Engineering & Service Co Ltd | ボーディングブリッジ |
-
1989
- 1989-09-29 JP JP25189489A patent/JPH03116867A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04357855A (ja) * | 1991-06-04 | 1992-12-10 | Nkk Corp | 半導体記憶装置 |
| JP2008230297A (ja) * | 2007-03-16 | 2008-10-02 | Ryoju Transportation Equipment Engineering & Service Co Ltd | ボーディングブリッジ |
| JP4700643B2 (ja) * | 2007-03-16 | 2011-06-15 | 三菱重工交通機器エンジニアリング株式会社 | ボーディングブリッジ |
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