JP3181000B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- H01—ELECTRIC ELEMENTS
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ等の半導体
集積回路装置に関するものである。
集積回路装置に関するものである。
【０００２】
【従来の技術】図６は半導体メモリ１の一般的なレイア
ウトを示している。このメモリ１は短辺Ｘと長辺Ｙを有
する長方形状となっており、その内側にはメモリセル領
域２が設けられている。このメモリセル領域２は全体の
面積の８０％位を占める。３Ａ、３Ｂはメモリセルをコ
ントロールする回路が設けられるコントロール領域であ
る。コントロール領域３Ａ、３Ｂの外側には入出力領域
４Ａ、４Ｂがあり、この入出力領域４Ａ、４Ｂにはパッ
ド５とトランジスタＰとＮが短辺Ｘに沿って設けられて
いる。
ウトを示している。このメモリ１は短辺Ｘと長辺Ｙを有
する長方形状となっており、その内側にはメモリセル領
域２が設けられている。このメモリセル領域２は全体の
面積の８０％位を占める。３Ａ、３Ｂはメモリセルをコ
ントロールする回路が設けられるコントロール領域であ
る。コントロール領域３Ａ、３Ｂの外側には入出力領域
４Ａ、４Ｂがあり、この入出力領域４Ａ、４Ｂにはパッ
ド５とトランジスタＰとＮが短辺Ｘに沿って設けられて
いる。
【０００３】入出力領域４Ａ、４Ｂには、出力回路や入
力回路が設けられるが、そのうち、出力回路は図４に示
すように、電源ラインＶDDと基準電位点８との間にＰチ
ャンネルＭＯＳトランジスタと、ＮチャンネルＭＯＳト
ランジスタＮが図示のように接続されて構成されてお
り、それらのドレインがパッドＰＡＤに接続されてい
る。一方、入力回路は図５に示すようにＰチャンネルＭ
ＯＳトランジスタＰとＮチャンネルＭＯＳトランジスタ
ＮのゲートにパッドＰＡＤが接続され、ドレインはコン
トロール領域３Ａ、３Ｂ内のバッファ９に接続される。
力回路が設けられるが、そのうち、出力回路は図４に示
すように、電源ラインＶDDと基準電位点８との間にＰチ
ャンネルＭＯＳトランジスタと、ＮチャンネルＭＯＳト
ランジスタＮが図示のように接続されて構成されてお
り、それらのドレインがパッドＰＡＤに接続されてい
る。一方、入力回路は図５に示すようにＰチャンネルＭ
ＯＳトランジスタＰとＮチャンネルＭＯＳトランジスタ
ＮのゲートにパッドＰＡＤが接続され、ドレインはコン
トロール領域３Ａ、３Ｂ内のバッファ９に接続される。
【０００４】図７は図６における入出力回路のパッドと
ＭＯＳトランジスタの配列を示しており、例えばパッド
ＰＡＤ２に対し、その左右に配されているＰ２とＮ２が
それぞれ図４又は図５に示す回路のＰチャンネルＭＯＳ
トランジスタとＮチャンネルＭＯＳトランジスタを示し
ている。このように、パッドＰＡＤ２、Ｐ２、Ｎ２は１
つの組を構成している。同様にＰＡＤ３、Ｐ３、Ｎ３も
１つの組を成している。
ＭＯＳトランジスタの配列を示しており、例えばパッド
ＰＡＤ２に対し、その左右に配されているＰ２とＮ２が
それぞれ図４又は図５に示す回路のＰチャンネルＭＯＳ
トランジスタとＮチャンネルＭＯＳトランジスタを示し
ている。このように、パッドＰＡＤ２、Ｐ２、Ｎ２は１
つの組を構成している。同様にＰＡＤ３、Ｐ３、Ｎ３も
１つの組を成している。
【０００５】この場合、ラッチアップ（ＣＭＯＳトラン
ジスタを用いたＩＣ内で形成される寄生のＰＮＰとＮＰ
Ｎの２つのバイポーラトランジスタがサイリスタ動作状
態になること）を回避するために、ＰチャンネルＭＯＳ
トランジスタとＮチャンネルＭＯＳトランジスタは互い
に分離され、隣の組のトランジスタと同一導電型が隣接
する（Ｐ１とＰ２、Ｎ２とＮ３、Ｐ３とＮ３）ように配
列されている。
ジスタを用いたＩＣ内で形成される寄生のＰＮＰとＮＰ
Ｎの２つのバイポーラトランジスタがサイリスタ動作状
態になること）を回避するために、ＰチャンネルＭＯＳ
トランジスタとＮチャンネルＭＯＳトランジスタは互い
に分離され、隣の組のトランジスタと同一導電型が隣接
する（Ｐ１とＰ２、Ｎ２とＮ３、Ｐ３とＮ３）ように配
列されている。
【０００６】
【発明が解決しようとする課題】上記従来のメモリのレ
イアウト構造では、図７に示す出力回路（又は入力回
路）１つ当りのＸ方向のサイズＬによって集積回路密度
が決ってしまい、それ以上の集積回路密度は実現不可能
である。そのため、特に微細プロセスを用いた小容量の
メモリのようにチップの主要部のサイズが小さくできる
にも拘らず、入出力回路部分のサイズ（特にＸ方向サイ
ズ）が小さくできないため、結果としてチップサイズの
小型化が充分図れないといった問題があった。
イアウト構造では、図７に示す出力回路（又は入力回
路）１つ当りのＸ方向のサイズＬによって集積回路密度
が決ってしまい、それ以上の集積回路密度は実現不可能
である。そのため、特に微細プロセスを用いた小容量の
メモリのようにチップの主要部のサイズが小さくできる
にも拘らず、入出力回路部分のサイズ（特にＸ方向サイ
ズ）が小さくできないため、結果としてチップサイズの
小型化が充分図れないといった問題があった。
【０００７】このことは、多出力メモリのようにチップ
サイズに比べてパッド数の多いものについても同様であ
る。尚、このような問題は、トランジスタの素子のサイ
ズの小型化技術は進んでいるが、パッド自体のサイズは
接続線のボンディングの問題もあって、必ずしも小型に
できないことにも由来している。因みにパッドのサイズ
は１１０μｍ×１１０μｍである。
サイズに比べてパッド数の多いものについても同様であ
る。尚、このような問題は、トランジスタの素子のサイ
ズの小型化技術は進んでいるが、パッド自体のサイズは
接続線のボンディングの問題もあって、必ずしも小型に
できないことにも由来している。因みにパッドのサイズ
は１１０μｍ×１１０μｍである。
【０００８】本発明は入出力回路のパッドとトランジス
タの配置構造を工夫することによってチップ全体を小型
化した半導体集積回路装置を提供することを目的とす
る。
タの配置構造を工夫することによってチップ全体を小型
化した半導体集積回路装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明では、長辺と短辺を有する半導体チップの短辺に
沿う端部領域にパッドと該パッドに接続されるＰチャン
ネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジ
スタとから成る組を複数組配置して成る半導体集積回路
装置において、複数のパッドを前記短辺の全体にわたっ
て配列するとともに、それらのパッドと組を成すＰチャ
ンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラン
ジスタを前記パッドよりもチップ内側の領域に短辺に沿
ってＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタが一列に配列されるようにして、か
つ、同一導電型のＭＯＳトランジスタ同志を隣接させる
ようにして設けた構成としている。
本発明では、長辺と短辺を有する半導体チップの短辺に
沿う端部領域にパッドと該パッドに接続されるＰチャン
ネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジ
スタとから成る組を複数組配置して成る半導体集積回路
装置において、複数のパッドを前記短辺の全体にわたっ
て配列するとともに、それらのパッドと組を成すＰチャ
ンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラン
ジスタを前記パッドよりもチップ内側の領域に短辺に沿
ってＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタが一列に配列されるようにして、か
つ、同一導電型のＭＯＳトランジスタ同志を隣接させる
ようにして設けた構成としている。
【００１０】また、本発明では、長辺と短辺を有する半
導体チップの短辺に沿う端部領域にパッドと該パッドに
接続されるＰチャンネルＭＯＳトランジスタとＮチャン
ネルＭＯＳトランジスタとから成る組を複数組配置して
成る半導体集積回路装置において、仮想長方形の１つの
対角上に第１のパッドと第２のパッドが設けられ、他の
対角上に前記２つのパッドと組を成す２つの隣接するＮ
チャンネルＭＯＳトランジスタと２つの隣接するＰチャ
ンネルＭＯＳトランジスタがそれぞれ設けられており、
第１のパッドに近接する位置にそれと組を成す第１のＮ
チャンネルＭＯＳトランジスタとＰチャンネルＭＯＳト
ランジスタの対が配置され、第２のパッドに近接する位
置にそれと組を成す第２のＮチャンネルＭＯＳトランジ
スタとＰチャンネルＭＯＳトランジスタの対が配置され
ている構成としている。
導体チップの短辺に沿う端部領域にパッドと該パッドに
接続されるＰチャンネルＭＯＳトランジスタとＮチャン
ネルＭＯＳトランジスタとから成る組を複数組配置して
成る半導体集積回路装置において、仮想長方形の１つの
対角上に第１のパッドと第２のパッドが設けられ、他の
対角上に前記２つのパッドと組を成す２つの隣接するＮ
チャンネルＭＯＳトランジスタと２つの隣接するＰチャ
ンネルＭＯＳトランジスタがそれぞれ設けられており、
第１のパッドに近接する位置にそれと組を成す第１のＮ
チャンネルＭＯＳトランジスタとＰチャンネルＭＯＳト
ランジスタの対が配置され、第２のパッドに近接する位
置にそれと組を成す第２のＮチャンネルＭＯＳトランジ
スタとＰチャンネルＭＯＳトランジスタの対が配置され
ている構成としている。
【００１１】
【００１２】
【作用】このような構成によると、入出力回路の配置面
積をチップの長辺方向に大きくとることになり、その
分、短辺方向のサイズを小さくでき、半導体集積回路全
体として小さなチップとすることができる。
積をチップの長辺方向に大きくとることになり、その
分、短辺方向のサイズを小さくでき、半導体集積回路全
体として小さなチップとすることができる。
【００１３】
【実施例】以下、図面に示した実施例について説明す
る。本発明を実施した図１において、１はＳＲＡＭの半
導体メモリであり、２は全体の８０％位の面積を占める
メモリセル領域である。３はメモリセルをコントロール
するためのコントロール回路が設けられたコントロール
領域である。４は入出力回路領域であり、この入出力回
路領域にはパッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３・・・
が短辺Ｘに沿って一列に配列されており、それらのパッ
ドと組を成すＭＯＳトランジスタが内側に配列されてい
る。
る。本発明を実施した図１において、１はＳＲＡＭの半
導体メモリであり、２は全体の８０％位の面積を占める
メモリセル領域である。３はメモリセルをコントロール
するためのコントロール回路が設けられたコントロール
領域である。４は入出力回路領域であり、この入出力回
路領域にはパッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３・・・
が短辺Ｘに沿って一列に配列されており、それらのパッ
ドと組を成すＭＯＳトランジスタが内側に配列されてい
る。
【００１４】即ち、パッドＰＡＤ１と組を成すＰチャン
ネルＭＯＳトランジスタＰ１が左端に配され、その右側
にＮチャンネルＭＯＳトランジスタＮ１が配されてい
る。また、このＮ１に隣接してパッドＰＡＤ２と組を成
すＮチャンネルＭＯＳトランジスタＮ２が配され、その
右側にＰチャンネルＭＯＳトランジスタＰ２が配され
る。順次、このようにして、ＮチャンネルＭＯＳトラン
ジスタとＰチャンネルＭＯＳトランジスタが２つずつ隣
接して並ぶように配される。同一導電型同士を隣接させ
るのはラッチアップの防止をできる限り図るためであ
る。
ネルＭＯＳトランジスタＰ１が左端に配され、その右側
にＮチャンネルＭＯＳトランジスタＮ１が配されてい
る。また、このＮ１に隣接してパッドＰＡＤ２と組を成
すＮチャンネルＭＯＳトランジスタＮ２が配され、その
右側にＰチャンネルＭＯＳトランジスタＰ２が配され
る。順次、このようにして、ＮチャンネルＭＯＳトラン
ジスタとＰチャンネルＭＯＳトランジスタが２つずつ隣
接して並ぶように配される。同一導電型同士を隣接させ
るのはラッチアップの防止をできる限り図るためであ
る。
【００１５】図２はパッドと、ＭＯＳトランジスタの配
列のバリエーションを示しており、（イ）は図１におけ
るトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３が縦長であるの
に対しトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３が横長とな
っている。また、トランジスタがＹ方向に２列に並んで
いる。即ち、パッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３の列
の近い方にＮチャンネルＭＯＳトランジスタＮ１、Ｎ
２、Ｎ３が並び、遠い方にＰチャンネルＭＯＳトランジ
スタＰ１、Ｐ２、Ｐ３が並んでいる。そして、パッドと
トランジスタの組はＹ方向に対応して存在する。例え
ば、ＰＡＤ１、Ｎ１、Ｐ１はＹ方向に並ぶ形となる。
列のバリエーションを示しており、（イ）は図１におけ
るトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３が縦長であるの
に対しトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３が横長とな
っている。また、トランジスタがＹ方向に２列に並んで
いる。即ち、パッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３の列
の近い方にＮチャンネルＭＯＳトランジスタＮ１、Ｎ
２、Ｎ３が並び、遠い方にＰチャンネルＭＯＳトランジ
スタＰ１、Ｐ２、Ｐ３が並んでいる。そして、パッドと
トランジスタの組はＹ方向に対応して存在する。例え
ば、ＰＡＤ１、Ｎ１、Ｐ１はＹ方向に並ぶ形となる。
【００１６】次に、（ロ）は仮想長方形の１つの対角上
に第１パッドＰＡＤ１と第２パッドＰＡＤ２を設け、他
の対角上にＮチャンネルＭＯＳトランジスタＮ１、Ｎ２
とＰチャンネルＭＯＳトランジスタＰ１、Ｐ２を設けて
いる。この場合、Ｎ１とＰ１は第１パッドＰＡＤ１に近
い位置に配置され、Ｎ２とＰ２は第２パッドＰＡＤ２に
近い位置に配置される。（ロ）の形態は不図示の第３、
第４パッドと、それらに対応するＭＯＳトランジスタの
配置についても同様に採用される。
に第１パッドＰＡＤ１と第２パッドＰＡＤ２を設け、他
の対角上にＮチャンネルＭＯＳトランジスタＮ１、Ｎ２
とＰチャンネルＭＯＳトランジスタＰ１、Ｐ２を設けて
いる。この場合、Ｎ１とＰ１は第１パッドＰＡＤ１に近
い位置に配置され、Ｎ２とＰ２は第２パッドＰＡＤ２に
近い位置に配置される。（ロ）の形態は不図示の第３、
第４パッドと、それらに対応するＭＯＳトランジスタの
配置についても同様に採用される。
【００１７】（ハ）はパッドＰＡＤ１、ＰＡＤ２、ＰＡ
Ｄ３の列を挟んでチップの外側にＮチャンネルＭＯＳト
ランジスタＮ１、Ｎ２、Ｎ３の列が配置され、内側にＰ
チャンネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３の列が
配置された形となっている。
Ｄ３の列を挟んでチップの外側にＮチャンネルＭＯＳト
ランジスタＮ１、Ｎ２、Ｎ３の列が配置され、内側にＰ
チャンネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３の列が
配置された形となっている。
【００１８】上記図１と図２（イ）（ロ）（ハ）の４つ
の態様において、いずれも短辺Ｘのサイズは小さくな
る。その分、半導体メモリ１のチップサイズは小さくな
る。即ち、長辺Ｙのサイズは少し大きくなっても、短辺
Ｘが短くなることによってチップ全体としては小さくな
る。これらの態様において、ＰチャンネルＭＯＳトラン
ジスタとＮチャンネルＭＯＳトランジスタの位置を入れ
換えてもよい。
の態様において、いずれも短辺Ｘのサイズは小さくな
る。その分、半導体メモリ１のチップサイズは小さくな
る。即ち、長辺Ｙのサイズは少し大きくなっても、短辺
Ｘが短くなることによってチップ全体としては小さくな
る。これらの態様において、ＰチャンネルＭＯＳトラン
ジスタとＮチャンネルＭＯＳトランジスタの位置を入れ
換えてもよい。
【００１９】図３はこのことを概念的に示しており、
（ａ）は従来例であり、（ｂ）は本発明による場合であ
る。本発明によって（ａ）における斜線部分３０が減少
し、（ｂ）における斜線部分３１が増加するが、増加量
３１に比し、減少量３０が多いことが分かる。尚、入出
力回路のトランジスタをコントロール領域３に形成する
ことによって長辺を増加しなくても済むことができる。
その場合には、より一層小型化が図れる。この場合、コ
ントロール領域３に形成できるのは、トランジスタだけ
であって、パッドは形成できない。従って、この形態を
実施できるのは図１と図２（イ）（ハ）である。（ハ）
ではパッドよりも内側に位置するトランジスタ列をコン
トロール領域３に形成すればよい。
（ａ）は従来例であり、（ｂ）は本発明による場合であ
る。本発明によって（ａ）における斜線部分３０が減少
し、（ｂ）における斜線部分３１が増加するが、増加量
３１に比し、減少量３０が多いことが分かる。尚、入出
力回路のトランジスタをコントロール領域３に形成する
ことによって長辺を増加しなくても済むことができる。
その場合には、より一層小型化が図れる。この場合、コ
ントロール領域３に形成できるのは、トランジスタだけ
であって、パッドは形成できない。従って、この形態を
実施できるのは図１と図２（イ）（ハ）である。（ハ）
ではパッドよりも内側に位置するトランジスタ列をコン
トロール領域３に形成すればよい。
【００２０】さて、図１と図２（イ）（ロ）（ハ）の４
つの態様についてチップサイズが小さくなるという共通
の利点以外についての得失を述べると、まず、ラッチア
ップ防止の点では（ロ）（ハ）が優れている。次に、パ
ッドに対し接続線をボンディングする点に関しては図１
と図２（イ）が好ましい。続いて、（ハ）の順である。
つの態様についてチップサイズが小さくなるという共通
の利点以外についての得失を述べると、まず、ラッチア
ップ防止の点では（ロ）（ハ）が優れている。次に、パ
ッドに対し接続線をボンディングする点に関しては図１
と図２（イ）が好ましい。続いて、（ハ）の順である。
【００２１】
【発明の効果】以上説明したように本発明によれば、半
導体集積回路装置の短辺方向サイズを小さくでき、それ
によって全体のサイズを小型化できるという効果があ
る。
導体集積回路装置の短辺方向サイズを小さくでき、それ
によって全体のサイズを小型化できるという効果があ
る。
【図１】本発明を実施した半導体メモリの要部のレイア
ウトパターンを示す図。
ウトパターンを示す図。
【図２】本発明の他の実施例について要部のレイアウト
パターンを示す図。
パターンを示す図。
【図３】本発明によってチップサイズが小さくなる効果
を説明するための図。
を説明するための図。
【図４】入出力回路の入力回路部分を示す回路図。
【図５】入出力回路の出力回路部分を示す回路図。
【図６】従来例の半導体メモリのレイアウトパターンを
示す図。
示す図。
【図７】その要部の構成を示す図。
１ 半導体メモリ ２ メモリセル ３ コントロール領域 ４ 入出力領域 Ｘ 短辺 Ｙ 長辺 ＰＡＤ１、ＰＡＤ２、ＰＡＤ３ パッド Ｐ１、Ｐ２、Ｐ３ ＰチャンネルＭＯＳトランジスタ Ｎ１、Ｎ２、Ｎ３ ＮチャンネルＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 21/822 H01L 21/8229 H01L 21/8234 - 21/8238 H01L 21/8242 - 21/8246 H01L 27/04 H01L 27/08 - 27/092 H01L 27/10 H01L 27/108 - 27/115
Claims (2)
- 【請求項１】長辺と短辺を有する半導体チップの短辺に
沿う端部領域にパッドと該パッドに接続されるＰチャン
ネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジ
スタとから成る組を複数組配置して成る半導体集積回路
装置において、複数のパッドを前記短辺の全体にわたっ
て配列するとともに、それらのパッドと組を成すＰチャ
ンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラン
ジスタを前記パッドよりもチップ内側の領域に短辺に沿
ってＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタが一列に配列されるようにして、か
つ、同一導電型のＭＯＳトランジスタ同志を隣接させる
ようにして設けたことを特徴とする半導体集積回路装
置。 - 【請求項２】長辺と短辺を有する半導体チップの短辺に
沿う端部領域にパッドと該パッドに接続されるＰチャン
ネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジ
スタとから成る組を複数組配置して成る半導体集積回路
装置において、仮想長方形の１つの対角上に第１のパッ
ドと第２のパッドが設けられ、他の対角上に前記２つの
パッドと組を成す２つの隣接するＮチャンネルＭＯＳト
ランジスタと２つの隣接するＰチャンネルＭＯＳトラン
ジスタがそれぞれ設けられており、第１のパッドに近接
する位置にそれと組を成す第１のＮチャンネルＭＯＳト
ランジスタとＰチャンネルＭＯＳトランジスタの対が配
置され、第２のパッドに近接する位置にそれと組を成す
第２のＮチャンネルＭＯＳトランジスタとＰチャンネル
ＭＯＳトランジスタの対が配置されていることを特徴と
する半導体集積回路装置。
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|---|---|---|---|
| JP05842594A JP3181000B2 (ja) | 1994-03-29 | 1994-03-29 | 半導体集積回路装置 |
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