JPH0529457A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0529457A JPH0529457A JP3184564A JP18456491A JPH0529457A JP H0529457 A JPH0529457 A JP H0529457A JP 3184564 A JP3184564 A JP 3184564A JP 18456491 A JP18456491 A JP 18456491A JP H0529457 A JPH0529457 A JP H0529457A
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
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- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
(57)【要約】
【目的】 ライト用トランジスタの発熱に起因する、リ
ード動作時のヘッド切替え前後に生じるオフセット電圧
差を低減する。 【構成】 ライト用トランジスタＱ1W，Ｑ2W，Ｑ3W，Ｑ
4Wと、リード用トランジスタＱ1R，Ｑ2R，Ｑ3R，Ｑ4Rと
はそれぞれ１列に配置され、これらのトランジスタの間
に、これらの列に平行に、ワイヤリング用パッドＰ１
１，Ｐ１２，Ｐ１３，Ｐ１４が１列に配置される。 【効果】 ライト用トランジスタがライト動作したこと
による発熱は、リード動作しているリード用トランジス
タに対して大きな影響を与えず、またその影響はリード
用トランジスタにほぼ同様に与えられるため、差動増幅
時のオフセット電圧差を小さく抑える。
ード動作時のヘッド切替え前後に生じるオフセット電圧
差を低減する。 【構成】 ライト用トランジスタＱ1W，Ｑ2W，Ｑ3W，Ｑ
4Wと、リード用トランジスタＱ1R，Ｑ2R，Ｑ3R，Ｑ4Rと
はそれぞれ１列に配置され、これらのトランジスタの間
に、これらの列に平行に、ワイヤリング用パッドＰ１
１，Ｐ１２，Ｐ１３，Ｐ１４が１列に配置される。 【効果】 ライト用トランジスタがライト動作したこと
による発熱は、リード動作しているリード用トランジス
タに対して大きな影響を与えず、またその影響はリード
用トランジスタにほぼ同様に与えられるため、差動増幅
時のオフセット電圧差を小さく抑える。
Description
【０００１】
【産業上の利用分野】この発明は複数の入出力回路を備
えた半導体集積回路に関し、特に磁気記録再生回路にお
ける再生回路の出力ＤＣオフセットの改善に関するもの
である。
えた半導体集積回路に関し、特に磁気記録再生回路にお
ける再生回路の出力ＤＣオフセットの改善に関するもの
である。
【０００２】
【従来の技術】図４に一般的な磁気記録再生回路の例を
示す。ヘッド２の両端は端子Ｐ１，Ｐ２を介してそれぞ
れライト（記録）用トランジスタＱ1W，Ｑ2Wのコレクタ
へ接続されている。同様にヘッド３の両端は端子Ｐ３，
Ｐ４を介してそれぞれライト用トランジスタＱ3W，Ｑ4W
のコレクタへ接続されている。ヘッド２，３のセンタタ
ップはいずれも電源１に接続されている。ライト用トラ
ンジスタＱ1W，Ｑ2Wのコレクタには更にそれぞれリード
（再生）用トランジスタＱ1R，Ｑ2Rのベースが接続され
ている。同様にライト用トランジスタＱ3W，Ｑ4Wのコレ
クタには更にそれぞれリード用トランジスタＱ3R，Ｑ4R
のベースが接続されている。またライト用トランジスタ
Ｑ1W，Ｑ2W，Ｑ3W，Ｑ4Wのエミッタは共通に接続され、
ライト用電流源８を介し接地されている。ライト用トラ
ンジスタＱ1W，Ｑ2W，Ｑ3W，Ｑ4Wのベースはそれぞれ端
子４，５，６，７を備えている。
示す。ヘッド２の両端は端子Ｐ１，Ｐ２を介してそれぞ
れライト（記録）用トランジスタＱ1W，Ｑ2Wのコレクタ
へ接続されている。同様にヘッド３の両端は端子Ｐ３，
Ｐ４を介してそれぞれライト用トランジスタＱ3W，Ｑ4W
のコレクタへ接続されている。ヘッド２，３のセンタタ
ップはいずれも電源１に接続されている。ライト用トラ
ンジスタＱ1W，Ｑ2Wのコレクタには更にそれぞれリード
（再生）用トランジスタＱ1R，Ｑ2Rのベースが接続され
ている。同様にライト用トランジスタＱ3W，Ｑ4Wのコレ
クタには更にそれぞれリード用トランジスタＱ3R，Ｑ4R
のベースが接続されている。またライト用トランジスタ
Ｑ1W，Ｑ2W，Ｑ3W，Ｑ4Wのエミッタは共通に接続され、
ライト用電流源８を介し接地されている。ライト用トラ
ンジスタＱ1W，Ｑ2W，Ｑ3W，Ｑ4Wのベースはそれぞれ端
子４，５，６，７を備えている。
【０００３】リード用トランジスタＱ1R，Ｑ3Rのコレク
タは共通に接続され負荷回路１０を介して電源９に接続
されている。同様にリード用トランジスタＱ2R，Ｑ4Rの
コレクタは共通に接続され負荷回路１０を介し電源９に
接続されている。
タは共通に接続され負荷回路１０を介して電源９に接続
されている。同様にリード用トランジスタＱ2R，Ｑ4Rの
コレクタは共通に接続され負荷回路１０を介し電源９に
接続されている。
【０００４】負荷回路１０の差動出力は線路１５，１６
を介し出力段のアンプ１７に入力され、アンプ１７の差
動出力は端子１８，１９に接続される。
を介し出力段のアンプ１７に入力され、アンプ１７の差
動出力は端子１８，１９に接続される。
【０００５】リード用入力トランジスタＱ1R，Ｑ2Rのエ
ミッタは共通に接続されスイッチ１１を介してリード用
電流源１３へ接続されている。同様にリード用入力トラ
ンジスタＱ3R，Ｑ4Rのエミッタは共通に接続されスイッ
チ１２を介してリード用電流源１３へ接続されている。
ミッタは共通に接続されスイッチ１１を介してリード用
電流源１３へ接続されている。同様にリード用入力トラ
ンジスタＱ3R，Ｑ4Rのエミッタは共通に接続されスイッ
チ１２を介してリード用電流源１３へ接続されている。
【０００６】切替え回路１４はリード／ライトの切替え
を行い、その出力２０，２１は互いに相補的な信号とな
っている。即ちリード時にはリード用電流源１３をＯ
Ｎ，ライト用電流源８をＯＦＦし、ライト時にはリード
用電流源１３をＯＦＦしてライト用電流源８をＯＮす
る。
を行い、その出力２０，２１は互いに相補的な信号とな
っている。即ちリード時にはリード用電流源１３をＯ
Ｎ，ライト用電流源８をＯＦＦし、ライト時にはリード
用電流源１３をＯＦＦしてライト用電流源８をＯＮす
る。
【０００７】ブロックＨＤｎ，ＨＤ（ｎ＋１）はそれぞ
れヘッド２，３を選択した場合に動作する。ブロックＨ
Ｄｎは既述のライト用トランジスタＱ1W，Ｑ2W、リード
用トランジスタＱ1R，Ｑ2R、端子Ｐ１，Ｐ２を備え、同
様にブロックＨＤ（ｎ＋１）は既述のライト用トランジ
スタＱ3W，Ｑ4W、リード用トランジスタＱ3R，Ｑ4R、端
子Ｐ３，Ｐ４を備えている。
れヘッド２，３を選択した場合に動作する。ブロックＨ
Ｄｎは既述のライト用トランジスタＱ1W，Ｑ2W、リード
用トランジスタＱ1R，Ｑ2R、端子Ｐ１，Ｐ２を備え、同
様にブロックＨＤ（ｎ＋１）は既述のライト用トランジ
スタＱ3W，Ｑ4W、リード用トランジスタＱ3R，Ｑ4R、端
子Ｐ３，Ｐ４を備えている。
【０００８】ブロックＨＤｎ，ＨＤ（ｎ＋１）の、半導
体集積回路上での配置を図２に示す。端子Ｐ１，Ｐ２，
Ｐ３，Ｐ４は、ヘッドとの接続のため、ワイヤリング用
パッドＰ１１，Ｐ１２，Ｐ１３，Ｐ１４として半導体集
積回路上に備えられる。他の配置として図３に示すよう
に、リード用トランジスタとライト用トランジスタが入
れ替わった配置も行われる。
体集積回路上での配置を図２に示す。端子Ｐ１，Ｐ２，
Ｐ３，Ｐ４は、ヘッドとの接続のため、ワイヤリング用
パッドＰ１１，Ｐ１２，Ｐ１３，Ｐ１４として半導体集
積回路上に備えられる。他の配置として図３に示すよう
に、リード用トランジスタとライト用トランジスタが入
れ替わった配置も行われる。
【０００９】次に、図４に示された磁気記録再生回路の
動作について説明する。ヘッド２が選択されて記録が行
われる場合（ライト時）には、まずブロックＨＤｎが選
択される。具体的には端子４，５に与えられる電流によ
ってライト用トランジスタＱ1W，Ｑ2WがＯＮ状態にな
り、スイッチ１１がＯＮになる。そして切替え回路１４
がリード用電流源１３を出力２０によってＯＦＦし、ラ
イト用電流源８を出力２１によってＯＮする。これによ
りライト用トランジスタＱ1W，Ｑ2Wにライト電流が流
れ、ヘッド２に磁界が発生し、図示しない媒体に磁気記
録が行われる。
動作について説明する。ヘッド２が選択されて記録が行
われる場合（ライト時）には、まずブロックＨＤｎが選
択される。具体的には端子４，５に与えられる電流によ
ってライト用トランジスタＱ1W，Ｑ2WがＯＮ状態にな
り、スイッチ１１がＯＮになる。そして切替え回路１４
がリード用電流源１３を出力２０によってＯＦＦし、ラ
イト用電流源８を出力２１によってＯＮする。これによ
りライト用トランジスタＱ1W，Ｑ2Wにライト電流が流
れ、ヘッド２に磁界が発生し、図示しない媒体に磁気記
録が行われる。
【００１０】媒体に記録された情報を再生する場合（リ
ード時）には切替え回路１４がリード用電流源１３を出
力２０によってＯＮし、ライト用電流源８を出力２１に
よってＯＦＦする。ヘッド２から読み出された信号はリ
ード用トランジスタＱ1R，Ｑ2Rのベースに加わり、差動
増幅されて負荷回路１０に伝達され、線路１５，１６を
通りアンプ１７によって端子１８，１９へ出力される。
ヘッド３を選択した場合のブロックＨＤ（ｎ＋１）内部
での動作も同様である。
ード時）には切替え回路１４がリード用電流源１３を出
力２０によってＯＮし、ライト用電流源８を出力２１に
よってＯＦＦする。ヘッド２から読み出された信号はリ
ード用トランジスタＱ1R，Ｑ2Rのベースに加わり、差動
増幅されて負荷回路１０に伝達され、線路１５，１６を
通りアンプ１７によって端子１８，１９へ出力される。
ヘッド３を選択した場合のブロックＨＤ（ｎ＋１）内部
での動作も同様である。
【００１１】上記のようにヘッド２が選択されている間
は、ヘッド３を制御するブロックＨＤ（ｎ＋１）は動作
していない。端子６，７に電流が与えられないので、ラ
イト時においてライト用電流源８がＯＮしていてもライ
ト用トランジスタＱ3W，Ｑ4Wは動作せず、スイッチ１２
がＯＦＦしているのでリード用トランジスタＱ3R，Ｑ4R
も動作しないからである。
は、ヘッド３を制御するブロックＨＤ（ｎ＋１）は動作
していない。端子６，７に電流が与えられないので、ラ
イト時においてライト用電流源８がＯＮしていてもライ
ト用トランジスタＱ3W，Ｑ4Wは動作せず、スイッチ１２
がＯＦＦしているのでリード用トランジスタＱ3R，Ｑ4R
も動作しないからである。
【００１２】さて、上記のようにヘッド２を用いてライ
ト動作が、そして続いてリード動作が行われた後、ヘッ
ド３を選択してリード動作を行う場合を説明する。図５
は図４に示す磁気記録再生回路における上記動作のシー
ケンスを示したものである。リード／ライト切替動作Ｗ
／Ｇにおいて、領域Ｗがライト時を、領域Ｒがリード時
を、それぞれ示している。ヘッド切替え動作ＨＳにおい
て、領域Ｓｎ，Ｓ（ｎ＋１）はそれぞれブロックＨＤ
ｎ，ＨＤ（ｎ＋１）が選択されている場合を示してい
る。オフセットＶoff は端子１８，１９間の差動出力の
ＤＣオフセットを示す。
ト動作が、そして続いてリード動作が行われた後、ヘッ
ド３を選択してリード動作を行う場合を説明する。図５
は図４に示す磁気記録再生回路における上記動作のシー
ケンスを示したものである。リード／ライト切替動作Ｗ
／Ｇにおいて、領域Ｗがライト時を、領域Ｒがリード時
を、それぞれ示している。ヘッド切替え動作ＨＳにおい
て、領域Ｓｎ，Ｓ（ｎ＋１）はそれぞれブロックＨＤ
ｎ，ＨＤ（ｎ＋１）が選択されている場合を示してい
る。オフセットＶoff は端子１８，１９間の差動出力の
ＤＣオフセットを示す。
【００１３】時刻ｔ1 まではヘッド２が、従ってブロッ
クＨＤｎが選択され、しかもライト動作を行っている。
そして時刻ｔ1 においてライト動作からリード動作へと
切り替わると若干のオフセット電圧差Ｖ1 が生じる。こ
れはブロックＨＤｎ内におけるリード用トランジスタＱ
1R，Ｑ2Rのレイアウトの非対称性に起因するもので、通
常は小さく抑えることができる。
クＨＤｎが選択され、しかもライト動作を行っている。
そして時刻ｔ1 においてライト動作からリード動作へと
切り替わると若干のオフセット電圧差Ｖ1 が生じる。こ
れはブロックＨＤｎ内におけるリード用トランジスタＱ
1R，Ｑ2Rのレイアウトの非対称性に起因するもので、通
常は小さく抑えることができる。
【００１４】次にリード動作のまま、時刻ｔ2 において
ヘッド３が、従ってブロックＨＤ（ｎ＋１）が選択され
ると、オフセット電圧差Ｖ2 が生じる。この電圧差Ｖ2
は時刻ｔ1 以前に動作していたライト用トランジスタＱ
1W，Ｑ2Wの発熱の影響を受けることによりリード用トラ
ンジスタＱ3R，Ｑ4Rの動作が非対称となることに起因す
るもので、電圧差Ｖ1 と比較して大きなものとなる。
ヘッド３が、従ってブロックＨＤ（ｎ＋１）が選択され
ると、オフセット電圧差Ｖ2 が生じる。この電圧差Ｖ2
は時刻ｔ1 以前に動作していたライト用トランジスタＱ
1W，Ｑ2Wの発熱の影響を受けることによりリード用トラ
ンジスタＱ3R，Ｑ4Rの動作が非対称となることに起因す
るもので、電圧差Ｖ1 と比較して大きなものとなる。
【００１５】
【発明が解決しようとする課題】通常、アンプ１７の出
力信号は容量結合によって次段回路へと入力するので、
オフセット電圧差Ｖ1 ，Ｖ2 は小さい方が望ましい。そ
のためにはリード用トランジスタＱ1R，Ｑ2R，Ｑ3R，Ｑ
4Rがライト用トランジスタＱ1W，Ｑ2Wから受ける発熱の
影響を受けないか、受けても均等に受けることが望まし
い。
力信号は容量結合によって次段回路へと入力するので、
オフセット電圧差Ｖ1 ，Ｖ2 は小さい方が望ましい。そ
のためにはリード用トランジスタＱ1R，Ｑ2R，Ｑ3R，Ｑ
4Rがライト用トランジスタＱ1W，Ｑ2Wから受ける発熱の
影響を受けないか、受けても均等に受けることが望まし
い。
【００１６】しかし、従来のブロックＨＤｎ，ＨＤ（ｎ
＋１）内でのトランジスタ及びワイヤリング用パッドの
配置は、図２，図３に示したように近接してなされたも
のであり、リード用トランジスタＱ1R，Ｑ2R，Ｑ3R，Ｑ
4Rはライト用トランジスタＱ1W，Ｑ2Wの発熱の影響を受
けやすい。
＋１）内でのトランジスタ及びワイヤリング用パッドの
配置は、図２，図３に示したように近接してなされたも
のであり、リード用トランジスタＱ1R，Ｑ2R，Ｑ3R，Ｑ
4Rはライト用トランジスタＱ1W，Ｑ2Wの発熱の影響を受
けやすい。
【００１７】リード用トランジスタＱ1R，Ｑ2Rに関して
は図２に示す場合でも、図３に示す場合でも、ライト用
トランジスタＱ1W，Ｑ2Wに対して対称性よく配置されて
いるので、リード用トランジスタＱ1R，Ｑ2Rは対称性よ
くライト用トランジスタＱ1W ,Q2Wの発熱の影響を受け
て、オフセット電圧差Ｖ1 は小さく抑えることができ
る。
は図２に示す場合でも、図３に示す場合でも、ライト用
トランジスタＱ1W，Ｑ2Wに対して対称性よく配置されて
いるので、リード用トランジスタＱ1R，Ｑ2Rは対称性よ
くライト用トランジスタＱ1W ,Q2Wの発熱の影響を受け
て、オフセット電圧差Ｖ1 は小さく抑えることができ
る。
【００１８】一方、リード用トランジスタＱ3R，Ｑ4Rは
他のブロックに属するため、ライト用トランジスタ
Ｑ1W，Ｑ2Wに対して対称性良く配置することが困難であ
る。従ってオフセット電圧差Ｖ2 を小さくするにはリー
ド用トランジスタＱ3R，Ｑ4Rをライト用トランジスタＱ
1W，Ｑ2Wから離して配置する必要があるが、集積度との
関係上ブロックＨＤｎ，ＨＤ（ｎ＋１）の占める面積を
広げるのは望ましくない。換言すれば、所定のブロック
の面積に対してはオフセット電圧差Ｖ2 を小さく抑える
ことが困難である。
他のブロックに属するため、ライト用トランジスタ
Ｑ1W，Ｑ2Wに対して対称性良く配置することが困難であ
る。従ってオフセット電圧差Ｖ2 を小さくするにはリー
ド用トランジスタＱ3R，Ｑ4Rをライト用トランジスタＱ
1W，Ｑ2Wから離して配置する必要があるが、集積度との
関係上ブロックＨＤｎ，ＨＤ（ｎ＋１）の占める面積を
広げるのは望ましくない。換言すれば、所定のブロック
の面積に対してはオフセット電圧差Ｖ2 を小さく抑える
ことが困難である。
【００１９】このようにして磁気記録再生回路が構成さ
れた従来の半導体集積回路では、ライト用トランジスタ
の発熱がリード用トランジスタに不均衡な影響を与える
ため、ライト動作直後にヘッドを切替えてリード動作を
行う場合には、ヘッド切替え前後で生じるオフセット電
圧差が大きくなるという問題点があった。
れた従来の半導体集積回路では、ライト用トランジスタ
の発熱がリード用トランジスタに不均衡な影響を与える
ため、ライト動作直後にヘッドを切替えてリード動作を
行う場合には、ヘッド切替え前後で生じるオフセット電
圧差が大きくなるという問題点があった。
【００２０】この発明は上記のような問題点を改善する
ためになされたもので、ヘッド切替え前後で生じるオフ
セット電圧差を低減する半導体集積回路を得ることを目
的とする。
ためになされたもので、ヘッド切替え前後で生じるオフ
セット電圧差を低減する半導体集積回路を得ることを目
的とする。
【００２１】
【課題を解決するための手段】請求項１にかかる半導体
集積回路では近接して配置され、差動増幅を行う一対の
入力用トランジスタと、少なくとも一つのワイヤリング
用パッドと、少なくとも一つの出力用トランジスタとを
有する入出力回路を複数備えた半導体集積回路であって
それぞれの入出力回路において、入力用トランジスタと
出力用トランジスタは、ワイヤリング用パッドを介して
対向して位置している。
集積回路では近接して配置され、差動増幅を行う一対の
入力用トランジスタと、少なくとも一つのワイヤリング
用パッドと、少なくとも一つの出力用トランジスタとを
有する入出力回路を複数備えた半導体集積回路であって
それぞれの入出力回路において、入力用トランジスタと
出力用トランジスタは、ワイヤリング用パッドを介して
対向して位置している。
【００２２】請求項２にかかる半導体集積回路は、請求
項１において、入力用トランジスタとして磁気記録用ト
ランジスタを、出力用トランジスタとして磁気再生用ト
ランジスタをそれぞれ用いた構成を有する。
項１において、入力用トランジスタとして磁気記録用ト
ランジスタを、出力用トランジスタとして磁気再生用ト
ランジスタをそれぞれ用いた構成を有する。
【００２３】
【作用】入力用トランジスタは出力用トランジスタとは
ワイヤリング用パッドを隔てて位置しているので、出力
用トランジスタの発熱の影響を受けにくい。また近接す
る入出力回路のうち、互いに異なる入出力回路に属する
出力用トランジスタと入力用トランジスタの距離は離れ
るので，同一の入出力回路に属する入力用トランジスタ
が複数あった場合、これらが受ける他の入出力回路に属
する出力用トランジスタの発熱による影響はバランスの
とれたものとなる。
ワイヤリング用パッドを隔てて位置しているので、出力
用トランジスタの発熱の影響を受けにくい。また近接す
る入出力回路のうち、互いに異なる入出力回路に属する
出力用トランジスタと入力用トランジスタの距離は離れ
るので，同一の入出力回路に属する入力用トランジスタ
が複数あった場合、これらが受ける他の入出力回路に属
する出力用トランジスタの発熱による影響はバランスの
とれたものとなる。
【００２４】
【実施例】図１に本発明の一実施例である半導体集積回
路１００の概略構成を示す。ブロックＨＤｎにおいて、
リード用トランジスタＱ1R，Ｑ2Rはそれぞれワイヤリン
グ用パッドＰ１１，Ｐ１２を介してライト用トランジス
タＱ1W，Ｑ2Wと対向して位置している。同様にしてブロ
ックＨＤ（ｎ＋１）において、リード用トランジスタＱ
3R，Ｑ4Rは、それぞれワイヤリング用パッドＰ１３，Ｐ
１４を介してライト用トランジスタＱ3R，Ｑ4Rと対向し
て位置している。そしてブロックＨＤｎとブロックＨＤ
（ｎ＋１）とは隣接して配置されている。
路１００の概略構成を示す。ブロックＨＤｎにおいて、
リード用トランジスタＱ1R，Ｑ2Rはそれぞれワイヤリン
グ用パッドＰ１１，Ｐ１２を介してライト用トランジス
タＱ1W，Ｑ2Wと対向して位置している。同様にしてブロ
ックＨＤ（ｎ＋１）において、リード用トランジスタＱ
3R，Ｑ4Rは、それぞれワイヤリング用パッドＰ１３，Ｐ
１４を介してライト用トランジスタＱ3R，Ｑ4Rと対向し
て位置している。そしてブロックＨＤｎとブロックＨＤ
（ｎ＋１）とは隣接して配置されている。
【００２５】このように配置された半導体集積回路１０
０においても図５に示した動作シーケンスに基づいたリ
ード／ライト動作が行われた場合には、従来と同様にラ
イト用トランジスタＱ1W，Ｑ2Wの発熱がリード用トラン
ジスタＱ1R，Ｑ2R，Ｑ3R，Ｑ4Rに影響を及ぼす。しか
し、ライト用トランジスタＱ1W，Ｑ2Wからリード用トラ
ンジスタＱ1R，Ｑ2R，Ｑ3R，Ｑ4Rへの距離は、図２や図
３に示された配置と比較すると大きい。従って発熱によ
る影響は低減される。しかもリード用トランジスタ
Ｑ1R，Ｑ2Rのライト用トランジスタＱ1W，Ｑ2Wに対する
配置の対称性は損なわれていず、ブロックＨＤｎ，ＨＤ
（ｎ＋１）の占める面積も増大せず図２、図３の場合と
変わっていない。
０においても図５に示した動作シーケンスに基づいたリ
ード／ライト動作が行われた場合には、従来と同様にラ
イト用トランジスタＱ1W，Ｑ2Wの発熱がリード用トラン
ジスタＱ1R，Ｑ2R，Ｑ3R，Ｑ4Rに影響を及ぼす。しか
し、ライト用トランジスタＱ1W，Ｑ2Wからリード用トラ
ンジスタＱ1R，Ｑ2R，Ｑ3R，Ｑ4Rへの距離は、図２や図
３に示された配置と比較すると大きい。従って発熱によ
る影響は低減される。しかもリード用トランジスタ
Ｑ1R，Ｑ2Rのライト用トランジスタＱ1W，Ｑ2Wに対する
配置の対称性は損なわれていず、ブロックＨＤｎ，ＨＤ
（ｎ＋１）の占める面積も増大せず図２、図３の場合と
変わっていない。
【００２６】またライト用トランジスタＱ1W，Ｑ2Wを１
つの熱源として見ると、リード用トランジスタＱ3R，Ｑ
4Rそれぞれの熱源からの距離の比は１に近づくため、そ
れぞれが受ける発熱の影響は均等に近くなっている。従
ってリード動作時にヘッドが切替わってリード用トラン
ジスタＱ3R，Ｑ4Rが差動増幅した場合でも、オフセット
電圧差Ｖ2 は小さく抑えることができる。
つの熱源として見ると、リード用トランジスタＱ3R，Ｑ
4Rそれぞれの熱源からの距離の比は１に近づくため、そ
れぞれが受ける発熱の影響は均等に近くなっている。従
ってリード動作時にヘッドが切替わってリード用トラン
ジスタＱ3R，Ｑ4Rが差動増幅した場合でも、オフセット
電圧差Ｖ2 は小さく抑えることができる。
【００２７】ヘッド数が増して場合も同様であるが、リ
ード動作時に選択されたヘッドを制御するブロックが、
その直前にライト動作をしていたヘッドを制御するブロ
ックから離れている程、差動増幅を行うリード用トラン
ジスタが受けるライト用トランジスタの発熱の影響は小
さく、またバランスのとれたものとなる。
ード動作時に選択されたヘッドを制御するブロックが、
その直前にライト動作をしていたヘッドを制御するブロ
ックから離れている程、差動増幅を行うリード用トラン
ジスタが受けるライト用トランジスタの発熱の影響は小
さく、またバランスのとれたものとなる。
【００２８】
【発明の効果】以上のように本発明によれば、出力用ト
ランジスタと入力用トランジスタとの間にワイヤリング
用パッドを配置することによって両トランジスタ間の距
離を広げているので、入出力回路の占める面積を広げる
ことなく、ヘッド切替え前後で生じるオフセット電圧差
を低減する半導体集積回路を得ることができる。
ランジスタと入力用トランジスタとの間にワイヤリング
用パッドを配置することによって両トランジスタ間の距
離を広げているので、入出力回路の占める面積を広げる
ことなく、ヘッド切替え前後で生じるオフセット電圧差
を低減する半導体集積回路を得ることができる。
【図１】本発明の一実施例を示す配置図である。
【図２】従来の技術を示す配置図である。
【図３】磁気記録再生回路を示す回路図である。
【図４】図３に示す回路の動作シーケンスを示すグラフ
である。
である。
【図５】図４の磁気記録再生回路における動作シーケン
スを示す図である。
スを示す図である。
Ｑ1R，Ｑ2R，Ｑ3R，Ｑ4R リード用トランジスタ
Ｑ1W，Ｑ2W，Ｑ3W，Ｑ4W ライト用トランジスタ
ＨＤｎ，ＨＤ（ｎ＋１） ブロック
Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４ ワイヤリング用パッ
ド １００ 半導体集積回路
ド １００ 半導体集積回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/04 Ａ 8427−4Ｍ
Claims (2)
- 【請求項１】近接して配置され、差動増幅を行う一対の
入力用トランジスタと、少なくとも一つのワイヤリング
用パッドと、前記ワイヤリング用パッドを介して前記一
対の入力用トランジスタと対向して位置する少なくとも
一つの出力用トランジスタとを有する入出力回路を、複
数備えた半導体集積回路。 - 【請求項２】前記出力用トランジスタは磁気記録用トラ
ンジスタであって、 前記入力用トランジスタは磁気再生用トランジスタであ
る、 請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184564A JPH0529457A (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
| US07/878,511 US5266826A (en) | 1991-07-24 | 1992-05-05 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184564A JPH0529457A (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529457A true JPH0529457A (ja) | 1993-02-05 |
Family
ID=16155417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184564A Pending JPH0529457A (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5266826A (ja) |
| JP (1) | JPH0529457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434237B1 (ko) * | 2001-11-26 | 2004-06-04 | 페어차일드코리아반도체 주식회사 | 반도체 집적회로의 열검출 차단 회로 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59304797D1 (de) * | 1992-08-26 | 1997-01-30 | Eupec Gmbh & Co Kg | Leistungshalbleiter-Modul |
| JP3181000B2 (ja) * | 1994-03-29 | 2001-07-03 | ローム株式会社 | 半導体集積回路装置 |
| US5691569A (en) * | 1995-12-20 | 1997-11-25 | Intel Corporation | Integrated circuit package that has a plurality of staggered pins |
| JP4313544B2 (ja) * | 2002-05-15 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| CN104363700B (zh) * | 2014-11-13 | 2018-02-13 | 深圳市华星光电技术有限公司 | 印刷电路板 |
-
1991
- 1991-07-24 JP JP3184564A patent/JPH0529457A/ja active Pending
-
1992
- 1992-05-05 US US07/878,511 patent/US5266826A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434237B1 (ko) * | 2001-11-26 | 2004-06-04 | 페어차일드코리아반도체 주식회사 | 반도체 집적회로의 열검출 차단 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5266826A (en) | 1993-11-30 |
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