KR0142353B1 - 이득을 갖는 전류 미러 회로 - Google Patents

이득을 갖는 전류 미러 회로

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KR0142353B1
KR0142353B1 KR1019950041683A KR19940041683A KR0142353B1 KR 0142353 B1 KR0142353 B1 KR 0142353B1 KR 1019950041683 A KR1019950041683 A KR 1019950041683A KR 19940041683 A KR19940041683 A KR 19940041683A KR 0142353 B1 KR0142353 B1 KR 0142353B1
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최병권
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김광호
삼성전자주식회사
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본 발명은 베이스 전류 보상 기능을 갖는 전류 미러의 베이스 전류 보상용 트랜지스터로 인한 전류 전달의 부정함을 해결하기위한 것으로, 종래의 전류 미러 회로(Q1-Q4)에 있어서, 제1PNP 트랜지스터(Q2)의 베이스 전류 및 제2 PNP트랜지스터(Q3)의 베이스 전류의 합(Ib1+Ib3)을 베이스 전류 보상용 제 3 PNP 트랜지스터(Q4)가 1/βQ4의 이득으로 증폭하여 입력단의 NPN 트랜지스터(Q1)의 컬렉터로 제공함으로 인해 생기는 상기 전류 미로 회로의 전류 전달의 부정함을 줄여서 출력 신호의 이득을 높이는 이득 보상 회로(D1, Q5-Q9)을 갖는다. 이 이득 보상 회로(D1, Q5-Q9)는 출력단 전류 미러 트랜지스터들(Q1, Q2)의 베이스 전류를 보상하기 위한 트랜지스터(Q4)의 베이스 전류에 의해 받는 영향을 종래에 비해 훨씬 감소시킴으로써 결국 전류 미러 회로의 전류 전달 특성을 향상시킨다.

Description

이득을 갖는 전류 미러 회로(a current mirror circuit with gain)
제1도는 종래의 베이스 전류 보상 기능을 갖는 전류 미러의 회로도.
제2도는 본 발명에 따른 전류 미러의 제1실시예의 회로도.
제3도는 본 발명에 따른 전류 미러의 제2실시예의 회로도.
제4도는 본 발명에 따른 전류 미러의 제3실시예의 회로도.
본 발명은 전류 미러 회로에 관한 것으로, 더 구체적으로는 이득을 갖는 전류 미러 회로에 관한 것이다.
제1도에는, 입력단자로 제공되는 전류 신호를 출력 단자로 제공하되 전류 미러의 베이스 전류를 보상해 주는 종래의 전류 미러 회로가 도시되어 있다. 제1도를 참조하여, 종래의 전류미러 회로는 4개의 트랜지스터들(Q1-Q4)로 구성된다. 더 구체적으로, 입력단의 NPN 트랜지스터(Q1)의 베이스 전극은 입력 신호를 위한 입력 단자(INPUT)로서 사용되고, 그것의 에미터 전극은 접지된다. 상기 NPN 트랜지스터(Q1)의 컬렉터 전극에는 제1 PNP트랜지스터(Q2)의 컬렉터 전극이 연결되며, 제1PNP 트랜지스터(Q2)의 에미터 전극은 제2PNP 트랜지스터(Q3)의 베이스 전극과 함께 전원 Vcc에 연결된다. 제1 및 제2PNP 트랜지스터들(Q2, Q3)의 베이스 전극들은 상호 연결되며, 제2PNP 트랜지스터(Q3)의 컬렉터 전극은 출력 단자(OUTPUT)로서 사용된다. 제3PNP 트랜지스터(Q4)의 에미터 전극은 제1 및 제2PNP 트랜지스터들(Q2, Q3)의 베이스 전극들에 연결되고, 그것(Q4)의 베이스 전극은 NPN 트랜지스터(Q1)의 컬렉터 전극 및 제1PNP 트랜지스터(Q2)의 컬렉터 전극에 연결되며, 그것(Q4)의 컬렉터 전극은 접지된다.
이상에 기술한 바와 같은 구성을 갖는 종래의 전류 이득을 갖는 전류 미러 회로에 있어서, 제3PNP 트랜지스터(Q4)는 제1 및 제2PNP 트랜지스터들(Q2, Q3) 각각의 베이스 전류를 입력단으로 보상하는 기능을 한다. 즉, 제3PNP 트랜지스터(Q4)는 출력단의 전류 미러를 형성하는 제1 및 제2PNP 트랜지스터들(Q2,Q3)의 베이스 전류의 합(Ib1+Ib3)을 1/βQ4의 이득으로 증폭한 전류 즉, 자신의 베이스 전류(Ib4)를 입력단의 NPN 트랜지스터(Q1)의 컬렉터로 제공한다.
이와 같은 제3PNP 트랜지스터(Q4)에 의한 제1 및 제2PNP 트랜지스터(Q2,Q3) 각각의 베이스 전류 보상은, 제1PNP 트랜지스터(Q2)의 컬렉터에 NPN 트랜지스터(Q1)의 컬렉터 전류와 동일한 전류가 흐르도록 하려는 본래의 의도와는 달리, NPN 트랜지스터(Q1)의 컬렉터 전류(Ic1)와 제 3 PNP 트랜지스터(Q4)의 베이스 전류(Ib4)의 차이만큼의 전류(Ic2)가 흐르게 되는 결과를 초래한다. 바꾸어 말하면, 출력단에는 입력단에 의해 설정된 소정의 전류에 비해 손실된 전류가 흐르게 된다. 따라서, 이런 종래의 전류 미러 회로를 큰 전류를 구동하는 전력 증폭기 등에서 사용하는 경우에는, 제1 및 제2PNP 트랜지스터들(Q2,Q3) 각각의 레이아웃 면적은 통상적인 트랜지스터의 레이아웃 면적의 비해 수배 내지 수십배에 달하므로, 제3PNP 트랜지스터(Q4)의 베이스 전류(Ib4)는 무시할 수 없을 만큼 커지게 되어 전류 전달에 있어서의 손실이 증가된다. 결국, NPN 트랜지스터(Q1)의 컬렉터 전류는 출력 단자(OUTPUT)로 정확하게 전달되지 않게 된다. 나아가, 이 회로를 구성하는 각 소자들에 흐르는 전류는 NPN 트랜지스터(Q1)의 베이스 전극으로 제공되는 입력 신호의 크기에 따라서 변화될 뿐 만 아니라 β는 일반적으로 해당 트랜지스터에 흐르는 전류량에 따라 달라지고 전류의 크기가 커지면 급격히 감소하는 경향이 있다. 따라서, 입력 신호의 크기가 커지는 경우, 제 3 PNP 트랜지스터(Q4)의 베이스 전류(Ib4)의 크기 또한 커지게 되어 이와 같은 종래의 회로는 전류 미러로서의 기능을 상실할 수도 있다.
따라서, 본 발명은 베이스 전류 보상 기능을 갖는 전류 미러의 베이스 전류 보상용 트랜지스터로 인한 전류 전달의 부정합(mismatching)을 해결하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위해 여기서는, 종래의 전류 미러 회로에 비해, 출력 신호가 출력단 전류 미러 트랜지스터들의 베이스 전류를 보상하기 위한 트랜지스터의 베이스 전류의 영향을 훨씬 덜 받는 전류 미러 회로가 개시된다.
본 발명은 에미터 전극이 제1전원에 연결되고 베이스 전극으로 제공되는 입력 신호를 증폭하는 제1NPN 트랜지스터와, 제1 내지 제 3PNP 트랜지스터들로 구성되고 상기 입력 신호에 대해 소정의 제1 이득으로 증폭된 출력 신호를 출력하는 전류 미러 수단을 포함하되; 상기 제1PNP 트랜지스터는 제2전원에 연결되는 에미터 전극과, 상기 제1NPN 트랜지스터의 컬렉터 전극에 연결되는 컬렉터 전극 및, 상기 제2 PNP 트랜지스터의 베이스 전극과 연결되는 베이스 전극을 갖고; 상기 제2PNP 트랜지스터는 상기 제2전원에 연결되는 에미터 전극과, 출력 단자로서 사용되는 컬렉터 전극 및, 상기 제1PNP 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 가지며; 상기 제3PNP 트랜지스터는 상기 제1 및 제2PNP 트랜지스터들의 베이스 전극들에 연결되는 에미터 전극과, 접지되는 컬렉터 전극 및, 상기 제 1NPN 트랜지스터의 상기 컬렉터 전극 및 상기 제1PNP 트랜지스터의 상기 컬렉터 전극에 연결되는 베이스 전극을 갖고; 상기 제3PNP 트랜지스터는 상기 제1PNP 트랜지스터의 베이스 전류 및 제2PNP 트랜지스터의 베이스 전류의 합에 대해 소정의 제2이득으로 증폭된 베이스 전류를 상기 제1NPN 트랜지스터의 상기 컬렉터 전극으로 제공하는 전류 미러 회로에 있어서; 상기 출력 신호가 상기 소정의 제1이득 보다 더 높은 소정의 제3이득을 갖도록 하는 이득 보상 수단을 포함하는데 그 특징이 있다.
이 특징의 바람직한 실시예에 있어서, 상기 이득 보상 수단은 상기 제1전원에 연결되는 에미터 전극과 상기 제1NPN 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제2NPN 트랜지스터와, 상기 제2전원에 연결되는 에미터 전극과 상기 제1PNP 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제4 PNP 트랜지스터와, 상기 제1PNP 트랜지스터의 컬렉터 전극에 연결되는 에미터 전극과 상기 제3PNP 트랜지스터의 상기 베이스 전극에 연결되는 컬렉터 전극과 자신의 상기 컬렉터 전극에 연결되는 베이스 전극을 갖는 제5PNP 트랜지스터와, 상기 제4PNP 트랜지스터의 컬렉터 전극에 연결되는 에미터 전극과 상기 제2NPN 트랜지스터의 컬렉터 전극에 연결되는 컬렉터 전극 및 상기 제5PNP 트랜지스터와 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제6PNP 트랜지스터와, 상기 제5PNP 트랜지스터의 상기 에미터 전극에 연결되는 에미터 전극과 접지되는 컬렉터 전극 및 상기 제2NPN 트랜지스터의 상기 컬렉터 전극에 연결되는 베이스 전극을 갖는 제7PNP 트랜지스터를 포함한다.
이 특징의 다른 실시예에 있어서, 상기 제2NPN 트랜지스터와 상기 제4내지 제7 PNP 트랜지스터들 각각에 대응되고 그들의 구성과 동일한 구성을 각각 갖는 제3NPN 트랜지스터 및 제8 내지 제11PNP 트랜지스터들을 부가적으로 포함하되, 상기 제7PNP 트랜지스터에 대응되는 상기 제11PNP 트랜지스터의 에미터 전극이 상기 제5PNP 트랜지스터의 상기 에미터 전극에 연결된다.
이 특징의 또다른 실시예에 있어서, 상기 제1 및 제2PNP 트랜지스터들의 상기 베이스 전극들과 상기 제3PNP 트랜지스터의 상기 에미터 전극 사이에 연결되어 상기 제3PNP 트랜지스터의 상기 에미터 전극의 전압 레벨을 낮추는 레벨 쉬프팅 수단을 부가적으로 포함한다.
또 다른 특징에 따르면, 본 발명은; 에미터 전극이 제1전원에 연결되고 베이스 전극으로 제공되는 입력 신호를 증폭하는 제1PNP 트랜지스터와, 제1내지 제3NPN 트랜지스터들로 구성되고 상기 입력신호에 대해 소정의 제1이득으로 증폭된 출력 신호를 출력하는 전류 미러 수단을 포함하되; 상기 제1NPN 트랜지스터는 제2전원에 연결되는 에미터 전극과, 상기 제1PNP 트랜지스터의 컬렉터 전극에 연결되는 컬렉터 전극 및, 상기 제2NPN 트랜지스터의 베이스 전극과 연결되는 베이스 전극을 갖고; 상기 제2NPN 트랜지스터는 상기 제2전원에 연결되는 에미터 전극과, 상기 제1전원에 연결되는 컬렉터 전극 및, 상기 출력 신호가 출력되는 출력 단자로서 사용되는 컬렉터 전극 및, 상기 제1NPN 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 가지며; 상기 제3NPN 트랜지스터는 상기 제1 및 제 2PNP 트랜지스터들의 베이스 전극들에 연결되는 에미터 전극과, 상기 제1PNP 트랜지스터의 상기 컬렉터 전극 및 상기 제1 NPN 트랜지스터의 상기 컬렉터 전극에 연결되는 베이스 전극을 구비하는 전류 미러 회로에 있어서; 상기 출력 신호가 상기 소정의 제1이득보다 더 높은 소정의 제2 이득을 갖도록 하는 이득보상수단을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 이득 보상 수단은 상기 제1전원에 연결되는 에미터 전극과 상기 제1PNP 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제2PNP 트랜지스터와, 상기 제2전원에 연결되는 에미터 전극과 상기 제1NPN 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제4NPN 트랜지스터와, 상기 제1NPN 트랜지스터의 컬렉터 전극에 연결되는 에미터 전극과 상기 제3NPN 트랜지스터의 상기 베이스 전극에 연결되는 컬렉터 전극과 자신의 상기 컬렉터 전극에 연결되는 베이스 전극을 갖는 제5NPN 트랜지스터와, 상기 제4NPN 트랜지스터의 컬렉터 전극에 연결되는 에미터 전극과 상기 제2PNP 트랜지스터의 컬렉터 전극에 연결되는 컬렉터 전극 및 상기 제5NPN 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제6NPN 트랜지스터와, 상기 제5NPN 트랜지스터의 상기 에미터 전극에 연결되는 에미터 전극과 상기 제1전원에 연결되는 컬렉터 전극 및 상기 제2PNP 트랜지스터의 상기 컬렉터 전극에 연결되는 베이스 전극을 갖는 제7NPN 트랜지스터를 포함한다.
이 특징의 다른 실시예에 있어서, 상기 제2PNP 트랜지스터와 상기 제 4 내지 제 7NPN 트랜지스터들 각각에 대응되고 그들의 구성과 동일한 구성을 각각 갖는 제 3PNP 트랜지스터 및 제8 내지 제11NPN 트랜지스터들을 부가적으로 포함하되, 상기 제7NPN 트랜지스터에 대응되는 상기 제11NPN 트랜지스터의 에미터 전극이 상기 제5NPN 트랜지스터의 상기 에미터 전극에 연결된다.
이 특징의 또 다른 실시예에 있어서, 상기 제1 및 제2NPN 트랜지스터들의 상기 베이스 전극들과 상기 제3NPN 트랜지스터의 상기 에미터 전극 사이에 연결되어 상기 제1 및 제2NPN 트랜지스터들 그리고 상기 제5NPN 트랜지스터의 상기 베이스 전극들의 전압 레벨을 낮추는 레벨 쉬프팅 수단을 부가적으로 포함한다.
또 다른 특징에 따르면, 본 발명은: 에미터 전극이 제1전원에 연결되고 베이스 전극으로 제공되는 입력 신호를 증폭하는 제 1 PNP 트랜지스터와, 제1 내지 제3NPN 트랜지스터들로 구성되고 상기 입력 신호에 대해 소정의 제1이득으로 증폭된 출력 신호를 출력하는 전류 미러 수단을 포함하되; 상기 제1NPN 트랜지스터는 제2전원에 연결되는 에미터 전극과, 상기 제1PNP 트랜지스터의 컬렉터 전극에 연결되는 컬렉터 전극 및, 상기 제2NPN 트랜지스터의 베이스 전극과 연결되는 베이스 전극을 갖고; 상기 제2NPN 트랜지스터는 상기 제2전원에 연결되는 에미터 전극과, 상기 출력 신호가 출력되는 출력 단자로서 사용되는 컬렉터 전극 및, 상기 제1NPN 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 가지며; 상기 제3NPN 트랜지스터는 상기 제1 및 제2PNP 트랜지스터들의 베이스 전극들에 연결되는 에미터 전극과, 상기 제 1 전원에 연결되는 컬렉터 전극 및 , 상기 제1 PNP 트랜지스터의 상기 컬렉터 전극 및 상기 제1NPN 트랜지스터의 상기 컬렉터 전극에 연결되는 베이스 전극을 구비하는 전류 미러 회로에 있어서; 상기 출력 신호가 상기 소정의 제1이득보다 더 높은 소정의 제2이득을 갖도록 하는 이득 보상 수단과, 상기 제1 및 제2PNP 트랜지스터들의 상기 베이스 전극들과 상기 제3PNP 트랜지스터의 상기 에미터 전극 사이에 연결되어 상기 제3PNP 트랜지스터의 상기 에미터 전극의 전압 레벨을 낮추는 레벨 쉬프팅 수단을 포함한다.
본 발명에 따른 전류 미러 회로들의 실시예에 있어서, 각 회로의 상기 레벨 쉬프팅 수단은 적어도 하나 이상의 다이오드로 구성될 수 있다.
이제부터는 첨부된 도면들, 즉, 제2도 내지 제4도를 참조하면서 본 발명에 대해 상세히 설명하겠다. 설명의 편의상, 상기 도면들에 있어서, 동일하거나 대응되는 구성 요소들에 대해서는 동일한 참조 부호들 또는 그에 대응되는 참조 부호들로 표시한다.
제2도는 본 발명에 따른 전류 미러 회로의 제1바람직한 실시예를 나타내고 있다. 제 2도를 참조하여, 이 실시예에 따른 전류 미러 회로는 종래의 전류 미러 회로의 구성(즉, 제1도의 트랜지스터들 Q1-Q4)에 있어서, 제1PNP 트랜지스터(Q2)의 베이스 전류 및 제2PNP 트랜지스터(Q3)의 베이스 전류의 합(Ib1+Ib3)을 베이스 전류 보상용 제3PNP 트랜지스터(Q4)가 1/βQ4의 이득으로 증폭하여 입력단의 NPN 트랜지스터(Q1)의 컬렉터로 제공함으로 인해 생기는 상기 전류 미러 회로의 전류 전달의 부정합을 줄여서 출력 신호의 이득을 높이는 이득 보상 회로(D1, Q5-Q9)를 갖는다. 이 이득 보상회로(D1, Q5-Q9)는 출력단 전류 미러 트랜지스터들(Q1, Q2)의 베이스 전류를 보상하기 위한 트랜지스터(Q4)의 베이스 전류에 의해 받는 영향을 종래에 비해 훨씬 감소시킴으로써 결국 전류 미러 회로의 전류 전달 특성을 향상시킨다.
이와 같은 이득 보상 회로에 있어서, 제2NPN 트랜지스터(Q5)의 에미터 전극은 접지되고, 그것의 베이스 전극은 제1NPN 트랜지스터(Q1)의 베이스 전극에 연결된다. 제4PNP 트랜지스터(Q6)의 에미터 전극은 전원 Vcc에 연결되고, 그것의 베이스 전극은 제1PNP 트랜지스터(Q1)의 베이스 전극에 연결된다. 제5PNP 트랜지스터(Q7)의 에미터 전극은 제1PNP 트랜지스터(Q1)의 컬렉터 전극에 연결되고, 그것의 컬렉터 전극은 제3PNP 트랜지스터(Q4)의 베이스 전극에 연결되며, 그것의 베이스 전극은 자신의 상기 컬렉터 전극에 연결된다. 제6PNP 트랜지스터(Q8)의 에미터 전극은 제4PNP 트랜지스터(Q6)의 컬렉터 전극에 연결되고, 그것의 에미터 및 베이스 전극들은 제2NPN 트랜지스터(Q5)의 컬렉터 전극 및 제5PNP 트랜지스터(Q7)의 베이스 전극에 각각 연결된다. 제7PNP 트랜지스터(Q9)의 에미터 및 베이스 전극들은 각각 제5PNP 트랜지스터(Q7)의 에미터 전극 및 제2NPN 트랜지스터(Q5)의 컬렉터 전극에 연결되고, 그것의 컬렉터 전극은 접지된다. 본 실시예의 이득 보상 회로에 있어서, 제1 및 제2PNP 트랜지스터(Q2,Q3)의 베이스 전극들과 제3PNP 트랜지스터(Q4)의 에미터 전극 사이에는 상기 제3PNP 트랜지스터(Q4)의 에미터 전극의 전압 레벨을 낮추기 위한(즉, 레벨 쉬프팅을 위한) 다이오드(D1)가 연결된다. 이 레벨 쉬프팅용 회로는 이것이 적용되는 회로의 특성에 따라서 하나 이상의 다이오드들로 구성될 수도 있는 반면, 생략될 수도 있다.
이상과 같은 구성을 갖는 본 실시예의 작용을 설명하면 다음과 같다. 출력단 전류 미러의 트랜지스터들 Q2, Q3, Q6의 베이스 전류는 레벨 쉬프팅용 다이오드(D1)를 지나 트랜지스터 Q4로 흐르고, 이 전류의 1/βQ4배의 전류가 상기 트랜지스터 Q4의 베이스로부터 트랜지스터 Q1의 컬렉터로 흐르면, 트랜지스터 Q7의 컬렉터에는 트랜지스터 Q1의 컬렉터 전류(이 전류와 동일한 양의 전류가 Q7의 컬렉터로 흐르는 것이 이상적임)에서 트랜지스터 Q4의 베이스 전류를 뺀 만큼의 전류가 흐르게 된다. 보다 정확하게는, 트랜지스터 Q7의 에미터 전류는 트랜지스터 Q1의 컬렉터 전류에서 트랜지스터 Q4의 베이스 전류 및 트랜지스터 Q8의 베이스 전류를 뺀 값이 된다. 따라서, 이때, 트랜지스터 Q8의 컬렉터에는, 트랜지스터 Q5의 컬렉터 전류에서 트랜지스터 Q4의 베이스 전류, 트랜지스터 Q7의 베이스 전류 및 상기 트랜지스터 Q8의 베이스 전류를 뺀 만큼의 전류가 흐르게 된다.
한편, 트랜지스터 Q9의 베이스 전위는 트랜지스터 Q5의 에미터 전위로 접근하므로, 이때에는 트랜지스터 Q9의 에미터-베이스 전위가 증가하게 되는 데, 이는 트랜지스터 Q9의 에미터 전류의 증가를 초래한다. 이와 같은 트랜지스터 Q9의 에미터 전류의 증가는 트랜지스터 Q2의 컬렉터 전류의 증가를 초래하게 되고, 이로 인해 결국 트랜지스터 Q8의 컬렉터 전류가 점점 증가하게 된다. 트랜지스터 Q8의 컬렉터 전류는 트랜지스터 Q9의 궤환(feedback)작용에 의해 트랜지스터 Q5의 컬렉터 전류와 동일하게 될 때까지 증가된 후 안정된다.
이 실시예의 회로에서, 트랜지스터 Q7의 컬렉터 전류가 트랜지스터 Q5의 컬렉터 전류에 비해 트랜지스터들 Q4, Q7, Q8의 베이스 전류들의 합 만큼 감소되지만, 이 감소량은 트랜지스터 Q9의 궤환 동작에 의해 보상되므로 결국 출력단에서는 입력단에 의해 설정된 전류가 거의 손실없이 전달된다. 즉, 종래의 회로(제1도 참조)에서, 입력단의 트랜지스터(Q1)의 컬렉터 전류에 대한 출력단 전류 미러의 트랜지스터(Q2)의 컬렉터 전류의 감쇄비가 1/βQ4이 되지만, 이 실시예의 회로에서는, 입력단의 트랜지스터(Q5)의 컬렉터 전류에 대한 출력단 전류 미러의 트랜지스터(Q8)의 컬렉터 전류의 감쇄비가 1/(βQ4·1/βQ9)가 된다. 따라서, 이 실시예의 전류 미러 회로는 종래의 회로에 비해 출력단 전류 미러 트랜지스터들의 베이스 전류 보상용 트랜지스터의 베이스 전류의 영향이 1/βQ9로 감소된다.
제3도에는 본 발명에 따른 전류 미로 회로의 다른 실시예가 도시되어 있다. 제3도에 도시된 바와 같이, 이 실시예의 회로는 제2도의 회로에서 입력 신호에 대한 출력 신호의 이득을 높이는 이득 보상 회로(D1, Q5∼Q9)가 다단으로 연결된 구성을 갖는다. 이로써, 이 실시예의 회로는 보다 높은 출력 이득 보상 기능을 갖는다.
제4도에는 본 발명에 따른 전류 미로 회로의 또 다른 실시예가 도시되어 있다. 이 실시예의 회로는 제2도의 회로의 회로를 구성하는 각 트랜지스터들을 그들의 도전형에 대응되는 도전형을 갖는 트랜지스터들로 대채한 구성을 갖는다. 이 실시예의 각 트랜지스터들은 그들과 대응되는 제1도 내지 제3도에서의 각 트랜지스터들의 참조 부호에 대응되는 참조 부호들로 표시되어 있다(예컨대, 제1도 내지 제3도의 입력단 트랜지스터 Q1에 대응되는 트랜지스터 Q11로 표시되어 있다).
이 실시예에 따른 전류 미러 회로는 2개의 PNP 트랜지스터들 Q11,Q15과 7개의 PNP 트랜지스터들 Q12∼Q14, Q16∼Q19로 구성된다. 더 구체적으로, PNP 트랜지스터들 Q11, Q15은 그들의 에미터 전극들이 전원 Vcc에 연결되고, 베이스 전극으로 제공되는 입력 신호를 증폭한다. NPN 트랜지스터들 Q12, Q13, Q16의 베이스 전극들은 상호 연결되고, 그들의 에미터 전극들은 접지되며, NPN 트랜지스터 Q13의 컬렉터 전극은 출력 단자로서 사용된다. NPN 트랜지스터들 Q12 및 Q16의 컬렉터 전극들에는 NPN 트랜지스터들 Q17 및 Q18의 에미터 전극들이 각각 연결된다. 트랜지스터 Q17의 베이스 전극은 자신의 컬렉터 전극과 연결된다. NPN 트랜지스터들 Q17 및 Q18의 컬렉터 전극들은 PNP 트랜지스터들 Q11 및 Q15의 컬렉터 전극들에 각각 연결된다. 트랜지스터 Q14의 에미터 전극은 레벨 쉬프팅 수단인 다이오드 D1을 통하여 트랜지스터 Q12, Q13, Q16의 베이스 전극들과 연결되고, 그것의 베이스 전극은 트랜지스터 Q11의 컬렉터 전극과 연결됨과 아울러 그것의 컬렉터 전극은 전원 Vcc와 연결된다. 트랜지스터 Q19의 에미터 전극은 트랜지스터 Q17의 에미터 전극과 연결되고, 그것의 베이스 및 컬렉터 전극들은 트랜지스터 Q15의 컬렉터 전극 및 전원 Vcc와 각각 연결된다. 이 실시예의 회로에서도, 레벨 쉬프팅용 회로는 적용되는 회로의 특성에 따라 하나 이상의 다이오드들로 구성될 수도 있는 반면, 생략될 수도 있다. 이상에서 기술한 바와 같은 구성을 갖는 본 실시예의 동작 및 그 작용효과는 앞의 실시예들의 동작 및 그 작용 효과와 동일하다는 것을 잘 이해할 수 있을 것이다. 따라서, 설명의 중복을 피하기 위해서 이 실시예의 동작 및 그 작용효과에 대한 설명을 생략한다.
또한, 이 실시예의 경우, 제3도의 실시예에서와 같이, 제4도의 회로에서 입력 신호에 대한 출력 신호의 이득을 높이는 이득 보상 회로(D11,Q15∼Q19)를 다단으로 구성할 수도 있다. 이렇게 하면, 이 실시예의 회로는 보다 높은 출력 이득 보상 기능을 갖게 된다.

Claims (10)

  1. 에미터 전극이 제1전원에 연결되고 베이스 전극으로 제공되는 입력 신호를 증폭하는 제1NPN 트랜지스터와, 제1 내지 제3PNP 트랜지스터들로 구성되고 상기 입력 신호의 크기에 대응되는 소정의 제1이득으로 증폭된 출력 신호를 출력하는 전류 미러 수단을 포함하되; 상기 제1PNP 트랜지스터는 제2전원에 연결되는 에미터 전극과, 상기 제1NPN 트랜지스터의 컬렉터 전극에 연결되는 컬렉터 전극 및, 상기 제2PNP 트랜지스터의 베이스 전극과 연결되는 베이스 전극을 갖고; 상기 제2PNP 트랜지스터는 상기 제2전원에 연결되는 에미터 전극과, 출력 단자로서 사용되는 컬렉터 전극 및, 상기 제1PNP 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 가지며; 상기 제3PNP 트랜지스터는 상기 제1 및 제2PNP 트랜지스터들의 베이스 전극들에 연결되는 에미터 전극과, 접지되는 컬렉터 전극 및, 상기 제1NPN 트랜지스터의 상기 컬렉터 전극 및 상기 제1PNP 트랜지스터의 상기 컬렉터 전극에 연결되는 베이스 전극을 갖고; 상기 제3PNP 트랜지스터는 상기 제1PNP 트랜지스터의 베이스 전류 및 제2PNP 트랜지스터의 베이스 전류의 합에 대해 소정의 제2이득으로 증폭된 베이스 전류를 상기 제1NPN 트랜지스터의 상기 컬렉터 전극으로 제공하는 전류 미러 회로에 있어서: 상기 출력 신호가 상기 소정의 제1이득 보다 더 높은 소정의 제3이득을 갖도록 하는 이득 보상 수단을 포함하는 것을 특징으로 하는 이득을 갖는 전류 미러 회로.
  2. 제1항에 있어서, 상기 이득 보상 수단은, 상기 제1전원에 연결되는 에미터 전극과 상기 제1NPN 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제2NPN 트랜지스터와, 상기 제2전원에 연결되는 에미터 전극과 상기 제1PNP 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제4PNP 트랜지스터와, 상기 제1PNP 트랜지스터의 컬렉터 전극에 연결되는 에미터 전극과 상기 제3PNP 트랜지스터의 상기 베이스 전극에 연결되는 컬렉터 전극과 자신의 상기 컬렉터 전극에 연결되는 베이스 전극을 갖는 제5PNP 트랜지스터와, 상기 제4PNP 트랜지스터의 컬렉터 전극에 연결되는 에미터 전극과 상기 제2NPN 트랜지스터의 컬렉터 전극에 연결되는 컬렉터 전극 및 상기 제5PNP 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제6PNP 트랜지스터와, 상기 제5PNP 트랜지스터의 상기 에미터 전극에 연결되는 에미터 전극과 접지되는 컬렉터 전극 및 상기 제2NPN 트랜지스터의 상기 컬렉터 전극에 연결되는 베이스 전극을 갖는 제7PNP 트랜지스터를 포함하는 것을 특징으로 하는 이득을 갖는 전류 미러 회로.
  3. 제2항에 있어서, 상기 제2NPN 트랜지스터와 상기 제4 내지 제7PNP 트랜지스터들 각각에 대응되고 그들의 구성과 동일한 구성을 각각 갖는 제3NPN 트랜지스터 및 제8 내지 제11PNP 트랜지스터들을 부가적으로 포함하되, 상기 제7PNP 트랜지스터에 대응되는 상기 제11PNP 트랜지스터의 에미터 전극이 상기 제5PNP 트랜지스터의 상기 에미터 전극에 연결되는 것을 특징으로 하는 이득을 갖는 전류 미러 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 및 제2PNP 트랜지스터들의 상기 베이스 전극들과 상기 제3 PNP 트랜지스터의 상기 에미터 전극 사이에 연결되어 제3PNP 트랜지스터의 상기 에미터 전극의 전압 레벨을 낮추는 레벨 쉬프팅 수단을 부가적으로 포함하는 것을 특징으로 하는 이득을 갖는 전류 미러 회로.
  5. 제4항에 있어서, 상기 레벨 쉬프팅 수단은 다이오드를 포함하는 것을 특징으로 하는 이득을 갖는 전류 미러 회로.
  6. 에미터 전극이 제1전원에 연결되고 베이스 전극으로 제공되는 입력 신호를 증폭하는 제1PNP 트랜지스터와, 제1 내지 제3NPN 트랜지스터들로 구성되고 상기 입력 신호의 크기에 대응되는 소정의 제1이득으로 증폭된 출력 신호를 출력하는 전류 미러 수단을 포함하되; 상기 제1NPN 트랜지스터는 제2전원에 연결되는 에미터 전극과, 상기 제1PNP 트랜지스터의 컬렉터 전극에 연결되는 컬렉터 전극 및, 상기 제2NPN 트랜지스터의 베이스 전극과 연결되는 베이스 전극을 갖고; 상기 제2NPN 트랜지스터는 상기 제2전원에 연결되는 에미터 전극과, 상기 출력 신호가 출력되는 출력 단자로서 사용되는 컬렉터 전극 및, 상기 제1NPN 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 가지며; 상기 제3NPN 트랜지스터는 상기 제1 및 제2PNP 트랜지스터들의 베이스 전극들에 연결되는 에미터 전극과, 상기 제1전원에 연결되는 컬렉터 전극 및, 상기 제1PNP 트랜지스터의 상기 컬렉터 전극 및 상기 제1NPN 트랜지스터의 상기 컬렉터 전극에 연결되는 베이스 전극을 구비하는 전류 미러 회로에 있어서: 상기 출력 신호가 상기 소정의 제1이득 보다 더 높은 소정의 제2이득을 갖도록 하는 이득 보상 수단을 포함하는 것을 특징으로 하는 이득을 갖는 전류 미러 회로.
  7. 제6항에 있어서, 상기 이득 보상 수단은, 상기 제1전원에 연결되는 에미터 전극과 상기 제1PNP 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제2PNP 트랜지스터와, 상기 제2전원에 연결되는 에미터 전극과 상기 제1NPN 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제4NPN 트랜지스터와, 상기 제1NPN 트랜지스터의 컬렉터 전극에 연결되는 에미터 전극과 상기 제3NPN 트랜지스터의 상기 베이스 전극에 연결되는 컬렉터 전극과 자신의 상기 컬렉터 전극에 연결되는 베이스 전극을 갖는 제5NPN 트랜지스터와, 상기 제4NPN 트랜지스터의 컬렉터 전극에 연결되는 에미터 전극과 상기 제2PNP 트랜지스터의 컬렉터 전극에 연결되는 컬렉터 전극 및 상기 제5NPN 트랜지스터의 상기 베이스 전극에 연결되는 베이스 전극을 갖는 제6NPN 트랜지스터와, 상기 제5NPN 트랜지스터의 상기 에미터 전극에 연결되는 에미터 전극과 상기 제1전원에 연결되는 컬렉터 전극 및 상기 제2PNP 트랜지스터의 상기 컬렉터 전극에 연결되는 베이스 전극을 갖는 제7NPN 트랜지스터를 포함하는 것을 특징으로 하는 이득을 갖는 전류 미러 회로.
  8. 제7항에 있어서, 상기 제2PNP 트랜지스터와 상기 제4 내지 제7NPN 트랜지스터들 각각에 대응되고 그들의 구성과 동일한 구성을 각각 갖는 제3PNP 트랜지스터 및 제8 내지 제11NPN 트랜지스터들을 부가적으로 포함하되, 상기 제7NPN 트랜지스터에 대응되는 상기 제11NPN 트랜지스터의 에미터 전극이 상기 제5NPN 트랜지스터의 상기 에미터 전극에 연결되는 것을 특징으로 하는 이득을 갖는 전류 미러 회로.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 및 제2NPN 트랜지스터들의 상기 베이스 전극들과 상기 제3NPN 트랜지스터의 상기 에미터 전극 사이에 연결되어 상기 제1 및 제2NPN 트랜지스터들 그리고 상기 제5NPN 트랜지스터의 상기 베이스 전극들의 전압 레벨을 낮추는 레벨 쉬프팅 수단을 부가적으로 포함하는 것을 특징으로 하는 이득을 갖는 전류 미러 회로.
  10. 제9항에 있어서, 상기 레벨 쉬프팅 수단은 적어도 하나 이상의 다이오드를 포함하는 것을 특징으로 하는 이득을 갖는 전류 미러 회로.
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