JP2781510B2

JP2781510B2 - 負帰還センス前置増幅器

Info

Publication number: JP2781510B2
Application number: JP5132096A
Authority: JP
Inventors: ジェイ．ブルノリマイクル
Original assignee: ブルックトリーコーポレイション
Priority date: 1992-07-02
Filing date: 1993-06-02
Publication date: 1998-07-30
Anticipated expiration: 2013-07-30
Also published as: EP0579041A3; EP0579041A2; DE69327750T2; DE69327750D1; US5325001A; CA2096169C; JPH0660673A; EP0579041B1; CA2096169A1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスタティックＲＡＭセル
に関し、より詳細にはスタティックＲＡＭセルに付随す
る前置増幅器に関する。特に本発明は、スタティックＲ
ＡＭセルとともに動作する、小さい消費電力で優れた周
波数応答を備えた前置増幅器に関する。

【０００２】

【従来の技術】ワークステーションやパーソナルコンピ
ュータには、ワークステーションやパーソナルコンピュ
ータにおける計算結果を表示するためディスプレイモニ
タ（たとえばテレビ受像管）が含まれている。ちょうど
芸術家がキャンバスの上に、近接してはいるが分離され
ている点を複数使って可視画像を創造するのと同様に、
この表示は複数の独立したピクセルにより形成される。
１つの絵の画像解像度（たとえば再生の忠実度）はスク
リーン上のピクセルの数によって決まる。たとえば、今
やワークステーションや高額のパーソナルコンピュータ
ではディスプレイモニタ上の１２８０ピクセルの解像度
が普通である。ディスプレイモニタ上の各画像は２つの
インタレースフレームから形成され、このフレームは毎
秒６０回の速さでディスプレイモニタ上に再生されるか
ら、このディスプレイモニタ上に前記画像を再生させる
ためには１２５メガヘルツを超える周波数でピクセル情
報を提供しなければならない。

【０００３】ワークステーションやパーソナルコンピュ
ータのディスプレイシステムには、ルックアップテーブ
ルが与えられている。ルックアップテーブルは効果的な
メモリであり、異なる色を表す信号がこのメモリの異な
る場所に記憶されている。各位置の色は、それぞれ赤、
緑、青の原色の特性を表す３つの連続した２進数ビット
により表される。３つの連続した２進数ビットのそれぞ
れを対応するアナログ値に変換し、かつこのアナログ値
によって表される色を混合することによって各位置に記
憶される色が得られる。ルックアップテーブル（メモ
リ）の各個々の位置に記憶される色は、マイクロプロセ
ッサからの命令にしたがって、いつでも新しい色に置き
換えることができる。

【０００４】各メモリ位置に対するルックアップテーブ
ルに２進数の形式で記憶される色情報はスタティックＲ
ＡＭセルの中に保管される。各スタティックＲＡＭセル
にはルックアップテーブルの個々の位置における色に対
する２進数情報の１つの２進数ビットが記憶される。ル
ックアップテーブルの各原色が８ビットの２進数で表さ
れ、かつルックアップテーブルの中に２５６の位置があ
る場合、これらの色を記憶するためにはルックアップテ
ーブルの中に全部で６１４４のスタティックＲＡＭセル
が与えられる。

【０００５】ディスプレイメモリを与えることによって
ルックアップテーブル内の色にアクセスできる。ディス
プレイメモリの中の連続するピクセルのそれぞれに対し
て２進数形式で情報がディスプレイメモリに記憶され
る。この情報はルックアップテーブルにおけるメモリ位
置（たとえば２５６）の特定の１つを表しており、ディ
スプレイメモリの中の連続するピクセルのそれぞれに対
してこのメモリ位置にアドレスが付される。ルックアッ
プテーブル内の各メモリ位置は、ルックアップテーブル
かディスプレイモニタの連続するピクセルの各位置に転
送される色情報を決定するためディスプレイメモリによ
りアドレスが付される。

【０００６】

【発明が解決しようとする課題】各スタティックＲＡＭ
セルはセル内の２進数情報を読めるような構造になって
いる。望ましくは、相補形信号を与えるように差動的に
接続された２本の線をセルが有する。２進数「１」がセ
ルに記憶されているときは、セルと１つの線を通って電
流が流れ、２進数「０」がセルに記憶されているとき
は、セルともう１つの線を通って電流が流れる。この電
流の振幅は相対的に小さい。セルから読み出した２進数
情報を、色を表す別の２進数ビットにより処理できるレ
ベルに変換するためには、セル電流によって表される情
報を増幅しなければならない。最近までこの増幅には周
波数に限界があった。すなわち、ソースワードの中の関
連する２進数ビットの情報を用いてセルの情報を対応す
るアナログ値に変換することができる周波数に限度があ
ったのである。またこの増幅により電力損失が発生し
た。

【０００７】米国特許第４，９０５，１８９号「情報の
読み出し書き込み用システム」は、１９９０年２月２７
日付けで当該出願人に対して発行され、さらに当該出願
の譲受人に対して譲渡の登録がされたが、この出願にお
いては、スタティックＲＡＭセルと前置増幅器およびセ
ルに付随する増幅器ステ−ジが開示されかつ特許請求さ
れている。このスタティックＲＡＭセルには、セルに情
報を書き込んでいるとき、同時に高周波でセルから情報
を読み出せる、或いはマイクロプロセッサによりセルか
ら情報を読み出せるようになっているという利点があ
る。このセルの構造は以下のようになっている。すなわ
ち、セルから高周波で読み出しても、セルへの情報の書
き込み或いはマイクロプロセッサによるセルからの情報
の読み出しに影響せず、たとえこれら書き込み読み出し
動作が同時に発生した場合でも影響しないような構造と
なっている。米国特許第４，９０５，１８９号における
前置増幅器と増幅器は、関連する２進数情報を用いてセ
ルから読み出した情報に対応するアナログ値に変換する
ことができる周波数を高くする様に、このセルと協力し
て働いている。

【０００８】

【課題を解決する手段】米国特許第４，９０５，１８９
号により提供された上記回路があるとしても、本発明は
セルから情報を読み出す周波数を高くするためのスタテ
ィックＲＡＭと改良された前置増幅器との組合せを提供
している。本発明によるセルと前置増幅器はセルの電力
消費率を低減させる一方、応答周波数を広げているので
ある。また、本発明は異なるセルの前置増幅器の間の相
互関係を与え、相互に関連するセルの応答周波数をより
広くすると共に、相互に関連するセルの電力消費を低減
させている。

【０００９】本発明の１つの実施例において、差動的に
接続された第１と第２の線を有するスタティックＲＡＭ
は、前記セルと２進数「１」を読むための前記第１の線
を介して電流を流し、或いは前記セルと２進数「０」を
読むための前記第２の線を介して電流を流すことによ
り、前記セルに記憶された２進数情報を読み出す。前置
増幅器の第１のトランジスタおよび第２のトランジスタ
はそれぞれ前記第１の線および第２の線に接続され、そ
れぞれ２進数「１」と２進数「０」を表す出力を与え
る。前記第１のトランジスタおよび第２のトランジスタ
は、第３のトランジスタおよび第４のトランジスタにそ
れぞれ制御電流を流し、第１のトランジスタおよび第２
のトランジスタの１つと前記セルを介して読み出し電流
が流れない場合、そのトランジスタにバイアス電流を流
す様にする。前記第３のトランジスタおよび第４のトラ
ンジスタを制御することにより、セルの全数と読み出し
線のバイアス電流が与えられた場合に、前記セルから情
報を読み出して増幅する周波数が高くなる。

【００１０】本改良では、それぞれ前記第３のトランジ
スタと第４のトランジスタの入力（たとえばゲート）を
制御するために前記第１のトランジスタと第２のトラン
ジスタの出力（たとえばドレイン）からそれぞれ負帰還
をかけることによって、セルの出力電流を流す線のバイ
アス電流は各瞬間で減少する。これによってセルから２
進数情報を読み出す周波数を拡大するとともに、電力の
損失を低減している。前記第３のトランジスタと第４の
トランジスタに対する制御回路の中にインピーダンスを
含めることによって前記第３のトランジスタと第４のト
ランジスタの応答を遅延させ、この周波数をさらに拡大
することができる。

【００１１】周波数応答をさらに向上させるため、異な
るビット線およびワード線に対する前置増幅器の対を並
列に接続する。重複と考えられる構成部分を取り除き、
１対の線上で１つの回路セルだけが読み出し電流を流
し、これによってさらに電力消費を低減し、接続された
前置増幅器の応答周波数を広くするような相互接続とな
っている。

【００１２】

【実施例】図１（ａ）はスタティックＲＡＭ（一般に１
０で示す）と、前置増幅器ステージ（一般に１２で示
す）を示す。これらは米国特許第４，９０５，１８９号
に開示され特許請求されているものである。スタティッ
クＲＡＭセル１０と前置増幅器１２はＣＭＯＳ回路から
つくられるが、他の回路も使用可能である。スタティッ
クＲＡＭセル１０には線１４、１６（「ＳＢＬｎ」およ
び「反転ＳＢＬｎ」と示す）と、高速ビット線１８、２
０（「ＦＢＬｎ」および「反転ＦＢＬｎ」と示す）とが
含まれている。スタティックＲＡＭセル１０には線２２
（「ＳＷＬ」と示す）と線２４（「ＦＷＬ」と示す）
とが含まれている。線１４、１６は低速ビット線に対す
る相補形ビット情報を提供し、線１８、２０は高速ビッ
ト線に対する相補形ビット情報を提供する。線２２は低
速ビットワードに対する情報を提供し、線２４は高速ビ
ットワードに対する情報を提供する。（図示されていな
い）マイクロプロセッサからセル１０に２進数情報を記
録するために、或いはセルの情報をマイクロプロセッサ
に読み出すために、低速ワード線２２と低速ビット線１
４、１６が設けられている。セル１０から情報を読み出
して（図示されていない）ビデオスクリーン上のアナロ
グの色に変換するために、高速ワード線２４と高速ビッ
ト線１８、２０が設けられている。

【００１３】低速ビット線１４、１６は電源２６から正
の電力（たとえば＋５ボルト）を受電し、ｎ型トランジ
スタでも良いトランジスタ２８、３０のドレインにそれ
ぞれ接続されている。トランジスタ２８、３０のゲート
は低速ワード線２２により共通になっている。トランジ
スタ２８のソースは、トランジスタ３２のソース、トラ
ンジスタ３６のドレイン、およびトランジスタ３４、３
８のゲートとそれぞれ共通になっている。トランジスタ
３２、３４はｎ型トランジスタでも良く、トランジスタ
３６、３８はｐ形トランジスタでも良い。トランジスタ
３２、３６のゲート、トランジスタ３４のソースおよび
トランジスタ３８のドレインはトランジスタ３０のソー
スに接続されている。トランジスタ３６、３８のソース
は電源２６から起動電圧を受け、トランジスタ３２、３
４のドレインはアースのような基準電位と共通になって
いる。

【００１４】トランジスタ４０、４２のソースは相補形
高速ビット線１８、２０にそれぞれ接続されている。ト
ランジスタ４０、４２はｎ型トランジスタでも良い。ト
ランジスタ４０、４２のゲートは高速ワード線２４の電
圧を受ける。トランジスタ４０、４２のドレインからト
ランジスタ４４、４６のソースに対する接続がそれぞれ
行われている。トランジスタ４４、４６はｐ形トランジ
スタでも良い。トランジスタ４４、４６のゲートはトラ
ンジスタ３４、３２のソースとそれぞれ共通にしても良
い。トランジスタ４４、４６のドレインはアースのよう
な基準電位と共通しても良い。

【００１５】相補形高速ビット線１８、２０はトランジ
スタ５０、５２のドレインにそれぞれ延びており、これ
らは共にｎ型トランジスタでも良い。トランジスタ５
０、５２は前置増幅器１２の中に含まれている。トラン
ジスタ５０、５２のベースは電源２６から正のバイアス
電圧を受けている。トランジスタ５０、５２のソースは
アースのような基準電位にあっても良い。また相補形高
速ビット線１８、２０はトランジスタ５４、５６のソー
スにそれぞれ接続されているが、トランジスタ５４、５
６はｎ型トランジスタでも良い。トランジスタ５４、５
６のゲートは電源２６から正にバイアスされている。ト
ランジスタ５４、５６のドレインは出力線５８、６０お
よびトランジスタ６０、６２のドレインと共通になって
いるが、トランジスタ６０、６２はｐ形トランジスタで
も良い。トランジスタ６２、６４のゲートがバイアス電
圧（ＶＰＢ）を受けると、これらのトランジスタを通る
小振幅の一定電流が生じる。トランジスタ６２、６４の
ソースには電源２６からの正電圧が供給されている。

【００１６】低速ビット線１４、１６を介してマイクロ
プロセッサからスタティックＲＡＭセル１０に２進数情
報を書き込むには、線８０、８２にそれぞれ信号を与え
て２進数「１」と２進数「０」を表す。線８８の信号に
より増幅器８４がイネーブルされると、２進数「１」を
表す信号が増幅器を介して低速ビット線１４に与えられ
る。トランジスタ２８のゲートが関連するワード線２２
からの高電圧を受けると、この信号によりトランジスタ
２８は導通となる。したがって、トランジスタ２８、３
２を含む回路を電流が流れ、トランジスタ２８のソース
に低電圧が生じる。トランジスタ３２のソースの電圧が
アースに近い低電圧になると、トランジスタ３８のゲー
トが導通の状態となり、トランジスタ３８のドレインの
電圧は相対的に高くなる。

【００１７】同様に、線２２の電圧によりワード線が活
性化された時点で、増幅器８６を介してスタティックＲ
ＡＭセル１０に２進数「０」が書き込まれると、トラン
ジスタ３０は導通になる。この電圧によりトランジスタ
３０が導通になると、次にトランジスタ３４のソースに
低電圧が生じる。この低電圧によりトランジスタ３６は
導通となり、このトランジスタのドレインに高電圧が生
じる。トランジスタ３２、３４、３６、３８は、相補形
低速ビット線１４、１６を介して（図示されていない）
マイクロコンピュータからセル１０に書き込まれた情報
をトランジスタ３６、３８のドレインの電圧に記憶させ
るラッチ回路として動作する。

【００１８】ラッチ回路網によりセル１０にラッチされ
た情報が読み出される場合、ワード線２４に正の信号が
与えられる。これによりトランジスタ４０、４２は導通
となる。しかし、トランジスタ３２、３４、３６、３８
のラッチされた状態に依存して、トランジスタ４０、４
２の１つだけが導通する。２進数「０」に対しては、ト
ランジスタ３４のソースとトランジスタ３８のドレイン
の正電圧により、トランジスタ４４が導通となりトラン
ジスタ４０、４４および線１８を含む回路を電流が流れ
る。

【００１９】同様に、トランジスタ３２、３４、３６、
３８により形成されるラッチ回路網から２進数「１」が
読み出されると、線２０に低電圧が生じる。これは、ト
ランジスタ４２、３６の導通状態によりトランジスタ４
６のソースおよびゲートに高電圧が加えられ、トランジ
スタ４６が導通となるからである。線２０に生じた低電
圧は２進数「１」を表す。線１８、２０に電流が流れた
結果としてこれらの線に生じる信号は、ディスプレイモ
ニタ（図示されず）に色を表示するためのディジタル・
アナログ変換に使用される。

【００２０】スタティックＲＡＭセル１０には重要な利
点がある。たとえば、トランジスタ４４、４６は分離用
トランジスタとして作動し、トランジスタ３２、３４、
３６、３８により形成されるラッチから線１８、２０を
介した２進数情報の読み出しが、マイクロコンピュータ
からこのラッチに２進数情報を同時に書き込むことに影
響されないようにしているのである。このような方法
で、線１８、２０を介してセルから情報が読み出されて
いる時に同時に線１４、１６を介してセル１０に情報が
書き込まれても、マイクロプロセッサから常に正しい情
報がラッチ回路網に記憶される。また線１８、２０を介
して情報を読み出すときも、線１４、１６を介して情報
を書き込むときも差動的に動作するという点で、セル１
０には利点がある。これによりセル１０の応答感度が高
くなる。

【００２１】前に読み出したセル１０の情報を照合する
ため、この情報はセル１０から線１４、１６を介してマ
イクロコンピュータに読み出されるが、これらの線を介
した情報の読み出しは線１８、２０を介した情報の同時
読み出しに影響されないということは理解できるであろ
う。線１８、２０を介した情報の読み出しによりビデオ
モニタのピクセルに色情報が提供される。線１４、１６
を介した情報の読み出しは、マイクロプロセッサから前
にセル１０に記憶させた情報を照合するために設けられ
ている。

【００２２】高速ビット線１８、２０を流れる電流によ
りセル１０から読み出された信号はトランジスタ５４、
５６のソースに導かれ、これらのトランジスタを流れる
電流が生じる。たとえば、２進数「０」を示すトランジ
スタ４０、４４を電流が流れると、アースに近い電圧が
線１８に生じる。この低電圧により、電源２６とトラン
ジスタ６２、５４を含む回路を電流が流れ出力線５８に
低電圧が生じる。同様に、２進数「１」を表すため出力
線６０に低電圧が生じる。この低電圧はトランジスタ６
４、５６を含む回路に流れる電流によって生じる。

【００２３】トランジスタ５０、５２はトランジスタ５
４、５６を含む回路の中にそれぞれ含まれ、前置増幅器
１２の応答周波数を広くする。トランジスタ６２、６４
は、２進数「０」を表す線１８および２進数「１」を表
す線２０を流れる電流値の数分の１（１／２くらい）の
電流が流れるようにバイアスされる。このバイアス電流
はトランジスタ５０、５２を通ってアースのような基準
電位へと流れる。これらの電流によりトランジスタ５
４、５６の相互コンダクタンスが大きくなり、トランジ
スタ３２、３４、３６、３８により定義されるラッチ回
路網の中の２進数情報を読み出す時間が減少する。

【００２４】図１（ａ）に示すスタティックＲＡＭセル
１０と前置増幅器により１００メガヘルツを超える高周
波数が得られている。しかし、このようなスタティック
ＲＡＭと前置増幅器の利点も時間の経過と共に限界にき
ていることが判明した。たとえば、ワークステーション
やパーソナルコンピュータに含まれるディスプレイモニ
タの画像の解像度を向上させるには、最近では３００メ
ガヘルツもの高い周波数が要求されている。さらに、ル
ックアップテーブルの各メモリ位置に与えられるビット
数を増加させるためルックアップテーブルのセル数はつ
ぎつぎに増加している。メモリ位置における原色の２進
数値を高い解像度で表示するために、ビット数が増加さ
れる。たとえば、ルックアップテーブルのある位置にお
ける赤の原色に対するビット数は、時と共に４ビットか
ら６ビット、８ビットへと増加し、最近では赤の影の部
分の解像度を向上するために１０ビットに増加してい
る。

【００２５】ルックアップテーブルの各メモリ位置にお
けるスタティックＲＡＭセルの数が増加すると、ルック
アップテーブルの中の分布容量が増加し、ルックアップ
テーブルの応答周波数が低くなる。さらに、ルックアッ
プテーブルのセル数が増加してルックアップテーブルの
分布容量が増加すると、ルックアップテーブル、前置増
幅器およびルックアップテーブルに続く増幅器の電力損
失がかなり増加する。チップ上の電気回路のリード線の
太さが細くなるのにともない、ルックアップテーブルが
チップに占めるスペースは次第に小さくなっているの
で、この電力損失が増加することは特に悪い影響を及ぼ
すことになる。

【００２６】図１（ａ）のスタティックＲＡＭセル１０
と前置増幅器の応答周波数における限界は図１（ｂ）の
波形から判る。線１８、２０に生じる電圧は図１（ｂ）
の１００、１０２でそれぞれ示されている。これから判
るように、線２０が低電圧に、そして線１８が高電圧に
なっているので、当初セル１０の中では２進数値の
「１」になっている。出力線５８、６０の電圧はそれぞ
れ１０４、１０６で示されている。それぞれの端に矢印
のある線１０８は、線１８と線２０の間の電圧差が次の
ステージの動作をトリガするしきい値となるときの時間
を示している。これから判るように、線１８の電圧１０
０と線２０の電圧１０２とが交差する時間としきい値電
圧１０８の時間との間には時間差１１０がある。

【００２７】図１（ａ）に示す前置増幅器の応答速度を
速くし、かつこの前置増幅器の電力損失を減少させる本
発明の実施例を図２（ａ）に示す。図２（ａ）に示す実
施例では、スタティックＲＡＭセルは一般にブロックの
形式で１３０で示されている。スタティックＲＡＭセル
１３０は望ましくは図１（ａ）のスタティックＲＡＭセ
ル１０と同じであるが、差動的に接続され、かつ、図１
（ａ）に示す線１８、２０に対応する線１３２、１３４
を備えているいかなるスタティックＲＡＭセルであって
も良い。

【００２８】図２（ａ）で全体として１３６で示される
前置増幅器はセル１３０に付随する。前置増幅器１３６
は一般に図１（ａ）の前置増幅器１２と同じである。こ
のため、図２（ａ）のトランジスタ１４０、１４２、１
４４、１４６、１４８、１５０は、図１（ａ）のトラン
ジスタ５０、５２、５４、５６、６２、６４に対応す
る。しかし、出力線１５４とトランジスタ１４０のゲー
トの間にインピーダンス、望ましくは好適に抵抗器１５
２、によって負帰還が設けられている。同様に、出力線
１５８とトランジスタ１４２のゲートの間にインピーダ
ンス、望ましくは抵抗器１５６、によって負帰還が設け
られている。出力線１５４、１５８は図１（ａ）の出力
線５８、６０にそれぞれ対応している。トランジスタ１
７０のゲートおよびドレインはトランジスタ１４０、１
４２のソースに接続されている。トランジスタ１７０は
ｎ形トランジスタでもよい。トランジスタ１７０のドレ
インはアースのような基準電位を受けている。

【００２９】２進数「１」を表す電流が線１３４を流れ
ると、トランジスタ１４６のドレインに低電圧が生じ
て、トランジスタ１４６、１５０を電流が流れ、トラン
ジスタ１４６が高相互コンダクタンスのため、出力線１
５８に低電圧が生じる。この低電圧は抵抗器１５６を介
してトランジスタ１４２のゲートに導かれ、これにより
トランジスタ１４２を流れる電流が減少する。トランジ
スタ１７０によりトランジスタ１４０、１４２のドレイ
ンに加えられるバイアスによってトランジスタ１４２を
通る電流の減少が助長される。実際には、トランジスタ
１４２を流れる電流はセル１３０とビット線１３４を流
れる電流の１／６くらいの値に減少する。

【００３０】図１（ａ）のセル１０とビット線２０を流
れる電流を１の単位値として考えると、図１（ａ）のト
ランジスタ２８、３０のそれぞれを流れる電流は１／２
の値に設定される。従って図１（ａ）のセル１０と前置
増幅器１２を流れる電流の累積値は２となるだろう。し
かしながら、図２（ａ）の実施例では、セルの２進数値
「１」に対してセル１３０と前置増幅器１３６を流れる
電流の累積値は、ビット線１３４における１、トランジ
スタ１４０における１／２、トランジスタ１４２におけ
る１／６を有する。このことは、セル１３０と前置増幅
器１３６の電流の累積値を基礎の値とした場合、図１
（ａ）に示す実施例における消費電力に比較して、図２
（ａ）の実施例における消費電力では、およそ２０％減
少していることを表している。

【００３１】前置増幅器１３６の消費電力の減少に加
え、トランジスタ１４２のゲートに加えられる負のバイ
アスにより前置増幅器の周波数応答が向上する。たとえ
ば、セルが２進数「１」の状態にあるとき、トランジス
タ１４０を流れるバイアス電流はトランジスタ１４２を
流れるバイアス電流のおよそ３倍も大きい。このためト
ランジスタ１４０の相互コンダクタンスは、トランジス
タ１４２の相互コンダクタンスよりもかなり大きくな
る。トランジスタ１４４に比べてトランジスタ１４２の
相互コンダクタンスが増加すると、線１３２はセル１３
０からの２進数「０」の読み出しにより速く応答する。

【００３２】セル１３０の信号が２進数「１」と２進数
「０」の間で変わる場合、トランジスタ１４０、１４２
のゲートにそれぞれ導かれるフィードバック電圧は、抵
抗器１５２、１５６により遅れが生じるということは理
解できるであろう。たとえば、セル１３０の信号が２進
数「１」から２進数「０」に変わると、トランジスタ１
４０を流れる電流は、セル１３０を流れる電流の１／２
の大きさから、セル電流の１／６の大きさに変わる。し
かしこの変化は抵抗器１５２によって若干遅れる。この
遅れにより、トランジスタ１４４は相対的に高い相互コ
ンダクタンスの状態が長く続き、したがって、出力線１
３２、１３４の間で、次のステ−ジの動作をトリガする
しきい値電圧が生じる迄の時間が短縮する。

【００３３】また、抵抗器１５６によって生じる遅れに
より、セル１３０の信号が２進数「１」から２進数
「０」に変わるときに前置増幅器１３６の応答時間の短
縮が促進される。この遅延時間のため、２進数「０」を
表す電流がセル１３０と線１３２を流れ始めた後、短時
間の間トランジスタ１４２、１４６を低バイアス電流が
流れ続ける。この低バイアス電流のために、前置増幅器
１３６の次のステ−ジをトリガするしきい値電圧差が線
１５４、１５８に生じるまで、トランジスタ１４４、１
４０は高相互コンダクタンスになっている。

【００３４】前置増幅器１３６の応答時間が短縮される
ことを図２（ｂ）に示す。これから判るように、線１３
２、１３４の電圧はそれぞれ１７０、１７２で示されて
いる。これらの曲線は、セルの値が「１」から「０」に
変わることを示しており、線１３２では高電圧から低電
圧に変わり、線１３４では低電圧から高電圧に変わるこ
とを示している。出力線１５４、１５８の電圧は図２
（ｂ）においてそれぞれ１７４、１７６で示されてい
る。線１５４と、線１５８の間のしきい値電圧は図２
（ｂ）の１７８で示されている。これから判るように、
電圧１７０、１７２の間で交差が生じる時間１７９と、
しきい値電圧１７８ができる時間は図１（ａ）に示すそ
れに比較してかなり減っている。これは図２（ａ）に示
す前置増幅器の応答周波数が図１（ａ）に示す前置増幅
器の応答周波数よりも高いことを示している。

【００３５】図３は本発明のもう１つの実施例を示す。
図３に示す実施例では、セル１３０と前置増幅器１３６
の配列は図２（ａ）に示す配列と同じように示されてい
る。前置増幅器１３６には、図２（ａ）と同様、トラン
ジスタ１４０、１４２、１４４、１４６、１４８、１５
０と抵抗器１５２、１５６が含まれている。また図３に
示す実施例には、一般に１８０で示し、セル１３０と同
じビット線１３２、１３４に接続されているが、セル１
３０とは異なるワード線によって制御されるセルが含ま
れている。セル１３０は、線１８２を介して高速ワード
線０に接続され、線１３２、１３４を介して高速ビット
線０に接続されているように示されている。セル１８０
は高速ビット線１３２、１３４に接続され、かつ高速ワ
ード線０とは異なるワード線（図示されず）に接続され
ている。

【００３６】一般に１８４、１８６で示す２つの別のセ
ルが図３に示す実施例に含まれている。セル１８４はワ
ード線１に対応するワード線１８８に接続され、またビ
ット線１に相補形２進数ビット線信号を与える線２３
２、２３４に接続されている。またセル１８６は線２３
２、２３４に接続されているが、ワード線１８８とは異
なる（図示されていない）ワード線に応答する。

【００３７】一般に２００で示される前置増幅器は、前
置増幅器１３６がセル１３０に付随するの同じやり方で
セル１８４に付随する。以下の説明を単純にするために
前置増幅器２００の要素は、前置増幅器１３６の要素と
同じ参照番号を与えることにする。但し、図２（ａ）に
示す実施例では先頭の数が１であるが、前置増幅器２０
０の要素は先頭の数が２である。たとえば、図２（ａ）
と、図３の左側にある前置増幅器１３６のトランジスタ
１４０、１４２は、図３の右側にある前置増幅器２００
では２４０、２４２の番号が付けられている。

【００３８】図３に示す実施例では、前置増幅器１３６
からの出力線１５４、１５８は前置増幅器２００からの
出力線２５４、２５８にそれぞれ接続されている。さら
に、トランジスタ１４８、１５０は、図２（ａ）に示す
実施例のように、出力線１５４、１５８に接続されてい
るように示されている。しかしながら、出力線１５４、
２５４は共通であるから、トランジスタ１４８に接続さ
れている線１５４に対応する線２５４に接続されている
トランジスタはない。同様に、出力線１５８、２５８は
共通であるから、トランジスタ１５０に接続されている
線１５８に対応する線２５８に接続されているトランジ
スタはない。以後、出力線１５４、２４５は線１５４と
名付け、出力線１５８、２５８は線１５８と名付けるこ
とにする。

【００３９】これから理解できるように、トランジスタ
１４８、１５０に対応する２つのトランジスタが除かれ
ることにより回路が簡単になると共に前置増幅器２００
の中の電力損失が減少する。さらに、図３では前置増幅
器１３６、２００のような前置増幅器の対が相互に結合
されているが、本発明の範囲から逸脱することなしに、
上記と同じ方法により、これらの対よりもさらに多くの
前置増幅器を相互に結合できることが理解されるであろ
う。

【００４０】図３で、セル１３０、１８０およびこの列
の全ての他のセルは、高速ビット線０を示すビット線１
３２、１３４（「ＦＢＬ０」、「反転ＦＢＬ０」）を有
している。図２（ａ）の前置増幅器１３６に関する説明
の中で、前置増幅器の１側は（値が１の）出力電流を増
幅して相対的に小さいバイアス電流（１／６の電流）を
提供すると仮定し、前置増幅器の他側は相対的に大きい
バイアス電流（１／２の電流）を提供すると仮定した。
図３は第１の前置増幅器（たとえば１３６）のバイアス
電流により、第１の前置増幅器（たとえば１３６）が結
合する第２の前置増幅器（たとえば２００）に付随する
セルからの信号に対する周波数応答が向上する場合の関
係を示している。図４（ａ）、図４（ｂ）、図４（ｃ）
は動作の関係を示す異なる３つの例をそれぞれ示してい
るが、この例における前置増幅器の周波数応答は向上し
ている。

【００４１】線１３２、１３４（「ＦＢＬ０」、「反転
ＦＢＬ０」）が当初「１」を出力している関係を図４
（ａ）に示す。これは、線１３２に対して３００（及び
ＦＢＬ０）で、線１３４に対して３０２（及び反転ＦＢ
Ｌ０）でそれぞれ示されている。この動作状態において
は、前置増幅器１３６のバイアス電流の大部分はトラン
ジスタ１４４、１４０とトランジスタ１７０を流れる。
これにより、セル１３０、セル１８０或いは線１３２
（ＦＢＬ０）に接続されている他の全てのセルからの電
流が線１３２を全然流れなくても、トランジスタ１４４
は高コンダクタンスに維持される。

【００４２】つぎに２進数「０」を読むためにセル１３
０がトリガされたとすると、ワード線１８２（ＦＷＬ
０）の電圧が図４（ａ）の３０３で示すように上昇す
る。このためセル１３０と線１３２に電流が流れて、線
１３２に低電圧が生じる。この低電圧は図４（ａ）の３
００ａで示す。これと同時に、セル１３０を通って線１
３４に電流が全然流れないと、線１３４の電圧は図４
（ａ）の３０２（ａ）で示すように上昇する。

【００４３】図３の線１５４に生じた電圧は図４（ａ）
の３０４で示され、線１５８に生じた電圧は図４（ａ）
の３０６で示される。これから判るように、セル１３０
から線１３２を通って電流は全然流れていないから、３
０４の初期の電圧は高い。２進数「０」を表す線１３２
を電流が流れると、線１５４の電圧は図４（ａ）の３０
４ａで示すように下降する。これと同時に、セル１３０
によって２進数「０」が読み出されているとき、セル１
３０から線１３４を通って電流は全然流れないから、線
１５８の電圧は上昇する。線１５８の電圧は、図４
（ａ）の３０６ａで示される。

【００４４】図２（ｂ）の１７８、１７９で示すような
動作と同様に、図４（ａ）の例でも、前置増幅器１３６
に続くステ−ジをトリガするしきい値電圧は速い基準で
生じる。前置増幅器１３６と前置増幅器２００を結合し
ても、図４（ａ）の例に示す速い関係が損われることは
たしかにない。もし何か起こるとすれば、この結合によ
って速い関係がさらに向上することである。

【００４５】図４（ａ）で、線２３２の電圧は３０８で
示され、線２３４の電圧は３１０で示されている。これ
から判るように、線２３２の電圧３０８は、当初、線２
３４の電圧３１０より僅かに高い。これは線１５４の電
圧が、当初、線１５８の電圧よりも高いことに起因す
る。しかしセル１３０から２進数「０」を表す線１３２
を通って電流が流れるために線１５４の電圧が下降する
と、これによって線２３２の電圧が僅かに下降する。こ
の状況は図４（ａ）の３０８ａで示されている。これと
同時に図４（ａ）の３１０ａで示すように線２３４の電
圧は上昇する。

【００４６】これから判るように、２進数「０」を表す
ようにセル１３０がトリガされたとき、線２３２、２３
４の電圧はほとんど変化しない。これの意味すること
は、セル１３０の２進数信号が２進数の値「１」から２
進数の値「０」に変わるとき、前置増幅器１３６の中で
は非常に少ししか電力が消費されないということであ
る。これは前置増幅器１３６、２００の出力線を結合し
て得られる利点のひとつとなっている。

【００４７】図４（ｂ）は前置増幅器１３６と前置増幅
器２００の間の別の動作関係を示す。この動作関係で
は、セル１３０は当初「１」を示している。このためセ
ル１３０から線１３４（反転ＦＢＬ０）を通って電流が
流れ、この線に低電圧が生じる。これと同時に、線１３
２（ＦＢＬ０）に高電圧が生じる。線１３２の電圧は３
２０（或いはＦＢＬ０）で示され、線１３４の電圧は３
２２（或いは反転ＦＢＬ０）で示されている。

【００４８】セル１３０から２進数「１」を指定する線
１３４に電流が流れている間、図４（ｂ）の３２６で示
すように出力線１５８の電圧は低く、図４（ｂ）の３２
４で示すように出力線１５４の電圧は高い。線２３２の
電圧は３２８で示され、線２３４の電圧は３３０で示さ
れている。これから判るように、たとえば、セル１８
４、１８６など、ワード線１８８（ＦＷＬ１）に接続さ
れているどのセルからも出力が与えられないので、これ
らの電圧は共に相対的に高い。

【００４９】ワード線１８８（ＦＷＬ１）の信号３３２
によってワード線１８８にエネルギが与えられると、セ
ル１８４に「０」が生じるものとする。この状況の下
で、セル１８４からビット線２３２を通って電流が流れ
ると、図４（ｂ）の３２８およびＦＢＬ１で示すよう
に、線２３２に低電圧が生じる。これと同時に、図４
（ｂ）の３３０および反転ＦＢＬ１で示すように、線２
３４の電圧３３０は僅かに下降する。線２３４の電圧に
は極めて僅かな変化があるだけなので、図３のトランジ
スタ２４２、２４６を流れる電流における変化も僅かし
かない。この結果、前置増幅器２００の応答周波数は高
くなる。

【００５０】線２３２の電圧３２８ａが下降すると、図
４（ｂ）の３２４ａで示すように、出力線１５４の電圧
３２４が下降する。これと同時に、２進数「１」を指定
する線１３４を電流は流れなくなるから、出力線１５８
の電圧３２６は上昇する。（図４（ｂ）の３２２ａで示
すように）線１３４の電圧が上昇すると、出力線１５８
の電圧３２６が上昇する。図４（ｂ）の３２６ａでこの
様子を示す。

【００５１】セル１８４が「０」からセル１３０が
「０」に変わる場合の図３の回路動作を図４（ｃ）に示
す。セル１８４は、当初、「０」を出力しているのであ
るから、このセルからビット線２３２を通って電流が流
れ、線２３２に低電圧が生じる。線２３２の電圧は図４
（ｃ）の３４０とＦＢＬ１で示されている。線２３２に
は当初、低電圧が生じているので、線２３４（反転ＦＢ
Ｌ１）には高電圧が生じる。線２３４の電圧は図４
（ｃ）の３４２と反転ＦＢＬ１で示されている。

【００５２】線２３２の低電圧によって、図３の出力線
１５４に低電圧が生じる。線１５４の電圧は図４（ｃ）
の３４６で示され、線１５８の電圧は図４（ｃ）の３４
８で示されている。出力線１５４の電圧３４６は当初低
いのであるから、出力線１５８の当初の電圧３４８は高
い。セル１３０、セル１８０或いは他のいかなるセルか
らもビット線１３２（ＦＢＬ０）或いはビット線１３４
（反転ＦＢＬ０）に電流が流れないのであるから、線１
３２、１３４のそれぞれの当初の電圧３５０、３５２は
共に高い。

【００５３】図４（ｃ）の３５４で示すように、ワード
線１８２（ＦＷＬ０）が立ち上がり、２進数「０」を読
み出すためセル１３０が活性化されると、このセルから
ビット線１３２を通って電流が流れ、図４（ｃ）の３５
０ａで示すように、このビット線に低電圧が生じる。線
１３４（反転ＦＢＬ０）の電圧３５２は（図４（ｃ）の
３５２ａで示すように）僅かに電圧にオーバーシュート
があるが、高い状態を維持する。線１３４の電圧は、セ
ル１３０が２進数「０」を示し始めるときに相対的に僅
かだけ変化するので、セル１８４が２進数「０」の条態
からセル１３０が２進数「０」の状態に変化するときの
セル１３０と前置増幅器１３６の周波数応答を向上させ
る傾向がある。

【００５４】セル１３０の２進数「０」に対する線１３
２に生じた低電圧３５０ａによって、図４（ｃ）の３４
６ａで示すように線１５４に生じた低電圧が継続する。
これと同時に、図４（ｃ）の３４８ａで示すように出力
線１５８に生じた高電圧３４８が継続する。出力線１５
８に生じて継続している相対的に高い電圧３４８ａと、
線１３４（反転ＦＢＬ０）を通って流れる電流がないこ
とが続くことによって、線１３４の電圧は相対的に高い
状態に維持される。この様子が図４（ｃ）の３５２ａに
示されている。線１３４（反転ＦＢＬ０）の電圧３５２
における変化は相対的に少ししかないので、これも、セ
ル１３０と前置増幅器１３６の周波数応答を向上して、
このセル１３０から出力「０」を発生する。

【００５５】これから判るように、セル１８４の「０」
の読み出しからセル１３０の「０」の読み出しに変わる
と、出力線１５４の出力電圧に僅かな突出部が生じる。
これは、セル１８４の「０」とセル１３０の「０」との
間で変化があると、線１３２、２３２の１つの電圧に僅
かなオーバーシュートが生じることに起因する。たとえ
電圧突出部があっても、出力線１５４の電圧（図４
（ｃ）の電圧３４６）と出力線１５８の電圧（図４
（ｃ）の電圧３４８）の間にはかなりの差があるため、
この電圧突出部は前置増幅器１３６、２００の動作、或
いはこれらの前置増幅器に続くステ−ジになんの影響も
与えない。

【００５６】図３に示す実施例にはある重要な利点があ
る。前置増幅器１３６、２００のように相互接続された
前置増幅器の各対にトランジスタ１４８、１５０を１対
だけ使用することにより、前置増幅器における電力損失
が減少する。さらに、前置増幅器におけるステ−ジを除
くことにより前置増幅器の応答周波数が広くなる。ま
た、この対の中の相互に関連する前置増幅器の他の１つ
からの線における予め充電されている分布容量により、
相互接続された各前置増幅器の応答周波数も広くなる。
１対の中の１つの前置増幅器だけがいかなる瞬間でも出
力電流を流しており、この対の複数の前置増幅器はそれ
らのワード線やビット線においては関連しないのである
から、上記説明はまったく真実である。

【００５７】１対の中の１つの前置増幅器は通常他の前
置増幅器によってバイアスされているので、その前置増
幅器に付随するセルがそのセルからの出力を発生させる
ためにトリガされたときに、その前置増幅器のビット線
の１つは大きく変化しない電圧になっている。このため
トリガされた前置増幅器の周波数応答が向上する。さら
に、もう１つの前置増幅器もバイアスされるので、その
前置増幅器に関連するセルを流れる電流が切断されたと
き、ビット線の１つにはほとんど変化が生じない。ま
た、このために、このような前置増幅器を含むシステム
の周波数応答が向上すると共に、該システムの電力損失
を制限する傾向がある。

【００５８】詳細な実施例を参照して本発明を開示しか
つ説明してきたが、含まれている原理が多数の別の実施
例で容易に使用できることは当業者には明かであろう。
したがって、本発明は添付の請求の範囲からのみ限定さ
れるべきである。

【図面の簡単な説明】

【図１】従来の技術によるスタティックＲＡＭセルとそ
れに関連する前置増幅器の図であって、（ａ）はスタテ
ィックＲＡＭセルと、それに関連してセルの情報を失う
事なく高周波でセルの情報を読み出し増幅する前置増幅
器ステージの回路図、ｂは図１の（ａ）に示す前置増幅
器の各部端子における電圧波形を示す図。

【図２】図１の（ａ）に示すスタティックＲＡＭのブロ
ック形式で描かれたスタティックＲＡＭと本発明に係る
改良された前置増幅器ステージの図であって、（ａ）は
スタティックＲＡＭのブロック図と、図１の（ａ）に示
す実施例における前置増幅器ステージと比較して周波数
応答が向上し消費電力が低減した前置増幅器ステージを
示す図、（ｂ）は、図１の（ｂ）に示す各部端子に対応
しており、図２の（ａ）に示す前置増幅器の各部端子に
おける電圧波形を示す図。

【図３】図２の（ａ）でブロック形式で描かれたスタテ
ィックＲＡＭの一対と、図１の（ａ）や図２の（ａ）に
示す実施例に比較して周波数応答をさらに向上し、かつ
消費電力をさらに低減した本発明の他の実施例に係る１
対の前置増幅器の回路図。

【図４】図２の（ｂ）と同様戦略端子における電圧波形
を示す図であって、（ａ）は図３に示す回路が各種の異
なる条件で動作する場合の戦略端子における電圧波形を
示す図、（ｂ）は図３に示す回路が各種の異なる条件で
動作する場合の戦略端子における電圧波形を示す図、
（ｃ）は図３に示す回路が各種の異なる条件で動作する
場合の戦略端子における電圧波形を示す図。

【符号の説明】

１０スタティックＲＡＭセル１２前置増幅器１４第１の低速ビット線１６第２の低速ビット線１８第１の高速ビット線２０第２の高速ビット線２２低速ワード線２４高速ワード線２６正極電源２８、３０、３２、３４、４６、３８、４０、４２、４
４、４６スタティックＲＡＭセルのトランジスタ５０、５２、５４、５６、５８、６０、６２前置増幅器のトランジスタ５８第１の出力線８０第１の書き込み用の線８２第２の書き込み用の線８４第１の増幅器８６第２の増幅器８８第１のイネーブル信号線９０第２のイネーブル信号線１００線１８の電圧１０２線２０の電圧１０４出力５８の電圧１０６出力６０の電圧１０８、１７８しきい値電圧１１０、１７９時間差１３０スタティックＲＡＭセル１３２１８に対応する第１の高速ビット線１３４２０に対応する第２の高速ビット線１３６前置増幅器１４０トランジスタ５０に対応するトランジスタ１４２トランジスタ５２に対応するトランジスタ１４４トランジスタ５４に対応するトランジスタ１４６トランジスタ５６に対応するトランジスタ１４８トランジスタ６２に対応するトランジスタ１５０トランジスタ６４に対応するトランジスタ１５２第１の負帰還用抵抗器１５４第１の出力線１５６第２の負帰還用抵抗器１５８第２の出力線１７０前置増幅器１３６のトランジスタ１７０、３００、３００ａ、３２０、３２０ａ、３５
０、３５０ａ線１３２の電圧１７２、３０２、３０２ａ、３２２、３２２ａ、３５
２、３５２ａ線１３４の電圧１７４、３０４、３０４ａ、３２４、３２４ａ、３４６出力線１５４の電圧１７６、３０６、３０６ａ、３２６、３２６ａ、３４
８、３４８ａ出力線１５８の電圧１８０ビット線１３２の第２のスタティックＲＡＭセ
ル１８２高速ワード線０１８４ビット線２３２の第１のスタティックＲＡＭセ
ル１８６ビット線２３２の第２のスタティックＲＡＭセ
ル１８８高速ワード線１２００前置増幅器１３６に対応し、並列接続される前
置増幅器２４０トランジスタ１４０に対応するトランジスタ２４２トランジスタ１４２に対応するトランジスタ２４４トランジスタ１４４に対応するトランジスタ２４６トランジスタ１４６に対応するトランジスタ２５２負帰還用抵抗器１５２に対応する抵抗器２５４出力線１５４に対応する出力線２５６負帰還用抵抗器１５６に対応する抵抗器２５８出力線１５８に対応する出力線２７０トランジスタ１７０に対応するトランジスタ３０３ワード線１８２の信号３０８、３０８ａ、３２８、３２８ａ、３４０、３４０
ａ線２３２の電圧３１０、３１０ａ、３３０、３３０ａ、３４２、３４２
ａ線２３４の電圧３３２ワード線１８８の信号３４６ａ出力線１５４の電圧の下降部３４６ｂ出力線１５４の電圧の突出部３５４ワード線１８２の信号

Claims

(57)【特許請求の範囲】

【請求項１】半導体記憶装置であって、情報を差動的に読み出すための第１と第２の線を有し、
前記第１と第２の線のいつでも一方のみに出力を与える
セルと、前記第１と第２の線にそれぞれ接続され、前記第１と第
２の線のいつでも一方からの出力に備えて前記線からの
出力を増幅する第１と第２の手段と、そのとき前記セルから差動的に読み出される情報に従っ
て、前記第１と第２の線からの出力をそれぞれ不平衡に
して前記第１と第２の線の前記一方から出力が与えられ
る時間を速くする第３と第４の手段であって、それぞれ
複数の端子を有し、第１の端子において前記第１と第２
の線にそれぞれ接続され、第２の端子において互いに共
通接続されて、前記第１と第２の線上で差動的に読み出
される情報のコモンモード成分を排除する前記第３と第
４の手段と、を含むことを特徴とする前記半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置であっ
て、前記第３と第４の手段は、前記第１と第２の線の内、そ
の時点において前記セルからの出力が印加されていない
特定の一方を介して、前記第１と第２の線の内の他方を
介するよりも大きな相互コンダクタンスを供給すること
を特徴とする前記半導体記憶装置。
【請求項３】請求項１又は２に記載の半導体記憶装置
であって、前記第１と第２の手段は、前記第１と第２の線にそれぞ
れ等しい相互コンダクタンスを供給し、前記第１と第２の手段は、前記第１と第２の線の内、前
記セルからの出力が印加されていない特定の一方を介し
て前記第１と第２の線の内の他方を介するよりも大きな
相互コンダクタンスを供給するために前記第３と第４の
手段を不平衡にする第５と第６の手段をそれぞれ含むこ
とを特徴とする前記半導体記憶装置。
【請求項４】請求項３に記載の半導体記憶装置であっ
て、前記第３と第４の手段は、前記第１と第２の線にそれぞ
れ接続されるとともに互いに接続されて前記第１と第２
の線に平衡した相互コンダクタンスを与える第１と第２
のトランジスタをそれぞれ含み、前記第５と第６の手段は、前記第１と第２の線の内、前
記セルからの出力が印加されていない特定の一方を介し
て前記第１と第２の線の内の他方を介するよりも大きな
相互コンダクタンスを供給するため、前記第１と第２の
トランジスタの相互コンダクタンスを不平衡にする様に
前記第１と第２のトランジスタに負帰還を与える第１と
第２のインピーダンスをそれぞれ含むことを特徴とする
前記半導体記憶装置。
【請求項５】請求項１に記載の半導体記憶装置であっ
て、前記第３と第４の手段は、第１と第２のトランジスタで
あって、各々が複数の端子を有し、第１の端子において
前記第１と第２の線のそれぞれ一方に接続され、前記第
１の端子と異なる第２の端子において互いに共通接続さ
れて、前記トランジスタの相互コンダクタンスを与え、
前記第１と第２の線上の差動出力のコモンモード成分を
排除する前記第１と第２のトランジスタをそれぞれ含む
ことを特徴とする前記半導体記憶装置。
【請求項６】請求項４又は５に記載の半導体記憶装置
であって、前記第１と第２のトランジスタに接続されて、前記第１
と第２のトランジスタのいつでも一方の相互コンダクタ
ンスの減少を拡大する手段を含むことを特徴とする前記
半導体記憶装置。
【請求項７】請求項４〜６のいずれかに記載の半導体
記憶装置であって、第１の回路分岐において前記第１の線と前記第１のトラ
ンジスタに接続され、第２の回路分岐において前記第２
の線と前記第２のトランジスタに接続され、前記第１と
第２のトランジスタによって供給される相互コンダクタ
ンスの不平衡を促進する第３のトランジスタを含むこと
を特徴とする前記半導体記憶装置。
【請求項８】請求項４〜６のいずれかに記載の半導体
記憶装置であって、前記第１と第２のトランジスタにそれぞれ接続されると
ともに前記第１と第２の線に接続されて、そのとき前記
セルから前記第１と第２の線のいずれか一方を介して流
れる電流に従って、前記第１と第２のトランジスタのい
つでも一方の相互コンダクタンスを減少させる第３と第
４のトランジスタを含むことを特徴とする前記半導体記
憶装置。
【請求項９】請求項８に記載の半導体記憶装置であっ
て、前記第１と第３のトランジスタは、第１の回路に接続さ
れていて、前記第１のトランジスタに相互コンダクタン
スを与え、前記第２と第４のトランジスタは、第２の回路に接続さ
れていて、前記第２のトランジスタに相互コンダクタン
スを与え、前記半導体記憶装置は、前記第３のトランジスタの出力から前記第１のトランジ
スタに帰還を与える手段と、前記第４のトランジスタの出力から前記第２のトランジ
スタに帰還を与える手段と、を含み、前記第１と第２のトランジスタに対する帰還は、前記セ
ルから前記第１と第２の線のいずれか一方を介して流れ
る電流に従って、前記第１と第２のトランジスタのいつ
でも一方の相互コンダクタンスを減少させることを特徴
とする前記半導体記憶装置。
【請求項１０】半導体記憶装置であって、情報を差動的に読み出すための第１と第２の線を有し、
前記第１と第２の線のいつでも一方のみに出力を与える
セルと、前記第１と第２の線に接続され、前記第１と第２の線の
いつでも一方からの出力に備えて前記線からの出力を増
幅する第１の手段と、前記第１の手段に含まれ、前記第１と第２の線からの出
力を不平衡にして、そのとき前記セルから差動的に読み
出される情報に従って、前記第１と第２の線の前記一方
から出力が与えられる時間を速くする第２の手段と、を含み、前記セルは第１のセルを構成し、第１ワードと第１ビッ
トに応答して前記セルから情報を差動的に読み出すもの
であり、さらに前記半導体記憶装置は、前記第１のセルに対応する第２のセルであって、第２ワ
ードと第２ビットに応答して前記第２のセルから情報を
差動的に読み出す、前記第２のセルと、前記第１のセルのための前記第１と第２の手段にそれぞ
れ対応する、前記第２のセルのための第３と第４の手段
と、前記第１と第３の手段とを結合して、前記第２と第４の
手段の一方によって与えられる不平衡に従って、前記第
２と第４の手段の他方によって前記第１又は第３の手段
に対して与えられる不平衡に影響を及ぼす第５の手段
と、を含むことを特徴とする前記半導体記憶装置。
【請求項１１】半導体記憶装置であって、第１と第２の線を有し、差動的に接続されて、第１の２
進値を表す場合に前記第１の線を介して、第２の２進値
を表す場合に前記第２の線を介して、電流を発生するセ
ルと、前記第１の線に接続され、前記第１の線を流れる電流に
従って電流を供給する第１のトランジスタと、前記第２の線に接続され、前記第２の線を流れる電流に
従って電流を供給する第２のトランジスタと、前記第１のトランジスタに接続され、前記第１のトラン
ジスタを流れる電流に従って出力を供給する第１の出力
線と、前記第２のトランジスタに接続され、前記第２のトラン
ジスタを流れる電流に従って出力を供給する第２の出力
線と、前記第１の出力線に接続され、前記第１の出力線上の出
力に従って、前記第２のトランジスタの相互コンダクタ
ンスに比較して低減された相互コンダクタンスを前記第
１のトランジスタに供給する第１の手段と、前記第２の出力線に接続され、前記第２の出力線上の出
力に従って、前記第１のトランジスタの相互コンダクタ
ンスに比較して低減された相互コンダクタンスを前記第
２のトランジスタに供給する第２の手段と、を含み、前記セルは、第１のセルを構成し、さらに前記半導体記憶装置は、前記第１のセルに対応する第２のセルであって、前記第
１と第２の線にそれぞれ対応する第３と第４の線を有す
る前記第２のセルと、前記第１のセルのための前記第１と第２のトランジスタ
にそれぞれ対応する、前記第２のセルのための第３と第
４のトランジスタと、前記第１のセルのための前記第１と第２の手段にそれぞ
れ対応する、前記第２のセルのための第３と第４の手段
と、前記第１のセルのための前記第１と第２の出力線にそれ
ぞれ対応する、前記第２のセルのための第３と第４の出
力線と、前記第１と第３の出力線及び前記第２と第４の出力線を
それぞれ結合し、これらの出力線における応答周波数を
拡張する第５の手段と、を含むことを特徴とする前記半導体記憶装置。
【請求項１２】半導体記憶装置であって、第１と第２の線を有し、差動的に接続されて、第１の２
進値を表す場合に前記第１の線を介して、第２の２進値
を表す場合に前記第２の線を介して、電流を発生するセ
ルと、前記第１の線に接続され、前記第１の線を流れる電流に
従って電流を供給する第１のトランジスタと、前記第２の線に接続され、前記第２の線を流れる電流に
従って電流を供給する第２のトランジスタと、前記第１のトランジスタに接続され、前記第１のトラン
ジスタを流れる電流に従って出力を供給する第１の出力
線と、前記第２のトランジスタに接続され、前記第２のトラン
ジスタを流れる電流に従って出力を供給する第２の出力
線と、前記第１の出力線に接続され、前記第１の出力線上の出
力に従って、前記第２のトランジスタの相互コンダクタ
ンスに比較して低減された相互コンダクタンスを前記第
１のトランジスタに供給する第１の手段と、前記第２の出力線に接続され、前記第２の出力線上の出
力に従って、前記第１のトランジスタの相互コンダクタ
ンスに比較して低減された相互コンダクタンスを前記第
２のトランジスタに供給する第２の手段と、を含み、前記第１の手段は、前記第１の出力線上の出力に従っ
て、前記第２のトランジスタに供給される相互コンダク
タンスに比較して前記第１のトランジスタの相互コンダ
クタンスを低減させるための、前記第１の出力線から前
記第１の手段への負帰還を含み、前記第２の手段は、前記第２の出力線上の出力に従っ
て、前記第１のトランジスタに供給される相互コンダク
タンスに比較して前記第２のトランジスタの相互コンダ
クタンスを低減させるための、前記第２の出力線から前
記第２の手段への負帰還を含み、前記第１の出力線から前記第１の手段への前記負帰還
は、第１のインピーダンスを含み、前記第２の出力線から前記第２の手段への前記負帰還
は、第２のインピーダンスを含み、前記セルは、第１のセルを構成し、さらに前記半導体記憶装置は、前記第１のセルに対応する第２のセルであって、前記第
１と第２の線にそれぞれ対応する第３と第４の線を有す
る前記第２のセルと、前記第１のセルのための前記第１と第２のトランジスタ
にそれぞれ対応する、前記第２のセルのための第３と第
４のトランジスタと、前記第１のセルのための前記第１と第２の出力線にそれ
ぞれ対応する、前記第２のセルのための第３と第４の出
力線と、前記第１のセルのための前記第１と第２の手段にそれぞ
れ対応する、前記第２のセルのための第３と第４の手段
と、前記第１と第３の出力線及び前記第２と第４の出力線を
それぞれ結合し、これらの出力線における応答周波数を
拡張する第５の手段と、を含み、前記第３の手段は、前記第３の出力線上の出力に従っ
て、前記第４のトランジスタに供給される相互コンダク
タンスに比較して前記第３のトランジスタの相互コンダ
クタンスを低減させるための、前記第３の出力線から前
記第３の手段への負帰還を含み、前記第４の手段は、前記第４の出力線上の出力に従っ
て、前記第３のトランジスタに供給される相互コンダク
タンスに比較して前記第４のトランジスタの相互コンダ
クタンスを低減させるための、前記第４の出力線から前
記第４の手段への負帰還を含み、前記第３の出力線から前記第３の手段への前記負帰還
は、第３のインピーダンスを含み、前記第４の出力線から前記第４の手段への前記負帰還
は、第４のインピーダンスを含むことを特徴とする前記
半導体記憶装置。