JPS6028076B2 - 半導体メモリの書込み回路 - Google Patents
半導体メモリの書込み回路Info
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- JPS6028076B2 JPS6028076B2 JP55184564A JP18456480A JPS6028076B2 JP S6028076 B2 JPS6028076 B2 JP S6028076B2 JP 55184564 A JP55184564 A JP 55184564A JP 18456480 A JP18456480 A JP 18456480A JP S6028076 B2 JPS6028076 B2 JP S6028076B2
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- transistors
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリの書込み回路特に１２Ｌ，ＰＮＰ
Ｎ等の大きい書込み電流を要するメモリセルを持つメモ
リの書込みを高速で行なえるようにする回路に関する。
Ｎ等の大きい書込み電流を要するメモリセルを持つメモ
リの書込みを高速で行なえるようにする回路に関する。
１２ＬまたはＰＮＰＮメモリセルのようにＰＮＰトラン
ジスタを負荷とするフリップフロップからなるメモリセ
ルは書込み電流を読出し電流より大にして高速化を図っ
ている。しかし書込み電流が大きいと、その大きな書込
み電流が十分ビット線に切換ってから書込みが行なわれ
るので、書込み電流が増大する時間だけ余計な書込時間
を要する。またビット線選択回路にも書込み電流を流す
ためビット線選択用トランジスタのサイズが大になり、
またそのドライバなどのスイッチングパラメータにも悪
影響を与える。本発明はビット線を電圧駆動することに
よりか）る点を改善しようとするもので、その特徴とす
る所はビット線対と、該ビット線対にェミッタが接続さ
れた１対の−導電形のトランジスタで構成されるフリッ
プフロップを有するメモリセルとが設けられた半導体メ
モリーこおいて、該メモリセルの書込情報を高電位と低
電位の１対の相補信号に変換する回路と、該ビット線対
にェミッタが接続され、該相補信号をベース入力として
受け、前記メモリセルの１対のトランジスタとは反対導
電形のヱミッタフオロワトランジスタ対とを有し、書込
み時に供給される該相補信号により該ェミッタフオロワ
トランジスタ対のうち、前記メモリセルの書込み後にオ
ンになる方の一方のトランジスタに接続されているビッ
ト線に接続される一方のェミツタフオロワトランジスタ
がオンとなり、該一方のェミッタフオロワトランジスタ
から一方のビット線を介して前記メモリセルの一方のト
ランジスタに書込電流を流すようにし、議出し時には前
記ェミッタフオロワトランジスタが共にオフになるよう
にしたことにある。
ジスタを負荷とするフリップフロップからなるメモリセ
ルは書込み電流を読出し電流より大にして高速化を図っ
ている。しかし書込み電流が大きいと、その大きな書込
み電流が十分ビット線に切換ってから書込みが行なわれ
るので、書込み電流が増大する時間だけ余計な書込時間
を要する。またビット線選択回路にも書込み電流を流す
ためビット線選択用トランジスタのサイズが大になり、
またそのドライバなどのスイッチングパラメータにも悪
影響を与える。本発明はビット線を電圧駆動することに
よりか）る点を改善しようとするもので、その特徴とす
る所はビット線対と、該ビット線対にェミッタが接続さ
れた１対の−導電形のトランジスタで構成されるフリッ
プフロップを有するメモリセルとが設けられた半導体メ
モリーこおいて、該メモリセルの書込情報を高電位と低
電位の１対の相補信号に変換する回路と、該ビット線対
にェミッタが接続され、該相補信号をベース入力として
受け、前記メモリセルの１対のトランジスタとは反対導
電形のヱミッタフオロワトランジスタ対とを有し、書込
み時に供給される該相補信号により該ェミッタフオロワ
トランジスタ対のうち、前記メモリセルの書込み後にオ
ンになる方の一方のトランジスタに接続されているビッ
ト線に接続される一方のェミツタフオロワトランジスタ
がオンとなり、該一方のェミッタフオロワトランジスタ
から一方のビット線を介して前記メモリセルの一方のト
ランジスタに書込電流を流すようにし、議出し時には前
記ェミッタフオロワトランジスタが共にオフになるよう
にしたことにある。
以下図面を参照しながらこれを詳細に説明する。第１図
はＰＮＰトランジスタを負荷とするスタティックメモリ
の要部を示し、ＭＣはメモリセルで、ビット（またはコ
ラム）線対Ｂｊｏ，Ｂｊ，とワード（またはロー）線対
Ｗｉ，Ｗｉｈ（ｉ，ｊは０、１、２……………のいずれ
か、ｈはホールド線を示す）の各交点に接続される。
はＰＮＰトランジスタを負荷とするスタティックメモリ
の要部を示し、ＭＣはメモリセルで、ビット（またはコ
ラム）線対Ｂｊｏ，Ｂｊ，とワード（またはロー）線対
Ｗｉ，Ｗｉｈ（ｉ，ｊは０、１、２……………のいずれ
か、ｈはホールド線を示す）の各交点に接続される。
メモリセルＭＣは１２Ｌ型なら第２図ａ、ＰＮＰＮ型な
ら第２図ｂに示す周知の構成を有する。この図でＱ，，
Ｑ２はＰＮＰ負荷トランジスタ、Ｑ３，Ｑ４はＮＰＮド
ライバトランジスタ、Ｋ，Ｂ，はビット線である。各ビ
ット線Ｂ側臥，〜Ｂｎｏ，Ｂｎ，には選択用のマルチエ
ミツタトランジスタＴ。。，Ｔの〜Ｔｎ。，Ｔｎ，が挿
入され、その一方Ｔの〜Ｔｎｏの第１ェミッタは共通に
電流源ｌｗｏに、第２ェミッ外ま共通電流源ＩＲ。に、
他方Ｔｏ，〜Ｔｎ，の第１ェミッ夕は共通電流源ｌｗ，
に、第２ェミッ外ま共通電流源ＩＲ，は接続され、それ
ぞれカレントスイッチを組む。ＶＹ。〜ＶＹｎはビット
線選択電圧でいずれか１つが日（ハイ）レベルになり、
当該トランジスタ対をオン、他のビット線対のトランジ
スタをオフにしてビット線選択を行なう。本例ではＶＹ
ｏが日となり、トランジスタＴＯＯ，Ｔｏ，がオンにな
ってビット線Ｂｏ，Ｂ，が選択されたとする。論出し状
態では書込み議取り電圧Ｖｏｏ，Ｖｏ，は共にＨレベル
であり、従ってトランジスタＴ，，Ｌ，Ｔ３，Ｔ４はオ
ンとなり、書込み用電流源ｌｗｏ，Ｉｗ，の電流はトラ
ンジスタＴ３，Ｌから供給されて、トランジスタＴの，
Ｔｏ，の第１ェミツタから供給されることはない。従っ
てビット線Ｂｏ，Ｂｏ，には議取り用電流源１Ｒの Ｉ
Ｒ，の電流が流れる。この議取り電流はメモリセルの記
憶状態に従ってビット線＆ｏ，＆，の電位を迅速に確定
する役割を持つ。即ち図示ワード線Ｗｉ，ＷｉｈがＨレ
ベルになり、図示メモリセルＭＣが選択されてそのＢｏ
ｏ側が日、Ｂｏ，側がＬ（ロー）とすると、ビット線Ｂ
ｏは日、Ｂｏ，はＬとなってこの電位差が図示しないセ
ンス回路により感知され、メモリセルＭＣの記憶状態の
議出しが行なわれるが、この議出しの直前の読出し又は
書込みでは氏。がＬ、Ｂｏ，が日にされたとすると、Ｂ
ｏは日に、Ｂ．はＬに、急速に立上り、立下りする必要
がある。立上り所要時間はメモリセルＭＣの駆動能力に
より定まり余り問題はないが、立下りは放電させるもの
がないと中々立下らない。電流ＩＲ。，ＩＲ，（こ）で
は電流源とその電流には同じ符号を使用する）本例では
ＩＲ，は、この放電を行なわせて立上りを迅速にする。
書込みでは書込み情報“１”、“０”に従って電圧Ｖｏ
ｏ，ＶＤ，の一方を日、他方をＬ、またはその逆にする
。
ら第２図ｂに示す周知の構成を有する。この図でＱ，，
Ｑ２はＰＮＰ負荷トランジスタ、Ｑ３，Ｑ４はＮＰＮド
ライバトランジスタ、Ｋ，Ｂ，はビット線である。各ビ
ット線Ｂ側臥，〜Ｂｎｏ，Ｂｎ，には選択用のマルチエ
ミツタトランジスタＴ。。，Ｔの〜Ｔｎ。，Ｔｎ，が挿
入され、その一方Ｔの〜Ｔｎｏの第１ェミッタは共通に
電流源ｌｗｏに、第２ェミッ外ま共通電流源ＩＲ。に、
他方Ｔｏ，〜Ｔｎ，の第１ェミッ夕は共通電流源ｌｗ，
に、第２ェミッ外ま共通電流源ＩＲ，は接続され、それ
ぞれカレントスイッチを組む。ＶＹ。〜ＶＹｎはビット
線選択電圧でいずれか１つが日（ハイ）レベルになり、
当該トランジスタ対をオン、他のビット線対のトランジ
スタをオフにしてビット線選択を行なう。本例ではＶＹ
ｏが日となり、トランジスタＴＯＯ，Ｔｏ，がオンにな
ってビット線Ｂｏ，Ｂ，が選択されたとする。論出し状
態では書込み議取り電圧Ｖｏｏ，Ｖｏ，は共にＨレベル
であり、従ってトランジスタＴ，，Ｌ，Ｔ３，Ｔ４はオ
ンとなり、書込み用電流源ｌｗｏ，Ｉｗ，の電流はトラ
ンジスタＴ３，Ｌから供給されて、トランジスタＴの，
Ｔｏ，の第１ェミツタから供給されることはない。従っ
てビット線Ｂｏ，Ｂｏ，には議取り用電流源１Ｒの Ｉ
Ｒ，の電流が流れる。この議取り電流はメモリセルの記
憶状態に従ってビット線＆ｏ，＆，の電位を迅速に確定
する役割を持つ。即ち図示ワード線Ｗｉ，ＷｉｈがＨレ
ベルになり、図示メモリセルＭＣが選択されてそのＢｏ
ｏ側が日、Ｂｏ，側がＬ（ロー）とすると、ビット線Ｂ
ｏは日、Ｂｏ，はＬとなってこの電位差が図示しないセ
ンス回路により感知され、メモリセルＭＣの記憶状態の
議出しが行なわれるが、この議出しの直前の読出し又は
書込みでは氏。がＬ、Ｂｏ，が日にされたとすると、Ｂ
ｏは日に、Ｂ．はＬに、急速に立上り、立下りする必要
がある。立上り所要時間はメモリセルＭＣの駆動能力に
より定まり余り問題はないが、立下りは放電させるもの
がないと中々立下らない。電流ＩＲ。，ＩＲ，（こ）で
は電流源とその電流には同じ符号を使用する）本例では
ＩＲ，は、この放電を行なわせて立上りを迅速にする。
書込みでは書込み情報“１”、“０”に従って電圧Ｖｏ
ｏ，ＶＤ，の一方を日、他方をＬ、またはその逆にする
。
今Ｖｏ，＝Ｌ，Ｖｏｏ＝日とするとトランジスタＴ４オ
フ、Ｔ，，Ｔ３オンとなり、書込み電流ｌｗｏがビット
線＆ｏに流れる。従って既知のように、メモリセルＭＣ
のトランジスタＱ３から電流が流出し、該トランジスタ
Ｑはオフ、代ってトランジスタＱ４がオンになり、こう
して記憶状態が反転して書込みが行なわれる。ところで
書込み論取り電流制御用の回路ＣＮＴと電流源１ｗの
ＩＲ，を結ぶ配線１．，ｌｂは全ビット線対Ｂｏの ＆
，．Ｂｎ，の存在領域長以上の長さを持ち、トランジス
タＴ。
フ、Ｔ，，Ｔ３オンとなり、書込み電流ｌｗｏがビット
線＆ｏに流れる。従って既知のように、メモリセルＭＣ
のトランジスタＱ３から電流が流出し、該トランジスタ
Ｑはオフ、代ってトランジスタＱ４がオンになり、こう
して記憶状態が反転して書込みが行なわれる。ところで
書込み論取り電流制御用の回路ＣＮＴと電流源１ｗの
ＩＲ，を結ぶ配線１．，ｌｂは全ビット線対Ｂｏの ＆
，．Ｂｎ，の存在領域長以上の長さを持ち、トランジス
タＴ。
。，Ｔ，〜Ｔｎ。，Ｔｎ，のエミッタが接続されるので
大きな寄生容量Ｃａ，Ｃｂを有する。従って上記の例で
トランジスタＴ４がオフになっても書込み電流１ｗｏは
直ちにはビット線＆。から供給されず、いまらくの間は
寄生容量Ｃｂから供給される。波形Ａ，Ｂはこの間の状
況を図示するもので、Ａは入力波形、Ｂはビット線電源
の波形である。これは図示のように書込みに有効なパル
ス幅を狭くし、ひいては実効書込み幅を大にする。書込
み電流ｌｗｏ，ｌｗ，を大にするとこの問題は改善でき
るが、そのようにするとビット線選択用トランジスタＴ
ｏｏ，Ｔｏ，〜Ｔｎｏ，Ｔｎ，が大型化し、ドライバ即
ち電圧ＶＹｏ，ＶＹｎを発生する回路の駆動能力増大が
必要になる。更に、ビット線も寄生容量Ｃｃ，Ｃｄがあ
るので、従来方式のような電流駆動ではビット線の立上
りが遅い。本発明はか）る点を改善しようとするもので
あって、第３図に実施例を示す。
大きな寄生容量Ｃａ，Ｃｂを有する。従って上記の例で
トランジスタＴ４がオフになっても書込み電流１ｗｏは
直ちにはビット線＆。から供給されず、いまらくの間は
寄生容量Ｃｂから供給される。波形Ａ，Ｂはこの間の状
況を図示するもので、Ａは入力波形、Ｂはビット線電源
の波形である。これは図示のように書込みに有効なパル
ス幅を狭くし、ひいては実効書込み幅を大にする。書込
み電流ｌｗｏ，ｌｗ，を大にするとこの問題は改善でき
るが、そのようにするとビット線選択用トランジスタＴ
ｏｏ，Ｔｏ，〜Ｔｎｏ，Ｔｎ，が大型化し、ドライバ即
ち電圧ＶＹｏ，ＶＹｎを発生する回路の駆動能力増大が
必要になる。更に、ビット線も寄生容量Ｃｃ，Ｃｄがあ
るので、従来方式のような電流駆動ではビット線の立上
りが遅い。本発明はか）る点を改善しようとするもので
あって、第３図に実施例を示す。
この第３図では第１図と同様に１対のビット線ＢＯＯ，
＆，およびワード線Ｗｉ，Ｗｉｈ、１メモリセルＭＣの
み示すが、実際には多数のビット線対、ワード線対およ
びメモリセルがある。トランジスタＴ８，Ｔ，ｏはビッ
ト線選択用のトランジスタで第１図のＴＯＯ，Ｔｏ，に
相当するが、議取り電流ＩＲｏ，ＩＲ，のみを扱うので
シングルェミッタ型である。書込み電流はトランジスタ
Ｔ側Ｔ２７が供給する。Ｔ側Ｔ２５はビット線電位検出
用のトランジスタ、Ｔ５，Ｔ６，Ｔ７およびＴ９はこれ
らのトランジスタの制御用のトランジスタである。また
Ｔ，．〜Ｔ２３はトランジスタＴ５〜Ｔ７缶９御用のト
ランジスタである。マークＭ，は定電流源、同地はダイ
オード、同Ｍ３は抵抗、同地はグランドを示す。動作を
説明すると、議出し状態ではライトィネーブルＷＥが日
であり、トランジスタＴ，５，Ｔ，６がオン、Ｔ，３，
Ｌ４，Ｔ，７がオフ、電流１６はダイオード○，，Ｄ２
に均等に流れて、抵抗Ｒ４，Ｒ５の抵抗値が等しいとす
るとトランジスタＴ，．，Ｔ，２の電位は共に一Ｒ１６
／２になり（こ）でＲはＲ４，Ｒ６の抵抗値）、線１５
，１７の電位Ｖｏｏ，Ｖｏ，は−ＲＬ／２−２ＶＦ（こ
）でＶＦはダイオードの順方向電圧で約０．８Ｖ）にな
る。
＆，およびワード線Ｗｉ，Ｗｉｈ、１メモリセルＭＣの
み示すが、実際には多数のビット線対、ワード線対およ
びメモリセルがある。トランジスタＴ８，Ｔ，ｏはビッ
ト線選択用のトランジスタで第１図のＴＯＯ，Ｔｏ，に
相当するが、議取り電流ＩＲｏ，ＩＲ，のみを扱うので
シングルェミッタ型である。書込み電流はトランジスタ
Ｔ側Ｔ２７が供給する。Ｔ側Ｔ２５はビット線電位検出
用のトランジスタ、Ｔ５，Ｔ６，Ｔ７およびＴ９はこれ
らのトランジスタの制御用のトランジスタである。また
Ｔ，．〜Ｔ２３はトランジスタＴ５〜Ｔ７缶９御用のト
ランジスタである。マークＭ，は定電流源、同地はダイ
オード、同Ｍ３は抵抗、同地はグランドを示す。動作を
説明すると、議出し状態ではライトィネーブルＷＥが日
であり、トランジスタＴ，５，Ｔ，６がオン、Ｔ，３，
Ｌ４，Ｔ，７がオフ、電流１６はダイオード○，，Ｄ２
に均等に流れて、抵抗Ｒ４，Ｒ５の抵抗値が等しいとす
るとトランジスタＴ，．，Ｔ，２の電位は共に一Ｒ１６
／２になり（こ）でＲはＲ４，Ｒ６の抵抗値）、線１５
，１７の電位Ｖｏｏ，Ｖｏ，は−ＲＬ／２−２ＶＦ（こ
）でＶＦはダイオードの順方向電圧で約０．８Ｖ）にな
る。
一方、トランジスタＴ，？オフでＬ３のべ−ス電位はほ
ゞＯＶ、従って線１６の電位ＶＲｗは１まゞ−２ＶＦ、
従って図示のビット線ＢＯＯ，Ｋ，が選択コラムとすれ
ばトランジスタＴ９オン、トランジスタＴ５〜Ｔ７から
なるカレントスイッチではＬがオン、Ｔ５，Ｔ７はオフ
となり、抵抗収６，Ｒ７には電流が流れず、トランジス
タＴ２６，Ｔ２７はオフとなる。トランジスタＬの電流
はビット線差動電圧検出用のトランジスタＴ州Ｔ２５の
電流となり、高電位のビット線に接続されている方のト
ランジスタがオンとなり、これがセンスアンプＳＡによ
り検出され、読取り出力０ｕｔ力ミ生じる。書込み状態
ではライトィネーブルＷＥがＬとなり、トランジスタＴ
，５，Ｔ，６はオフ、Ｔ，３とＴ，４の一方とＴ，７が
オンになる。書込みデータＤ，ＮはトランジスタＴ蟹に
加えられ、データ“１”、“０”を日、Ｌに対応させれ
ば“１”のときＴ２３，Ｔ２。がオン、Ｔ２２，Ｔ幻が
オフ、“０”のときその逆となる。トランジスタＴ，３
，Ｔ，４のオン オフはトランジスタＴ柳Ｔ２，のオン
オフにより定まり、Ｔ２。がオン、Ｔ２，がオフなら
Ｔ，３がオン、Ｔ，４がオフ、逆なら逆となる。従って
線１５，１７の電位は一方が日、他方がＬとなり、また
Ｔ，７オンでＴ，８のベース電位はＬ、従ってＶＲｗも
Ｌ、カレットスイッチＬ〜Ｔ７ではｔオフ、虫，Ｔ７は
一方がオン、他方がオフとなる。これによりセンスアン
プ系は不動作となり、またトランジスタＴ２６，Ｌ７は
一方がオンとなって当該ビット線の電位を下げる。ｐｎ
ｐトランジスタＴ蟹，Ｔ２７はェミッタホロァ接続なの
で駆動能力は大きく、ビット線に寄生容量が付いていて
も急速に電位を低下させることができる。また線１５〜
１７はトランジスタＴ５〜Ｔ７のベース電流を流すのみ
で、第１図のように書込み、読取り電流を流すものでは
ないから、この部分による動作遅れも櫨小である。第４
図は前述のライトィネーブルＷＥ、データＤ，Ｎ、講取
り制御電圧ＶＲｗ、書込み制御電圧Ｖ。
ゞＯＶ、従って線１６の電位ＶＲｗは１まゞ−２ＶＦ、
従って図示のビット線ＢＯＯ，Ｋ，が選択コラムとすれ
ばトランジスタＴ９オン、トランジスタＴ５〜Ｔ７から
なるカレントスイッチではＬがオン、Ｔ５，Ｔ７はオフ
となり、抵抗収６，Ｒ７には電流が流れず、トランジス
タＴ２６，Ｔ２７はオフとなる。トランジスタＬの電流
はビット線差動電圧検出用のトランジスタＴ州Ｔ２５の
電流となり、高電位のビット線に接続されている方のト
ランジスタがオンとなり、これがセンスアンプＳＡによ
り検出され、読取り出力０ｕｔ力ミ生じる。書込み状態
ではライトィネーブルＷＥがＬとなり、トランジスタＴ
，５，Ｔ，６はオフ、Ｔ，３とＴ，４の一方とＴ，７が
オンになる。書込みデータＤ，ＮはトランジスタＴ蟹に
加えられ、データ“１”、“０”を日、Ｌに対応させれ
ば“１”のときＴ２３，Ｔ２。がオン、Ｔ２２，Ｔ幻が
オフ、“０”のときその逆となる。トランジスタＴ，３
，Ｔ，４のオン オフはトランジスタＴ柳Ｔ２，のオン
オフにより定まり、Ｔ２。がオン、Ｔ２，がオフなら
Ｔ，３がオン、Ｔ，４がオフ、逆なら逆となる。従って
線１５，１７の電位は一方が日、他方がＬとなり、また
Ｔ，７オンでＴ，８のベース電位はＬ、従ってＶＲｗも
Ｌ、カレットスイッチＬ〜Ｔ７ではｔオフ、虫，Ｔ７は
一方がオン、他方がオフとなる。これによりセンスアン
プ系は不動作となり、またトランジスタＴ２６，Ｌ７は
一方がオンとなって当該ビット線の電位を下げる。ｐｎ
ｐトランジスタＴ蟹，Ｔ２７はェミッタホロァ接続なの
で駆動能力は大きく、ビット線に寄生容量が付いていて
も急速に電位を低下させることができる。また線１５〜
１７はトランジスタＴ５〜Ｔ７のベース電流を流すのみ
で、第１図のように書込み、読取り電流を流すものでは
ないから、この部分による動作遅れも櫨小である。第４
図は前述のライトィネーブルＷＥ、データＤ，Ｎ、講取
り制御電圧ＶＲｗ、書込み制御電圧Ｖ。
ｏ，Ｖｏ，の変化を示す波形図である。この回路では書
込みに際してはトランジスタＬ６，Ｌ７により直接ビッ
ト線に書込み電流を流し、書込み講取り制御回路ＣＮＴ
は該トランジスタのベース電位を制御する電圧制御方式
をとるのでメモリセルに高速に書込み電流を供Ｖ給でき
、実効書込み幅を小さくすることができる。
込みに際してはトランジスタＬ６，Ｌ７により直接ビッ
ト線に書込み電流を流し、書込み講取り制御回路ＣＮＴ
は該トランジスタのベース電位を制御する電圧制御方式
をとるのでメモリセルに高速に書込み電流を供Ｖ給でき
、実効書込み幅を小さくすることができる。
このトランジスタＴ２６，Ｔ２７はコレクタをモストネ
ガテイブ（ｍｏｓｔｎｅ鉾ｔｉｖｅ）に接続したＰＮＰ
ェミッタフオロアであるのでバーチカルタイプとすると
ができ（ＮＰＮとの併用ＰＮＰは通常ラテラルタィプに
なる）利得を大にすることが容易である。またビット線
選択トランジス外ま第１図の様に大型のマルチェミツタ
トランジスタを使用するとなく、小型のシングルェミツ
タトランジスタＴ８〜Ｔ，ｏは前述のように議取り時の
ビット線電位低減用であるから、この議取り電流源１Ｍ
ＩＲ，はビット線に接続したま）としてＴ８，Ｔ，ｏ
を省略してもよい。この意味で真のビット線選択トラン
ジス外ま本回賂ではＴ９である。また線１５，１７の電
位で直接トランジスタＴ２６，Ｔ２７のベースを駆動す
るようにして、トランジスタ虫，Ｔ７を省略してもよい
。以上説明したように本発明によればＰＮＰトランジス
タを負荷とするスタティックメモリセル群を有するメモ
リの書込み時間を短かくし、ビット線選択トランジスタ
およびそのドライバを小型、簡単化、小容量化すること
ができる利点を有する。
ガテイブ（ｍｏｓｔｎｅ鉾ｔｉｖｅ）に接続したＰＮＰ
ェミッタフオロアであるのでバーチカルタイプとすると
ができ（ＮＰＮとの併用ＰＮＰは通常ラテラルタィプに
なる）利得を大にすることが容易である。またビット線
選択トランジス外ま第１図の様に大型のマルチェミツタ
トランジスタを使用するとなく、小型のシングルェミツ
タトランジスタＴ８〜Ｔ，ｏは前述のように議取り時の
ビット線電位低減用であるから、この議取り電流源１Ｍ
ＩＲ，はビット線に接続したま）としてＴ８，Ｔ，ｏ
を省略してもよい。この意味で真のビット線選択トラン
ジス外ま本回賂ではＴ９である。また線１５，１７の電
位で直接トランジスタＴ２６，Ｔ２７のベースを駆動す
るようにして、トランジスタ虫，Ｔ７を省略してもよい
。以上説明したように本発明によればＰＮＰトランジス
タを負荷とするスタティックメモリセル群を有するメモ
リの書込み時間を短かくし、ビット線選択トランジスタ
およびそのドライバを小型、簡単化、小容量化すること
ができる利点を有する。
【図面の簡単な説明】
第１一図はスタティックメモリの要部の従来例を示す回
路図、第２図はメモリセルの回路図、第３図は本発明の
実施例を示す回路図、第４図は各種信号の波形図である
。 図面でＢｏ，＆，はビット線対、Ｗｉ，Ｗｉｈ‘まワー
ド線対、Ｑ，，Ｑ２はＰＮＰトランジスタ、ＭＣはメモ
リセル、Ｔ蟹，Ｔ２７は一対のトランジスタである。 第１図 第２図 第３図 第４図
路図、第２図はメモリセルの回路図、第３図は本発明の
実施例を示す回路図、第４図は各種信号の波形図である
。 図面でＢｏ，＆，はビット線対、Ｗｉ，Ｗｉｈ‘まワー
ド線対、Ｑ，，Ｑ２はＰＮＰトランジスタ、ＭＣはメモ
リセル、Ｔ蟹，Ｔ２７は一対のトランジスタである。 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １ ビツト線対と、該ビツト線対にエミツタが接続され
た１対の一導電形のトランジスタで構成されるフリツプ
フロツプを有するメモリセルとが設けられた半導体メモ
リにおいて、該メモリセルの書込情報を高電位と低電位
の１対の相補信号に変換する回路と、該ビツト線対にエ
ミツタが接続され、該相補信号をベース入力として受け
、前記メモリセルの１対のトランジスタとは反対導電形
のエミツタフオロワトランジスタ対とを有し、書込み時
に供給される該相補信号により該エミツタフオロワトラ
ンジスタ対のうち、前記メモリセルの書込み後にオンに
なる方の一方のトランジスタに接続されているビツト線
に接続される一方のエミツタフオロワトランジスタがオ
ンとなり、該一方のエミツタフオロワトランジスタから
一方のビツト線を介して前記メモリセルの一方のトラン
ジスタに書込電流を流すようにし、読出し時には前記エ
ミツタフオロワトランジスタが共にオフになるようにし
たことを特徴とする半導体メモリ。 ２ ビツト線対と、該ビツト線対にエミツタが接続され
た１対の一導電形のトランジスタで構成されるフリツプ
フロツプを有するメモリセルとが設けられた半導体メモ
リにおいて、該メモリセルへの書込情報を高電位と低電
位の１対の相補信号に変換する回路と、該ビツト線対に
エミツタが接続され前記メモリセルの１対のトランジス
タとは反対導電形のエミツタフオロワトランジスタより
なる書込電流供給用トランジスタ対Ｔ＿２＿６，Ｔ＿２
＿７と、それぞれの該ビツト線対に設けられ、該相補信
号をベースに受けエミツタが共通接続されコレクタ電位
が該書込電流供給用トランジスタ対のベースに供給され
てそのトランジスタ対を制御する制御用トランジスタ対
Ｔ＿５，Ｔ＿７と、それぞれのビツト線対に設けられビ
ツト線の選択時にオンして該制御用トランジスタ対のエ
ミツタに共通電流源から電流を供給するトランジスタＴ
＿２とを有し、ビツト線対の選択時であつて且つ書込み
時に供給される該相補信号により該制御用トランジスタ
対の一方がオンし、そのコレクタ電位で書込電流供給用
トランジスタ対のうち、前記メモリセルの書込み後にオ
ンとなる方の一方のトランジスタに接続されているビツ
ト線に接続される一方のエミツタフオロワトランジスタ
がオンとなり、該一方のエミツタフオロワトランジスタ
から一方のビツト線を介して前記メモリセルの一方のト
ランジスタに書込電流を流すようにし、読出し時には前
記エミツタフオロワトランジスタが共にオフになること
を特徴とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184564A JPS6028076B2 (ja) | 1980-12-25 | 1980-12-25 | 半導体メモリの書込み回路 |
| US06/329,922 US4464735A (en) | 1980-12-25 | 1981-12-11 | Semiconductor memory |
| EP81110324A EP0055409A1 (en) | 1980-12-25 | 1981-12-11 | A semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184564A JPS6028076B2 (ja) | 1980-12-25 | 1980-12-25 | 半導体メモリの書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109182A JPS57109182A (en) | 1982-07-07 |
| JPS6028076B2 true JPS6028076B2 (ja) | 1985-07-02 |
Family
ID=16155407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55184564A Expired JPS6028076B2 (ja) | 1980-12-25 | 1980-12-25 | 半導体メモリの書込み回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4464735A (ja) |
| EP (1) | EP0055409A1 (ja) |
| JP (1) | JPS6028076B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151386A (ja) * | 1983-01-31 | 1984-08-29 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59180886A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | ワ−ド線放電回路 |
| JPS60136084A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62202537A (ja) * | 1986-02-19 | 1987-09-07 | Hitachi Ltd | 半導体集積回路装置 |
| US4725979A (en) * | 1986-12-05 | 1988-02-16 | Monolithic Memories, Inc. | Emitter coupled logic circuit having fuse programmable latch/register bypass |
| US4864539A (en) * | 1987-01-15 | 1989-09-05 | International Business Machines Corporation | Radiation hardened bipolar static RAM cell |
| US4899311A (en) * | 1988-08-29 | 1990-02-06 | Unisys Corporation | Clamping sense amplifier for bipolar ram |
| DE3850970T2 (de) * | 1988-10-28 | 1995-03-16 | Ibm | Doppelstufiger bipolarer Abtastverstärker für BICMOS SRAMS mit einem "common base"-Verstärker in der Endstufe. |
| US5179538A (en) * | 1989-06-30 | 1993-01-12 | The Boeing Company | Memory system including CMOS memory cells and bipolar sensing circuit |
| US5766834A (en) * | 1996-05-17 | 1998-06-16 | Eastman Kodak Company | Photographic element containing ultraviolet absorbing polymer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3676704A (en) * | 1970-12-29 | 1972-07-11 | Ibm | Monolithic memory sense amplifier/bit driver |
| US4168539A (en) * | 1978-09-15 | 1979-09-18 | Gte Laboratories Incorporated | Memory system with row clamping arrangement |
-
1980
- 1980-12-25 JP JP55184564A patent/JPS6028076B2/ja not_active Expired
-
1981
- 1981-12-11 US US06/329,922 patent/US4464735A/en not_active Expired - Fee Related
- 1981-12-11 EP EP81110324A patent/EP0055409A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109182A (en) | 1982-07-07 |
| EP0055409A1 (en) | 1982-07-07 |
| US4464735A (en) | 1984-08-07 |
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