JP2878036B2

JP2878036B2 - 半導体記憶装置

Info

Publication number: JP2878036B2
Application number: JP4209911A
Authority: JP
Inventors: 伴行金子
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1992-08-06
Filing date: 1992-08-06
Publication date: 1999-04-05
Anticipated expiration: 2014-04-05
Also published as: JPH0660671A; US5396462A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関す
る。

【０００２】

【従来の技術】従来の半導体記憶装置における読出し系
を示す回路図を図３に示す。図３において、メモリセル
４は、一般に抵抗負荷型メモリセルと呼ばれるメモリセ
ルであり、ソースが低電位電源Ｖ_S2に接続され、ドレイ
ンおよびゲートが相手のそれぞれのゲートとドレインに
交差接続されるＮＭＯＳトランジスタ７および８と、第
２の高電位電源Ｖ_CC2およびＮＭＯＳトランジスタ７お
よび８のそれぞれのドレイン端子間に接続される抵抗９
および１０と、ゲートがワード線１０９に接続され、残
りの２端子がＮＭＯＳトランジスタ７のドレインおよび
ディジット線１０１に接続されるＮＭＯＳトランジスタ
５と、ゲートがワード線１０９に接続され、残りの２端
子がＮＭＯＳトランジスタ８のドレインおよびディジッ
ト線１０２に接続されるＮＭＯＳトランジスタ６とによ
り構成されている。

【０００３】ディジット線ブロック１_aは、ゲートが第
２の低電位電源Ｖ_S2に接続され、ソースが第２の高電位
電源Ｖ_CC2に接続されて、ドレインがディジット線１０
１および１０２のそれぞれに接続されるＰＭＯＳトラン
ジスタ２および３と、ゲートがディジット線１１１に接
続され、残りの２端子がディジット線１０１と第１のデ
ータ線１０３に接続されるＰＭＯＳトランジスタ１１
と、ゲートがディジット線１１１に接続され、残りの２
端子がディジット線１０２と第１のデータ線１０５に接
続されるＰＭＯＳトランジスタ１２と、ワード線１０９
とディジット線１０１および１０２に接続されるメモリ
セル４とにより構成されている。

【０００４】通常の半導体記憶装置においては、ワード
線が複数存在しており、一対のディジット線に複数のメ
モリセルが接続されているが、図３においては、説明の
都合上、ワード線は１本とし、一対のディジット線にメ
モリセルが一つだけ接続されているブロック図が示され
ている。

【０００５】ディジット線ブロック１_bは、ディジット
線ブロック１_aのディジット選択線１１１をディジット
選択線１１２に接続変更したものであり、ディジット線
ブロック１_cは、ディジット線ブロック１_aのディジッ
ト選択線１１１をディジット選択線１１３に接続変更
し、第１のデータ線１０３および１０４をそれぞれ第１
のデータ線１０４および１０６に接続変更したものであ
る。同様に、ディジット線ブロック１_dは、ディジット
線ブロック１_cのディジット選択線１１３をディジット
選択線１１４に接続変更したものである。勿論、これら
のディジット線ブロック１_b、１_cおよび１_dの構成内
容は、ディジット線ブロック１_aと同様である。

【０００６】第１のデータ線１０３および１０５は、そ
れぞれＮＰＮトランジスタ１３および１４のベースに接
続されており、ＮＰＮトランジスタ１３および１４のコ
レクタは第１の高電位電源Ｖ_CC1に接続され、エミッタ
は、それぞれ対応する第２のデータ線１０７および１０
８に接続されている。同様に、第１のデータ線１０４お
よび１０６は、それぞれＮＰＮトランジスタ１５および
１６のベースに接続されており、ＮＰＮトランジスタ１
５および１６のコレクタは第１の高電位電源Ｖ_CC1に接
続され、エミッタは、それぞれ対応する第２のデータ線
１０７および１０８に接続されている。また、ＰＭＯＳ
トランジスタ３５および３６は、ゲートが共にディジッ
トブロック選択線１１５に接続されており、残りの２端
子の内の一方の端子はクランプ制御線１１０に接続さ
れ、他方の端子は、それぞれ対応する第１のデータ線１
０３および１０５に接続されている。同様に、ＰＭＯＳ
トランジスタ３７および３８は、ゲートが共にディジッ
トブロック選択線１１６に接続されており、残りの２端
子の内の一方の端子はクランプ制御線１１０に接続さ
れ、他方の端子は、それぞれ対応する第１のデータ線１
０４および１０６に接続されている。

【０００７】第２のデータ線１０７および１０８は、そ
れぞれ対応するＮＰＮトランジスタ２１および２２のベ
ースに接続され、ＮＰＮトランジスタ２１および２２の
コレクタは、第１の高電位電源Ｖ_CC1に接続され、エミ
ッタは、それぞれ対応するＮＭＯＳトランジスタ２７お
よび２９のドレインに接続されている。ＮＰＮトランジ
スタ２３および２４は、エミッタが双方共にＮＭＯＳト
ランジスタ２８のドレインに接続されており、コレクタ
が、それぞれ対応する抵抗２５および２６を介して第１
の高電位電源Ｖ_CC1に接続され、ベースが、それぞれ対
応するＮＰＮトランジスタ２１および２２のエミッタに
接続されている。抵抗２５および２６とＮＰＮトランジ
スタ２３および２４のコレクタとの接続点からは、それ
ぞれセンス出力２０１および２０２が出力される。ま
た、ＮＭＯＳトランジスタ２７、２８および２９は、ゲ
ートが基準電圧Ｖ_rに接続され、ソースが第１の低電位
電源Ｖ_S1に接続されている。

【０００８】次に、本従来例の読出し時における動作に
ついて説明する。なお、説明の必要上、ディジット線ブ
ロック１_aのメモリセル４が選択状態にあり、またＮＭ
ＯＳトランジスタ７がＯＮ状態にあるものとする。

【０００９】ディジット線１１１〜１１４は、読出し時
などにおいて、ディジット線ブロック１_a〜１_dの内の
一つを選択するための信号線であり、この場合における
選択時には、外部より入力される２本のアドレス入力の
値により、ディジット選択線１１１〜１１４の内の１本
は、第２の低電位電源Ｖ_S2に等しいか、または低い電位
（ロウレベルと云う）であり、残りの３本は、第２の高
電位電源Ｖ_CC2に等しいか、または近い電位（ハイレベ
ルと云う）となる。ここで、電源の電位レベル関係を示
すと、第１の高電位電源Ｖ_CC1は、第１の低電位電源Ｖ
_S1よりも高い電位であり、第２の高電位電源Ｖ_CC2は、
第１の高電位電源Ｖ_CC1に等しいか、またはより低い電
位であり、第２の低電位電源Ｖ_S2は、第１の低電位電源
Ｖ_S1に等しいか、またはより高い電位であり、且つ第２
の高電位電源Ｖ_CC2よりも低い電位である。

【００１０】本従来例においては、ワード線が１本しか
ないが、ディジット線の場合と同様に、複数のアドレス
入力により、複数のワード線より１本のワード線が選択
されるが、選択された場合には、当該ワード線はハイレ
ベルとなり、また非選択状態にある場合にはロウレベル
になるように設定されて。図３においてはワード線１０
９は選択状態にあり、ハイレベルになっている。選択さ
れたディジット線ブロック１_aのメモリセル４は、ＮＭ
ＯＳトランジスタ７がＯＮ状態にあり、読出し電流が、
ディジット線負荷のＰＭＯＳトランジスタ２よりディジ
ット線１０１、ＮＭＯＳトランジスタ５および７を通し
て流れている。また、抵抗９および１０としては、抵抗
負荷型メモリセルにおける保持電流を少なくするため
に、１０⁶〜１０¹²Ω程度の高抵抗値の抵抗が用いられ
ており、これにより、ＮＭＯＳトランジスタ７のドレイ
ンはロウレベルとなり、ＮＭＯＳトランジスタ８は、ゲ
ートがロウレベルとなるためにＯＦＦ状態となって電流
が流れ難い状態となっている。このために、抵抗１０お
よびＮＭＯＳトランジスタ６などにおいては、電流が殆
ど流れなくなるため、ＮＭＯＳトランジスタ７のゲート
はハイレベルとなり、メモリセル４は安定状態となって
いる。

【００１１】ディジット線１０１および１０２のそれぞ
れの電位は、ディジット線選択用のトランジスタである
ＮＭＯＳトランジスタ１１および１２を通して、第１の
データ線の側に流れてゆく電流と、メモリセル側に流れ
込む読出し電流により決定されるが、データ線側に流れ
る電流は、ディジット線間においては殆ど差異がなく、
通常読出し時間を短縮するために、ディジット線１０１
および１０２の電位差は５０〜１００ｍＶ程度となるよ
うに、読出し電流と流れる三つのＭＯＳトランジスタの
大きさが設計されている。また、データ線側に流れる電
流は定常状態においては必要がないため、消費電力の面
から少なくしているが、読出し電流の流れていないディ
ジット線１０２においても、数１０ｍＶ程度の電圧降下
が、ディジット線負荷のＰＭＯＳトランジスタ３におい
て生じている。

【００１２】このようにして決定されたディジット線１
０１および１０２の電位は、ＰＭＯＳトランジスタ１１
および１２を介して第１のデータ線１０３および１０５
にそれぞれ伝達される。第１のデータ線１０３および１
０５の電位は、ＮＰＮトランジスタ１３および１４を介
して第２のデータ線１０７および１０８にそれぞれ伝達
され、差動増幅回路を用いたセンスアンプに入力され
る。ＮＰＮトランジスタ２１および２２とＮＭＯＳトラ
ンジスタ２７および２９は、センスアンプの入力レベル
シフト回路を形成し、ＮＰＮトランジスタ２３および２
４と、抵抗２５および２６、ＮＭＯＳトランジスタ２８
は差動増幅回路を形成しており、前記入力レベルシフト
回路より入力された電位差は、前記差動増幅回路により
増幅されてセンス出力２０１および２０２として出力さ
れている。

【００１３】一方、ＰＭＯＳトランジスタ３７および３
８が、共にＯＦＦ状態にあるものとすると、非選択状態
となっているディジット線ブロック１_cおよび１_dが接
続されている第１のデータ線１０４および１０６は、電
流経路を持たないフローティングノードとなって電位が
不定となる。この時に、何らかの原因により第１のデー
タ線１０４および１０６の電位が、通常の読出し時の第
１のデータ線の低電位側（この場合、第１のデータ線１
０３の電位において、第２の高電位電源Ｖ_CC2よりも
０．１〜０．２Ｖ低い電位）よりも、第２の高電位電源
Ｖ_CC2と第２の低電位電源Ｖ_S2の中間の電位もしくはそ
れ以下の低い電位となった場合において、選択されたデ
ィジット線ブロックが、ディジット線ブロック１_aから
ディジット線ブロック１_cまたは１_dに切替わる場合に
は、読出し時間の遅れ、またはメモリセルに対する誤書
込み等の原因となる可能性がある。

【００１４】これを防止するために、クランプ制御線１
１０の電位を、通常の読出し時において選択されたディ
ジット線ブロックの接続されている第１のデータ線の低
電位側の電位に等しいか、またはそれよりも少し低い電
位に設定して、選択されたディジット線が接続されてい
る第１のデータ線１０３および１０５に対しては、ディ
ジットブロック選択線１１５をハイレベルとして、クラ
ンプトランジスタとして作用するＰＭＯＳトランジスタ
３５および３６をＯＦＦ状態とし、非選択状態にある第
１のデータ線１０４および１０６は、ディジットブロッ
ク選択線１１６をロウレベルとし、クランプトランジス
タとして作用するＰＭＯＳトランジスタ３７および３８
をＯＮ状態として、クランプ制御線１１０と略等しい電
位となるようにしている。

【００１５】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、非選択ディジット線のみが接続さ
れている第１のデータ線を選択的にクランプするための
制御回路と信号線が必要であり、また第１のデータ線が
直接センスアンプに接続されている場合には、書込み時
において全てのディジット線を非選択とし、別に書込み
用のディジット線の選択手段を設けるか、または書込み
後において電位の低下したデータ線の電位を回復させ、
読出し時間の遅れ、および新たに選択されたメモリセル
に対する誤書込みを少なくすための特別の手段を必要と
するという欠点がある。

【００１６】

【課題を解決するための手段】第１の発明の半導体記憶
装置は、複数のディジット線が所定のディジット線選択
手段を通じて接続されるデータ線と、当該データ線の電
位を所定の電位にクランプするクランプ回路と、前記デ
ータ線の電位を検出・出力するセンスアンプとを備える
半導体記憶装置において、前記データ線と、当該データ
線に対するクランプ基準電位を保有する所定のクランプ
制御線との間に接続されるダイオードを、前記クランプ
回路として備えて構成される。

【００１７】また、第２の発明の半導体記憶装置は、複
数のディジット線が所定のディジット線選択手段を通じ
て接続されるデータ線と、当該データ線の電位を所定の
電位にクランプするクランプ回路と、前記データ線の電
位を検出・出力するセンスアンプとを備える半導体記憶
装置において、エミッタが前記データ線に接続され、ベ
ースが当該データ線に対するクランプ基準電位を保有す
る所定のクランプ制御線に接続されて、コレクタが所定
の電位に接続されるバイポーラトランジスタを、前記ク
ランプ回路として備えて構成される。

【００１８】

【００１９】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、メモリセル４は、ソー
スが低電位電源Ｖ_S2に接続され、ドレインおよびゲート
が相手のそれぞれのゲートとドレインに交差接続される
ＮＭＯＳトランジスタ７および８と、第２の高電位電源
Ｖ_CC2およびＮＭＯＳトランジスタ７および８のそれぞ
れのドレイン端子間に接続される抵抗９および１０と、
ゲートがワード線１０９に接続され、残りの２端子がＮ
ＭＯＳトランジスタ７のドレインおよびディジット線１
０１に接続されるＮＭＯＳトランジスタ５と、ゲートが
ワード線１０９に接続され、残りの２端子がＮＭＯＳト
ランジスタ８のドレインおよびディジット線１０２に接
続されるＮＭＯＳトランジスタ６とにより構成されてい
る。

【００２１】ディジット線ブロック１_a は、ゲートが第
２の低電位電源Ｖ_S2に接続され、ソースが第２の高電位
電源Ｖ_CC2 に接続されて、ドレインがディジット線１０
１および１０２のそれぞれに接続されるＰＭＯＳトラン
ジスタ２および３と、ゲートがディジット選択線１１１
に接続され、残りの２端子がディジット線１０１と第１
のデータ線１０３に接続されるＰＭＯＳトランジスタ１
１と、ゲートがディジット選択線１１１に接続され、残
りの２端子がディジット線１０２と第１のデータ線１０
５に接続されるＰＭＯＳトランジスタ１２と、ワード線
１０９、ディジット線１０１および１０２に接続される
メモリセル４とにより構成されている。

【００２２】通常の半導体記憶装置においては、ワード
線が複数存在しており、一対のディジット線に複数のメ
モリセルが接続されているが、図１においては、説明の
ために、ワード線は１本とし、一対のディジット線にメ
モリセルが一つだけ接続されている。

【００２３】ディジット線ブロック１_bは、ディジット
線ブロック１_aのディジット選択線１１１をディジット
選択線１１２に接続変更したものであり、ディジット線
ブロック１_cは、ディジット線ブロック１_aのディジッ
ト選択線１１１をディジット選択線１１３に接続変更
し、第１のデータ線１０３および１０５をそれぞれ第１
のデータ線１０４および１０６に接続変更したものであ
る。同様に、ディジット線ブロック１_dは、ディジット
線ブロック１_cのディジット選択線１１３をディジット
選択線１１４に接続変更したものである。勿論、これら
のディジット線ブロック１_b、１_cおよび１_dの構成内
容は、ディジット線ブロック１_aと同様である。

【００２４】第１のデータ線１０３および１０５は、そ
れぞれＮＰＮトランジスタ１３および１４のベースに接
続されており、ＮＰＮトランジスタ１３および１４のコ
レクタは第１の高電位電源Ｖ_CC1に接続され、エミッタ
は、それぞれ対応する第２のデータ線１０７および１０
８に接続されている。同様に、第１のデータ線１０４お
よび１０６は、それぞれＮＰＮトランジスタ１５および
１６のベースに接続されており、ＮＰＮトランジスタ１
５および１６のコレクタは第１の高電位電源Ｖ_CC1に接
続され、エミッタは、それぞれ対応する第２のデータ線
１０７および１０８に接続されている。また、ダイオー
ド１７および１８は、アノードがクランプ制御線１１０
に接続され、カソードがそれぞれ対応する第１のデータ
線１０３および１０５に接続されている。同様に、ダイ
オード１９および２０は、アノードがクランプ制御線１
１０に接続され、カソードがそれぞれ対応する第１のデ
ータ線１０４および１０６に接続されている。

【００２５】第２のデータ線１０７および１０８は、そ
れぞれ対応するＮＰＮトランジスタ２１および２２のベ
ースに接続され、ＮＰＮトランジスタ２１および２２の
コレクタは、第１の高電位電源Ｖ_CC1に接続され、エミ
ッタは、それぞれ対応するＮＭＯＳトランジスタ２７お
よび２９のドレインに接続されている。ＮＰＮトランジ
スタ２３および２４は、エミッタが双方共にＮＭＯＳト
ランジスタ２８のドレインに接続されており、コレクタ
が、それぞれ対応する抵抗２５および２６を介して第１
の高電位電源Ｖ_CC1に接続され、ベースが、それぞれ対
応するＮＰＮトランジスタ２１および２２のエミッタに
接続されている。抵抗２５および２６とＮＰＮトランジ
スタ２３および２４のコレクタとの接続点からは、それ
ぞれセンス出力２０１および２０２が出力される。ま
た、ＮＭＯＳトランジスタ２７、２８および２９は、ゲ
ートが基準電圧Ｖ_rに接続され、ソースが第１の低電位
電源Ｖ_S1に接続されている。

【００２６】次に、本実施例の読出し時における動作に
ついて説明する。なお、説明の必要上、ディジット線ブ
ロック１_aのメモリセル４が選択状態にあり、またＮＭ
ＯＳトランジスタ７がＯＮ状態にあるものとする。

【００２７】ディジット線１１１〜１１４は、読出し時
などにおいて、ディジット線ブロック１_a〜１_dの内の
一つを選択するための信号線であり、この場合における
選択時には、外部より入力される２本のアドレス入力の
値により、ディジット選択線１１１〜１１４の内の１本
は、第２の低電位電源Ｖ_S2に等しいか、または低い電位
（ロウレベルと云う）であり、残りの３本は、第２の高
電位電源Ｖ_CC2に等しいか、または近い電位（ハイレベ
ルと云う）となる。ここで、電源の電位レベル関係を示
すと、第１の高電位電源Ｖ_CC1は、第１の低電位電源Ｖ
_S1よりも高い電位であり、第２の高電位電源Ｖ_CC2は、
第１の高電位電源Ｖ_CC1に等しいか、またはより低い電
位であり、第２の低電位電源Ｖ_S2は、第１の低電位電源
Ｖ_S1に等しいか、またはより高い電位であり、且つ第２
の高電位電源Ｖ_CC2よりも低い電位である。

【００２８】本実施例においては、ワード線が１本しか
ないが、ディジット選択線の場合と同様に、複数のアド
レス入力により、複数のワード線より１本のワード線が
選択されるが、選択された場合には、当該ワード線はハ
イレベルとなり、また非選択状態にある場合にはロウレ
ベルになるように設定されて。図３においてはワード線
１０９は選択状態にあり、ハイレベルになっている。選
択されたディジット線ブロック１_aのメモリセル４は、
ＮＭＯＳトランジスタ７がＯＮ状態にあり、読出し電流
が、ディジット線負荷のＰＭＯＳトランジスタ２より、
ディジット線１０１およびＮＭＯＳトランジスタ５およ
び７を通して流れている。また、抵抗９および１０は、
抵抗負荷型メモリセルにける保持電流を少なくするため
に、抵抗値として１０⁶〜１０¹²Ω程度の高抵抗値の抵
抗が用いられており、このため、ＮＭＯＳトランジスタ
７のドレインはロウレベルとなり、ＮＭＯＳトランジス
タ８は、ゲートがロウレベルとなるためにＯＦＦ状態と
なって電流が流れ難い状態となっている。このために、
抵抗１０およびＮＭＯＳトランジスタ６などにおいて
は、電流が殆ど流れなくなるため、ＮＭＯＳトランジス
タ７のゲートはハイレベルとなり、メモリセル４は安定
状態となっている。

【００２９】ディジット線１０１および１０２のそれぞ
れの電位は、ディジット線選択用のトランジスタである
ＮＭＯＳトランジスタ１１および１２を通して、第１の
データ線の側に流れてゆく電流と、メモリセル側に流れ
込む読出し電流により決定されるが、データ線側に流れ
る電流は、ディジット線間においては殆ど差異がなく、
通常読出し時間を短縮するために、ディジット線１０１
および１０２の電位差は５０〜１００ｍＶ程度となるよ
うに、読出し電流と流れる三つのＭＯＳトランジスタの
大きさが設計されている。また、データ線側に流れる電
流は定常状態においては必要がないため、消費電力の面
から少なくしているが、読出し電流の流れていないディ
ジット線１０２においても、数１０ｍＶ程度の電圧降下
が、ディジット線負荷のＰＭＯＳトランジスタ３におい
て生じている。

【００３０】このようにして決定されたディジット線１
０１および１０２の電位は、ＰＭＯＳトランジスタ１１
および１２を介して第１のデータ線１０３および１０５
にそれぞれ伝達される。第１のデータ線１０３および１
０５の電位は、ＮＰＮトランジスタ１３および１４を介
して第２のデータ線１０７および１０８にそれぞれ伝達
され、差動増幅回路を用いたセンスアンプに入力され
る。ＮＰＮトランジスタ２１および２２とＮＭＯＳトラ
ンジスタ２７および２９は、センスアンプの入力レベル
シフト回路を形成し、ＮＰＮトランジスタ２３および２
４と、抵抗２５および２６、ＮＭＯＳトランジスタ２８
は差動増幅回路を形成しており、前記入力レベルシフト
回路より入力された電位差は、前記差動増幅回路により
増幅されてセンス出力２０１および２０２として出力さ
れている。

【００３１】一方、接続されているディジット線ブロッ
クが全て非選択状態である第１のデータ線が、電流経路
を持たずにフローティングノードとなり、電位が不定と
なるこおを防止するために、本発明においては、クラン
プ制御線１１０と、ダイオード１７〜２０５とを備えて
おり、クランプ制御線１１０の読出し時の電位を、ダイ
オード１７〜２０の順方向電圧（シリコンのＮＰＮバイ
ポーラトランジスタのベース・エミッタ間のダイオード
で、０．７〜０．８Ｖ程度）と等しいか、またはそれ以
下の電圧分だけ、選択されたディジット線の接続されて
いる第１のデータ線の内の低い方の電位よりも高い電位
としている。これは、第１のデータ線の電位が、通常の
読出し時における第１のデータ線の低電位側（この場
合、第１のデータ線１０３の電位において、第２の高電
位電源Ｖ_CC2より０．１〜０．２Ｖ低い電位）よりも、
第２の高電位電源Ｖ_CC2と第２の低電位電源Ｖ_S2の中間
の電位またはそれ以下の低い電位となった場合に、選択
されたディジット線ブロックがディジット線ブロック１
_aからディジット線ブロック１_cまたは１_dに切替わる
場合に、読出し時間の遅れまたはメモリセルに対する誤
書込み等の原因となる可能性があるために、これを防止
するために接続されたディジット線ブロックが、全て非
選択である第１のデータ線を、通常の読出し時の第１の
データ線の低電位側の電位またはそれよりも少し低い電
位とするためである。

【００３２】そのために、クランプ電位の発生回路とし
ては、選択ディジット線が接続されている第１のデータ
線電位に依存した電位を発生する必要がある。この時、
非選択状態にある第１のデータ線１０４および１０６の
電位はダイオード１９および２０によりクランプされ、
クランプ制御線１１０の電位よりも、ダイオード１９お
よび２０の順方向電圧分低い電位以下に低下することは
なく、また選択状態にある第１のデータ線の内、低電位
側のデータ線１０３は、クランプ制御線１１０の電位と
同じ電位か、またはそれよりも高い電位であるために、
ダイオード１７はＯＦＦ状態となり、クランプ制御線１
１０とダイオード１７の影響を受けることはなく、高電
位側の第１のデータ線１０５は、クランプ制御線１１０
よりも高い電位であり、第１のデータ線１０３と同様
に、クランプ制御線１１０とダイオード１８の影響を受
けることはない。

【００３３】このように、本発明の半導体記憶装置にお
いては、クランプ制御線と、当該クランプ制御線とそれ
ぞれの第１のデータ線との間に接続されるダイオードを
設けることにより、クランプ制御線の読出し時における
電位を、ダイオードの順方向電圧と等しいか、またはそ
れ以下の電圧分だけ選択されたディジット線の接続され
ている第１のデータ線の内の低い方の電位よりも高い電
位とすることにより、特別に第１のデータ線の選択・非
選択の状態を識別し、クランプ素子を制御するための判
別回路等を付加することなく、クランプの必要な第１の
データ線のみを選択的にクランプすることができるとい
う効果がある。また、このために、クランプする素子を
選択する回路自体も不要となり、低消費電力化が図られ
るという利点も期待できる。また、選択されたディジッ
ト線ブロックが、それまで非選択状態にあった第１のデ
ータ線に接続されたディジット線ブロックに切替わる際
には、第１のデータ線の電位は、選択・非選択の何れに
も関わらず略等しい電位になっているため、第２のデー
タ線またはセンスアンプの入力側における大きな電位変
化がないために、読出し時間の遅れが少ないという効果
もある。

【００３４】一方、本発明は、書込み時においては、全
てのディジット線を非選択とし、別に書込み用のディジ
ット線の選択手段を設けるか、または書込み時において
のみクランプ制御線の電位を書込み動作に影響のない電
位まで下げて、書込み終了後には、電位の低下したデー
タ線の電位を回復させ、読出し時間の遅れ、または新た
に選択されたメモリセルに対する誤書込みを排除するこ
とが肝要である。しかし、前者の書込み時に全てのディ
ジット線を非選択とし、別に書込み用のディジット線の
選択手段を設けることは、ディジット線の選択に必要な
信号線と、その制御回路等が約２倍程度必要となり、回
路構成も複雑となるために、書込み時にクランプ制御線
の電位を制御する回路を使用したものとすると、クラン
プ制御線の電位発生回路を、書込み時においてのみクラ
ンプ制御線の電位を書込み動作に影響のない電位まで下
げるようにし、書込み終了後においては、元の読出し時
の電位に戻すようにすることにより、書込み後の電位の
低下したデータ線は、ダイオードによりクランプされて
電位が回復され、読出し時間の遅れ、または新たに選択
されたメオリセルに対する誤書込みを排除することがで
きる。

【００３５】次に、本発明の第２の実施例について説明
する。図２は、第２の実施例を示すブロック図である。
図１と図２とを対比して明らかなように、本実施例の第
１の実施例との相違点は、図１においてクランプ素子と
して構成されていたダイオード１７〜２０の代りに、本
実施例においては、クランプ素子として、ＮＰＮトラン
ジスタ３１〜３４が用いられていることである。

【００３６】ＮＰＮトランジスタ３１および３２は、コ
レクタが第１の高電位電源Ｖ_CC1に接続され、ベースが
クランプ制御線１１０に接続されて、エミッタがそれぞ
れ対応する第１のデータ線１０３および１０５に接続さ
れおり、また、ＮＰＮトランジスタ３３および３４は、
コレクタが第１の高電位電源Ｖ_CC1に接続され、ベース
がクランプ制御線１１０に接続されて、エミッタがそれ
ぞれ対応する第１のデータ線１０４および１０６に接続
されている。クランプ制御線１１０の読出し時における
電位は、ＮＰＮトランジスタ３１〜３４のベース・エミ
ッタ間のダイオードの順方向電圧（シリコンのＮＰＮバ
イポーラトラジスタの場合、０．７〜０．８Ｖ程度）
と、等しいか、またはそれ以下の電圧分だけ選択された
ディジット線の接続されている第１のデータ線の内低い
方の電位よりも高い電位とする。

【００３７】今、説明の都合上、図１の場合と同様に、
ディジット線ブロック１_aのメモリセル４が選択状態に
あり、ＮＭＯＳトランジスタ７がＯＮの状態にあるもの
とする。この時、非選択状態にある第１のデータ線１０
４および１０６の電位は、ＮＰＮトランジスタ３３およ
び３４によりクランプされ、クランプ制御線１１０の電
位より、ＮＰＮトランジスタ３３および３４のベース・
エミッタ間のダイオードの順方向電圧分低い電位以下に
下がることはなく、また、選択状態にある第１のデータ
線の内、低電位側の第１のデータ線１０３は、クランプ
制御線１１０の電位と同じ電位か、またはそれよりも高
い電位であるために、ＮＰＮトランジスタ２２はＯＦＦ
状態となり、クランプ制御線１１０とＮＰＮトランジス
タ３１の影響を受けることはなく、高電位側の第１のデ
ータ線１０５は、クランプ制御線１１０よりも高い電位
であり、第１のデータ線１０３と同様に、クランプ制御
線１１０とＮＰＮトランジスタ２２による影響を受ける
ことはない。

【００３８】このように、本発明においては、クランプ
制御線と、コレクタが第１の高電位電源Ｖ_CC1に接続さ
れ、ベースがクランプ制御線に接続されて、エミッタが
それぞれ対応する第１のデータ線に接続されるＮＰＮト
ランジスタを備え、クランプ制御線の読出し時における
電位を、クランプ素子のＮＰＮトランジスタのベース・
エミッタ間のダイオードの順方向電圧と等しいか、また
はそれ以下の電圧分だけ、選択されたディジット線の接
続されている第１のデータ線の内の低い方の電位よりも
高い電位とすることにより、特別に第１のデータ線の選
択・非選択の状態を識別し、クランプ素子を制御する制
御回路等を設けることなく、ダイオードをクランプ素子
に用いた回路と同様に、クランプの必要な第１のデータ
線のみを選択的にクランプすることができる。また、ダ
イオードをクランプ素子として用いる場合には、クラン
プ時に流れる電流は全てクランプ制御線より供給されて
いるが、本実施例においては、ＮＰＮトランジスタをク
ランプ素子として用いることにより、バイポーラトラン
ジスタのクランプ時に流れる電流の殆どをコレクタ電流
として第１の高電位電源Ｖ_CC1より供給することが可能
となり、クランプ制御線１１０より流れる電流を、電流
増幅率分の１（電流増幅率は、通常５０以上）とするこ
とができる。

【００３９】また、書込み時においては、第１の実施例
の場合と同様に、クランプ制御線の電位を制御する回路
を使用するものとすると、クランプ制御時の電位発生回
路を、書込時においてのみクランプ制御線の電位を書込
み動作に影響のない電位まで下げるようにし、書込み終
了後において元の電位に戻すようにする場合、書込み後
の電位の低下したデータ線は、ＮＰＮトランジスタによ
りクランプされて電位が回復され、読出し時間の遅れ、
または新たに選択されたメモリセルに対する誤書込みを
排除することはできるが、クランプ素子をＮＰＮトラン
ジスタとしたことにより、クランプ制御線に流れる電流
は少なくなり、クランプ電位の発生回路の負荷を軽減す
ることができ、当該発生回路の消費電力を削減すること
ができるという利点がある。

【００４０】なお、上記の実施例においては、第１のデ
ータ線をクランプする場合を例として動作の説明を行っ
ているが、データ線としては、これに限定されるもので
はなく、第２、第３等の他のデータ線をクランプする場
合等においても、本発明が有効に適用されることは云う
までもない。

【００４１】

【発明の効果】以上説明したように、本発明は、複数の
ディジット線が接続されるデータ線電位のクランプ素子
をダイオードまたはバイポーラトランジスタにより形成
し、当該クランプ素子のクランプ電位を同時に制御する
クランプ制御線を設けて、読出し時におけるクランプ制
御線の電位を前記ダイオードの順方向電圧、または前記
バイポーラトランジスタのベース・エミッタ間のダイオ
ードの順方向電圧と等しいか、またはそれ以下の電圧分
だけ、選択されたディジット線の接続されているデータ
線の内の低い方の電位よりも高い電位とすることによ
り、データ線の選択・非選択の状態の識別、ならびにク
ランプ素子を制御する制御回路等を設けることなしに、
クランプを必要とするデータ線に対してのみ選択的にク
ランプすることができるという効果があり、これに伴な
い、回路の低消費電力化を図ることもできるという効果
がある。

【００４２】また、選択されたディジット線ブロック
が、それまで非選択状態であったデータ線に接続されて
いるディジット線ブロックに切替わる時に、当該データ
線の電位は、選択・非選択に関わらず略等しい電位にな
っているため、他のデータ線およびセンスアンプの入力
側における大きな電位変化がないために、読出し時間の
遅れが少ないという効果がある。

【００４３】また、クランプ制御線の電位発生回路を、
書込み時においてのみクランプ制御線の電位を書込動作
に影響しない電位に下げるようにし、書込み終了後には
元の読出し時の電位に戻すようにする場合に、書込み後
の電位の低下したデータ線は、ダイオードまたはバイポ
ーラトランジスタによりクランプされて電位が回復さ
れ、読出し時間の遅れまたは新たに選択されたメモリセ
ルに対する誤書込みを無くすことができるとともに、特
に、クランプ素子をバイポーラトランジスタとする場合
には、クランプ制御線に流れる電流が少なくなり、クラ
ンプ電位の発生回路の負荷が軽減され、当該発生回路の
消費電力を削減することができるという効果があり、ク
ランプ電流の供給が大きいために、書込み後における回
復時間が短縮されるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】本発明の第２の実施例を示す回路図である。

【図３】従来例を示す回路図である。

【符号の説明】

１_a〜１_d ディジット線ブロック２、３、１１、１２、３５〜３８ＰＭＯＳトランジ
スタ４メモリセル５〜８、２７〜２９ＮＭＯＳトランジスタ９、１０、２５、２６抵抗１３〜１６、２１〜２４、３１〜３４ＮＰＮトラン
ジスタ１７〜２０インバータ

Claims

(57)【特許請求の範囲】

【請求項１】それぞれ第１のカラムスイッチを有する
複数の第１のディジット線ブロックと、それぞれ第２の
カラムスイッチを有する複数の第２のディジット線ブロ
ックと、第１のトランジスタ対と、第２のトランジスタ
対と、前記複数の第１のカラムスイッチを介して前記複
数の第１のディジット線ブロックのそれぞれを前記第１
のトランジスタ対のベースに接続する一方の第１のデー
タ線対と、前記複数の第２のカラムスイッチを介して前
記複数の第２のディジット線ブロックのそれぞれを前記
第２のトランジスタ対のベースに接続する他方の第１の
データ線対と、データ線対であって、その一方が前記第
１のトランジスタ対の一方のトランジスタのエミッタと
前記第２のトランジスタ対の一方のトランジスタのエミ
ッタとに共通接続され、その他方が前記第１のトランジ
スタ対の他方のトランジスタのエミッタと前記第２のト
ランジスタ対の他方のトランジスタのエミッタとに共通
接続された第２のデータ線対と、前記第２のデータ線対
に接続されたセンスアンプと、アドレス情報に基づき前
記複数の第１及び第２のカラムスイッチのいずれか一つ
を導通状態とする手段と、クランプ電位が供給されるク
ランプ制御線とを備える半導体記憶装置において、前記
クランプ制御線と前記一方の第１のデータ線対との間に
接続された一対の第１の電圧降下素子と、前記クランプ
制御線と前記他方の第１のデータ線対との間に接続され
た一対の第２の電圧降下素子とを備えることにより、前
記アドレス情報に基づき前記複数の第１のカラムスイッ
チのいずれか一つが導通状態となった場合には前記他方
の第１のデータ線対の電位は前記第２の電圧降下素子に
よって前記クランプ電位を降下した電位に固定され、前
記アドレス情報に基づき前記複数の第２のカラムスイッ
チのいずれか一つが導通状態となった場合には前記一方
の第１のデータ線対の電位は前記第１の電圧降下素子に
よって前記クランプ電位を降下した電位に固定されるこ
とを特徴とする半導体記憶装置。