JP3144797B2

JP3144797B2 - データ一致検出回路を内蔵した半導体集積回路

Info

Publication number: JP3144797B2
Application number: JP31398490A
Authority: JP
Inventors: 久幸樋口; 五郎橘川; 大橘; 鈴木　　誠
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-11-21
Filing date: 1990-11-21
Publication date: 2001-03-12
Anticipated expiration: 2016-03-12
Also published as: JPH04186596A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに関し、とくに半導体集積回路
による大容量、かつ、高速のキャッシュメモリの構成法
およびキャッシュメモリに用いられる連想メモリに好適
なデータ一致検出回路に関する。

〔従来の技術〕

この発明に関係する公知例としては、特開昭63−1190
96号，特開昭59−231789号，特開昭60−117495号公報等
を挙げることができる。

従来より、大型の計算機システムには、その高速化の
ために、中央処理装置と主メモリとの間に主メモリ内の
プログラムの一部を格納して、高速バッファメモリとし
て機能するキャッシュメモリが置かれている。

キャッシュメモリは、２つのメモリアレーを有してい
る。第１のメモリアレーには連想メモリが用いられ、主
メモリから呼び出したい記憶データ（上記プログラムの
一部）の物理アドレスデータ（主メモリ上のアドレスも
しくはその一部）が格納されており、第２のメモリアレ
ーには、呼び出したい記憶データそのものが格納されて
いる。キャッシュメモリ内の記憶データの検索に際して
は、まず、連想メモリ部に検索データを入力し、メモリ
内に記憶されているアドレスデータとを照合、または、
比較して両者の一致、不一致を調べる。一方、データの
読み出しに備えて連想メモリの検索と並行して第２のメ
モリアレーから記憶データを出力させておき、連想メモ
リの検索で一致が確認されたときには、そのあらかじめ
読み出しておいたデータを外部へ送出する構成となって
いる。

以上の構成から推測されるように、第２のメモリアレ
ーからのデータ読み出しは検索動作と並行して行なわれ
るので高速である。しかし、最後に連想メモリの一致検
出結果を用いて読み出したデータの出力制御を行なって
いるので、高速動作のためには連想メモリからの一致デ
ータ出力が高速に行なわれることがポイントである。ま
た、連想メモリからのデータ出力数、第２のメモリアレ
ーからのデータ出力数が多いので、データ出力のための
センスアンプ，出力バッファ回路の消費電力が大きくな
り、これがキャッシュメモリの消費電力増大の一因とな
っている。

また、連想メモリは記憶情報の呼び出しをアドレス指
定によって行なうのではなく、その記憶内容の比較によ
って行なうものであるから、検索データと連想メモリ内
の記憶データとの一致を検出するための一致検出回路が
必要である。

この一致検出回路に関し、連想メモリは検索データと
記憶データとの比較を行なうための、各メモリセルごと
に個別的に一致検出回路を備えたものが知られている
（特開昭59−231789号公報参照）。

また、他の例として、メモリセルのデータを読み出す
ためのセンス回路により検索データとの比較を行なう回
路を備えたものが知られている（特開昭60−117495号公
報参照）。

〔発明が解決しようとする課題〕

上記従来技術において、第１の課題は連想メモリの一
致検出回路の高速化であり、第２の課題はキャッシュメ
モリの消費電力の低減、第３の課題はメモリセル面積の
縮小による大容量メモリ化である。ここで、検索データ
とメモリセルの記憶データとの一致を検出する一致検出
回路をメモリセルごとにもうける方式では、１ビットあ
たりのメモリセル面積がおおきく、大容量のデータを保
持できないという問題点があった。

また、一致検出回路をメモリセルごとに持たない通常
のメモリセルを用いたものでは、まず、メモリセルの内
容をセンス回路で読み出してから一致検出を行なった
り、MOSトランジスタのセンスアンプを用いているため
に、遅延時間が大きく高速動作できないという問題があ
った。

本発明の目的は、大容量で、かつ、高速な連想メモリ
を実現するためのデータ一致検出回路とそれを用いたキ
ャッシュメモリを提供することにある。

〔課題を解決するための手段〕

まず第１の課題、連想メモリのデータ一致検出を高速
に行なうため、連想メモリを２つに分割し、第１のメモ
リ部はデータ一致検出に欠かせぬデータを記憶させ、第
２のメモリ部には一致検出後に必要となるデータを記憶
させる。この分割によって第１のメモリ部のメモリ容量
は分割前の容量より小さくなるので高速化できる。本発
明では、このほか次に述べるように一致検出回路を改善
して高速化を図っている。

キャッシュメモリでは、複数のメモリセルが接続され
た差動データ線に読み出された記憶データと検索データ
とを比較して両データが一致したとき所定の情報を出力
する連想メモリ部がある。このデータ一致検出回路とし
て前記差動データ線の信号を増幅するバイポーラ差動増
幅器を２対設け、差動増幅器の電流を検索データにもと
づき切り換えている。この切り換え操作によって差動増
幅器対の出力は、読み出された記憶データと検索データ
とが一致したときにはその出力が低レベル、不一致のと
きには高レベルとなるようにする。この差動増幅器の出
力信号と他のデータ線からの同様の差動増幅器の出力信
号とをワイヤードOR論理をとりデータの一致検出信号と
する。この信号は、さらに、所定の信号振幅にまで増幅
することによってデータの一致が確認されたときには低
レベル、不一致のときには高レベルを出力する。この回
路構成によって高速にデータの一致を検出できるように
なった。

第２の課題、消費電力低減には、消費電力の大半を占
めるセンスアンプおよび出力バッファ回路の内、データ
の読み出しに必要な回路のみをデータ一致検出回路の出
力を用いて選択的に動作させることで達成する。

キャッシュメモリでは、複数のメモリセルが接続され
た差動データ線に読み出された記憶データと検索データ
とを比較して両データが一致したとき所定の情報を出力
するデータ一致検出回路と、第２のメモリから記憶デー
タを読み出し、その出力を一致回路の出力によって制御
する構成である。本発明では、一致検出回路の出力によ
って第２のメモリ回路のデータ読み出し用センスアンプ
の電流供給を制御し、データ読み出しに必要なセンスア
ンプにのみ電流を供給し、読み出し不要なセンスアンプ
の電流は遮断している。これによって消費電力を低減す
る。

また、第３のメモリセル面積の低減は、通常のメモリ
に用いられる最も占有面積が小さく安定に動作するメモ
リセルを用いることで達成している。

また、記憶されたデータや書き込み後の記憶データの
確認などテストの容易さもキャッシュメモリの機能の一
つとして求められる。このためには一致検出と並行して
比較に用いたデータを読み出せることが望ましい。本発
明では次のような構成でこの機能を実現している。キャ
ッシュメモリでは、複数のメモリセルが接続された差動
データ線に読み出された記憶データの読み出し回路と、
同記憶データと検索データとを比較して両データが一致
したとき所定の情報を出力するデータ一致検出回路とを
備えた半導体メモリである。本発明ではこの回路の中
で、前記差動データ線、もしくは、その信号を伝達する
コモンデータ線に入力が接続され、かつ、出力端が交叉
接続された２つの差動増幅器対の電流を前記検索データ
により切り換えて差動データ線の信号のExclusive ORと
Exclusive NOR信号をつくる回路と、前記Exclusive OR
とExclusive NOR信号を差動信号として増幅する回路
と、該増幅回路のExclusive NOR出力の論理和をワイヤ
ードOR回路で出力する一致検出回路を備えている。これ
によってデータ一致検出出力とともにメモリセルから読
出した記憶データを出力する半導体メモリを実現してい
る。

〔作用〕

上記発明の回路では、従来１個のメモリで構成されて
いた連想メモリを第１、第２のメモリ部に分割し、第１
のメモリ部のデータ読出しの高速化を実現し、かつ、一
致検出回路の高速化を図り、連想メモリにおける一致検
出回路の出力を高速に発生させるようにしている。これ
によって、第２のメモリ部のセンスアンプを一致検出信
号を用いて選択的に動作させても連想メモリ全体の動作
速度の低下、すなわち、データ出力までの遅延時間の増
加を引き起こさなくなった。このため、データ読出しの
ために動作させるセンスアンプの数が減少して消費電力
低減が達成された。また、この方式では、汎用メモリ用
のメモリセルを用いるのでメモリセル面積が小さい特徴
もある。

一致検出回路の高速化には、複数のメモリセルが接続
された差動データ線の信号を２対のバイポーラ差動増幅
器のベースに接続し、同差動増幅器対の電流を検索デー
タにもとづいて切り換え、差動増幅器対の出力が、メモ
リセルから読み出された記憶データと検索データとが一
致したときにはその出力が低レベル、不一致のときには
高レベルを出力させ、さらに、この出力信号と他のデー
タ線からの出力信号とをワイヤードOR論理をとったのち
所定の信号振幅にまで増幅して出力する回路とした。こ
の回路では、各差動データ線に設けられる回路はバイポ
ーラトランジスタ４個と抵抗１個のみで構成される簡単
な回路構成であり、さらには、それぞれのトランジスタ
は２個ずつコレクタが共通化できるので占有面積が小さ
く、かつ、一致回路の出力にはバイポーラの差動増幅器
１段とワイヤードOR出力の波形成形用のカレントスイッ
チ１段とで構成されるので高速動作が達成される。

また、本発明のキャッシュメモリでは、複数のメモリ
セルが接続された差動データ線に読み出された記憶デー
タ信号を直接、もしくは、その信号を伝達するコモンデ
ータ線を介して出力端が交叉接続された２対の差動増幅
器の入力に接続し、この２対の差動増幅器の電流を前記
検索データにより切り換えて差動データ線の信号と検索
データとのExclusive ORとExclusive NOR信号をつく
り、このExclusive ORとExclusive NOR信号を差動信号
として増幅したのち、論理和を出力するワイヤードOR回
路に導き一致検出信号を発生する。この一致検出信号出
力に並列に、Exclusive OR,Exclusive NOR信号の何れか
を記憶データ信号として出力する、もしくは、その出力
バッファ回路中にExclusive ORとExclusive NORをとっ
た検索データを用いて元の記憶データにもどす回路を組
込みもとのデータに戻したのちに出力する。この結果、
高速で、かつ、低消費電力で一致検出出力と記憶データ
出力を並列に出力することができる。

〔実施例〕

次に、本発明の実施例を図面にもとづいて説明する。

第１図は本実施例の一致検出回路を用いたキャッシュ
メモリの構成例を示す。10はアドレスバス、11はアドレ
スレジスタ、12,13はアドレスレジスタから出力される
アドレスを示す。14はディレクトリ記憶部、17はセンス
回路、18はデータレジスタ、19はデータバス、20は記憶
データと検索データとが一致したことを示す信号であ
る。キャッシュメモリではディレクトリ記憶部14に記憶
されたアドレスとアドレスバスから入力されたアドレス
との一致検出の遅延で速度が決まるため、後述する高速
一致検出回路を一致検出回路15に用いれば、一致検出回
路15の出力によってセンス回路17の内データの読出しに
必要なセンス回路のみを選択的に動作させてもデータバ
ス19へのデータ出力までの遅延時間の増加は殆どなく、
高速動作をし、かつ、低消費電力のキャッシュメモリが
実現できる。

第15図は第１図のセンス回路17の回路図である。セン
ス回路17のセンスアンプは一致検出回路15からの出力信
号20を用いてデータの読出しに必要なセンスアンプのみ
を動作させ低消費電力化している。この回路は、バイポ
ーラ回路であるので高速動作すること、データの選択を
共通コレクタ結線で行なうのでセンス回路の選択とデー
タのマルチプレクサ機能を兼ね備えるので高速動作に適
し、また、回路が簡略であるなどの特徴がある。以下
に、図に従って詳しく説明する。

一点破線で囲んだ回路1410はデータ読み出し用のセン
ス回路1411を複数個内蔵するメモリアレーの１つであ
る。センス回路1411にはメモリセルの信号を伝達する差
動信号線e₀₀,e₀₀′がトランジスタのベースに接続され
ている。トランジスタは差動増幅器を構成しており、信
号f₀が高レベルにあるときにはデータ線e₀₀,e₀₀′に応
じてデータ線群1405に電流信号として出力する。ここ
で、f₀がデータ一致検出回路の出力で高レベルとし、こ
れ以外のf₁等はすべと低レベルとするとデータ線群1405
にはf₀の信号が供給されたメモリアレー1410からのみの
信号が電流信号として出力され、差動電流信号のセンス
回路および出力バッファ回路1420によって所定の信号振
幅に増幅されて出力される。データ一致検出回路の結果
でf₁が高レベルになっても同様にf₁のメモリアレーのデ
ータが出力される。回路1420には従来のバイポーラ回路
が備えている出力制御回路や出力ラッチ回路を設けても
よい。

第５図は本実施例の一致検出回路を用いたキャッシュ
メモリの構成例を示す。10はアドレスバス、11はアドレ
スレジスタ、12はアドレスレジスタから出力されるアド
レスを示し、線上の数字はアドレスのビット幅をしめ
す。14は入力を比較されるアドレス記憶部、14′は14の
アドレスに対応するデータ記憶部、15は入給データと比
較データとの一致検出回路、17′は14′から読み出され
るデータを検出，増幅、ならびに回路15の一致信号を受
けてデータの出力を制御する回路である。21はキャッシ
ュメモリ16の出力を制御するためのアドレス記憶部で、
その出力と回路17′の出力20′との一致を回路15′で調
べている。その結果はキャッシュメモリ16のデータを検
出，増幅するセンス回路17を制御し、出力すべきデータ
を増幅するセンスアンプのみを信号20によって動作させ
データレジスタ18を経てデータバス19にデータを出力す
る。以下、第１図と比較して異なる点を中心に説明す
る。

本実施例では、第１図のディレクトリ記憶部14に相当
するアドレス変換部のメモリを２種のメモリ群14,14′
に分け、高速動作を要する一致検出用メモリ14のメモリ
容量を減らし、必要なら投入電力を増すなどの方法も加
えて一致検出に必要なデータの読出し時間を短縮し、一
致検出回路15へ読み出したデータを送りこむ。この読み
出しデータ出力の高速化と、後述する一致検出回路15の
高速化によって、一致検出回路15の出力までの遅延時間
を短縮する。この遅延時間の短縮によって、一致検出回
路15の出力で第２のメモリ群14′の記憶データを読み出
すセンス回路17′のうち、データ一致が確認されたデー
タを読み出すセンス回路のみを動作させるような構成に
しても一致検出結果にもとづくデータ出力20′が出力さ
れるまでの遅延時間の増加を殆ど引き起こさないように
することができる。すなわち、この構成によると、動作
時間の増加を引き起こすことなく、センスアンプの動作
個数を減らせるので消費電力を低減できる特徴がある。
この方式では、動作するセンスアンプの割合は大きくて
も50％で、通常は10％以下であり、消費電力は大幅に低
減される。

このように、アドレス変換部のメモリを２種のメモリ
群に分け、高速動作を要する一致検出用メモリには集積
度の縮少あるいは投入電力を増すことでアクセス時間を
短縮し、一致検出回路15出力までの遅延時間がメモリ1
4′の記憶データがセンスアンプ17′に出力されるまで
の遅延時間に略一致するように設定すれば、センスアン
プ17′のうちでデータ取り出しに必要なセンスアンプの
みを動作させればよいので動作するセンスアンプの数は
低減され、消費電力は大幅に低減される効果がある。同
様の動作は一致検出回路15′とセンスアンプ17との関係
についてもなりたつので、メモリ全体として低消費電力
化できる。

次に、第５図のメモリ構成の遅延時間を従来構成の第
16図の構成と比べて記す。第16図の回路で一致データが
データバス19に出力されるまでの遅延時間はメモリ14の
アドレスアクセス時間，一致検出回路15,第２の一致回
路15′の遅延時間および、データレジスタ18を制御する
ための遅延時間の和である。一方、第５図の構成では、
メモリ14のアドレスアクセス時間、および一致検出回路
15,センスアンプ17′，一致検出回路15′，センスアン
プ17,データレジスタそれぞれの遅延時間の和で与えら
れる。すなわち、第５図に示す本発明の回路におけるデ
ータ出力までの遅延時間はメモリ14の小規模化によるア
ドレスアクセス時間の短縮効果と、センスアンプ17′,1
7の遅延時間の増加が相殺する関係にある。

一般に、BiCMOSメモリでは、集積度を1/4にするとア
ドレスアクセス時間は約20％短縮される。このため、5n
sのメモリでは集積度を1/4とすることで、約1ns高速化
できる。一方、同じデバイスをもちいた本発明のセンス
回路は約0.5nsの遅延時間であるので、増減を相殺して
全体では遅延時間は変わらない。この回路に第15図のセ
ンス回路を用いれば、より高速化，低消費電力化するこ
とは言うまでもない。

第２図に、第１図のディレクトリ記憶部14,第５図の
アドレス記憶部14,14′に関する実施例を示す。第２図
において、14は第５図の比較ビット14をメモリセルアレ
ーとして示したものである。また、15は一致検出回路を
示している。なお、ここにはキャッシュメモリにおける
第３の大容量メモリアレーは示していない。

メモリアレーは14において、１はデータ線負荷回路、
Ｍはメモリセル、W₁〜W_mはメモリセルＭを選択するため
のワード線、a_i,a_i′はメモリセルＭ内の格納データを
出力するための、差動データ線を示している。回路15は
第１図，第５図における一致検出回路をさらに詳しく記
したものである。第６図を用いて詳しく後で述べるよ
う、２は２対のカレントスイッチ回路、３はスイッチ回
路２の電圧出力を電流出力に変換する電圧−電流変換回
路、電流を電圧に変換する抵抗およびOR論理に用いるバ
イポーラトランジスタよりなる回路である。b_i,b_i′は
差動検索データ、c_i,c_i′は論理回路２のEX−OR,EX−NO
Rの差動出力、４は回路３の出力の論理和をとるワイヤ
ードORされた出力線、５はワイヤードOR出力を論理振幅
出力６とするための出力回路を示している。

第２図に示したデータ線負荷回路１、メモリセルＭお
よび一致検出回路15の詳細構成を第６図に示す。第６図
において、データ線負荷回路１は、ソースに正電源電位
Vccより約0.5V下げた電位が端子105に供給され、ゲート
電極端子106にはデータ読み出し状態では負電源電位Vee
が、書き込み状態では正電源電位Vccが供給されるＰ型M
OSトランジスタ101,102（以下PMOS,NMOSと略記する。）
とデータ電極端子に負電源電位が供給されるPMOS103,10
4で構成され、差動データa_i,a_i′を正の電位（Vcc−0.5
V）までプルアップしている。ここで、PMOSのソースに
供給する電圧を正電源Vccより約0.5V下げたのはバイポ
ーラ差動増幅器が飽和動作を避けるためで、0.5Vでなく
ても良いが、この下げ分だけ飽和余裕が大きくなること
と、データ線の電位が下がることによるメモリセルの安
定動作の余裕からみて、0.5V程度が好都合である。メモ
リセルＭの負荷の高抵抗R11およびNMOST−M12と高抵抗R
21およびNMOSM22とによる２つのインバータ回路の入出
力を交叉接続して差動データm,m′を記憶し、ワード線W
_jにより制御されるNMOSTM13,M23で記憶ノードm,m′と差
動データ線a_i,a_i′を各各接続している。論理回路２
は、検索データb_i,b_i′により制御されるNMOST−201,20
2で差動データ線a_i,a_i′と差動出力c_i,c_i′とを各々直
進させたり、交叉させたりして、c_iにはEX−OR,c_i′に
はEX−NORを出力している。c_i,c_i′の電流は抵抗304,30
5によつて電圧信号に変換され、バイポーラトランジス
タ（以下BJTと略記する）306のベースに導かれる。BJT3
06のエミッタをワイヤードORする出力線４に接続して、
データa_iとb_iとが一致したときのみ低レベルを出力す
る。ここで、ワイヤードOR回路を用いたのは、他のOR論
理回路にくらべて消費電力が小さく、かつ、高速動作を
することによっており、他のOR回路を用いても、また、
両者を組み合わせて用いてもよい。

次に、本実施例の動作を第３図を用いて説明する。第
３図に示すように、各点の電位レベルはＶで表すことに
する。ワード線W_jが論理レベル“H"となると、第６図の
メモリセル内のNMOSM13,23がオンし、差動データ線a_i,a
_i′の電圧レベルはメモリセルＭに記憶されているデー
タｍ＝“H"の電圧レベル、V_m,V_m′に引っ張られて差動
データ電圧はV_ai＞V_ai′となる。検索データb_i＝“H"の
場合、NMOST201はオンし、NMOST202はオフとなるので、
差動出力c_i,c_i′の電圧レベルは差動データ電圧V_ai,
V_ai′に対応して差動出力電圧V_ci＜V_ciとなる。ここ
で、V_ci,V_ci′の電圧レベルは抵抗303,304に流れる電流
と抵抗の積で決まり、それぞれの電流は入力の差動デー
タ線の振幅により配分されるので、|V_ai−V_ai′｜＝30m
Vとすると、電流は約1:3に配分される。電流を0.5mA、
抵抗を2KΩとするとc_i,c_i′の電位はそれぞれ−0.25V,
−0.75Vとなる。c_iの信号がBJT306のベースに接続さ
れ、出力線４に低レベルが出力される。

以上は、記憶データｍが“H"の場合を示したが、記憶
データｍが“L"の場合はc_i,c_i′の差動電流出力が逆の
関係になり、BJT306の出力線４は高レベルとなる。差動
出力c_i,c_i′の電圧の関係は、記憶データｍと検索デー
タb_iの論理により４通りある。

（１）ｍ＝“H",b_i＝“H"のとき（一致）、 V_ai＞V_ai′、201はオン V_ci＜V_ci′ （２）ｍ＝“H",b_i＝“L"のとき（不一致）、 V_ai＞V_ai′、202はオン V_ci＞V_ci′ （３）ｍ＝“L",b_i＝“H"のとき（不一致）、 V_ai＜V_ai′、201はオン V_ci＞V_ci′ （４）ｍ＝“L",b_i＝“L"のとき（一致）、 V_ai＜V_ai′、202はオン V_ci＜V_ci′ ここで、差動データ線a_i、差動出力c_iでの論理値とし
て、a_i＝“H"をV_ai＞V_ai′と、また、c_i＝“H"をV_ci＞V
_ci′と定義すると、論理回路２は差動データ線a_iと差動
出力b_iとのEX−OR論理を差動出力c_iの出力としている。
電流電圧変換回路３は、差動電流出力を抵抗304,305に
よって電圧に変換している。すなわち、メモリセルＭの
記憶したデータｍと検索データb_iとが一致していれば抵
抗305に電流が流れて、ワイヤードOR出力は低レベルを
出力し、不一致のときには抵抗305に電流は流れず、ワ
イヤードOR出力は高レベルを出力する。このため、メモ
リセルＭの記憶したデータｍと検索データb_iがすべて一
致しないかぎり、ワイヤードOR出力線４は高レベルとな
るので、一致検出回路として動作する。

以上の実施例によれば、一致検出する記憶データ部に
通常のメモリセルを用いることができるので、大容量の
メモリセルをチップ上に集積できる。また、メモリセル
のデータをセンス回路を用いて読みだす必要がないた
め、一致検出までの遅延が小さく、かつ、構成が簡単に
なるという効果がある。

第４図は第１図，第２図に示した一致検出回路５とそ
の中で用いられる基準電圧V_R発生回路の構成例である。

ワイヤードOR出力線４が参照電圧V_Rより低いときに
は、ノード514は電源より約0.5V下がった電位となるの
で、出力６は“L"となる。逆に、出力４が参照電圧V_Rよ
り高くなるとワイヤードOR出力４の電圧を論理回路の出
力とすることができる。

第４図の401は参照電圧V_Rの発生回路を示す。第６図
の抵抗304を２分割して、抵抗515,516をつくり、定電流
源517は第６図の定電流源I_iと同じ回路をもちいる。こ
こで、520のトランジスタは定電流源に加わる電圧を第
６図の定電流源のそれと揃えるためのもので、省いても
良い。トランジスタ519は抵抗515,516で２分割した電圧
をレベルシフトしてワイヤードOR出力線４の高，低レベ
ルの中間に割り付けるためのトランジスタである。この
参照電圧発生方式によって、データ線対a_i,a_i′の電位
差が30mVと極めて小さいときにも安定した動作がえられ
る。

第７図は本発明の第２の発明を示す図である。第６図
に対応して示してあるので、第６図と異なる点を詳述す
る。

メモリセルＭの信号をデータ線負荷回路１でデータ線
対a_i,a_i′の電位差を発生させるところは第６図と同じ
である。このa_i,a_i′の信号は比較データb_i,b_i′によっ
てc_i,c_i′に直進もしくは交叉させて伝達する２′の構
成に特徴がある。b_i′が“H"、b_iが“L"のときにはa_i,a
_i′はそれぞれc_i,c_i′に接続され、また、b_i,b_i′が逆
になるとa_i,a_i′はそれぞれc_i,c_i′に接続される。この
ため、第１図の回路と同様にEX−OR,EX−NOR論理が構成
され、その出力を電流変換回路３に導き、抵抗305で電
圧に変換してOR論理をとれば、出力４の出力は第６図の
信号と同様の信号が生じる。

この回路はPMOSを２個追加するのみで従来の回路構成
がそのまま使用できる特徴がある。

第８図から第12図は記憶データと検索データとの一致
検出を行なうとともに、記憶データそのものも出力する
メモリ回路に関する。

第８図は、第６図の回路に記憶データの読み出し回路
810を追加した回路である。この回路によれば高速の一
致検出を行なうとともに、記憶データを高速に出力でき
る特徴がある。ここで、801,802は記憶データを電流信
号として出力回路に伝達する信号線、803,804は差動増
幅器を構成するバイポーラトランジスタ、806はその定
電流源である。806の電流源をデータ線選択信号Y_iでオ
ン，オフすれば、信号線801,802を後述する第９図の91
1,912のように共通信号線とすることも可能である。

第９図は、データ読み出し回路910の入力に第８図の
回路３の出力信号を用いること、第８図の電流源806をN
MOS903で構成しY_i信号によってオン，オフし、たとえ
ば、Y_i信号を高レベルとすることでデータ線対a_i,a_i′
からの信号を信号線911,912に電流信号として送り出す
ことに特徴がある。このようにY_i信号で差動増幅器を動
作させれば、Y_i信号によって所望のデータ線対の信号を
911,912に取り出せるので、信号線911,912を共用して出
力バッファ回路の個数を減らし、素子数の低減と消費電
力の削減ができる。また、第９図の回路は第８図の回路
にくらべトランジスタ903,904のベースには差動増幅器
によって１段増幅された信号が接続されているために0.
3V以上の入力振幅があり、信号線901,902には電流の分
流がない特徴がある。

第10図は第９図の回路910に好適な他の実施例であ
る。回路910では、c_i,c_i′にExclusive ORとExclusive
NOR信号が出力されているので、このままデータを出力
すると検索データによって記憶データの出力がかわる。
この検索データの影響を除くために、検索データb_i1,b
_i1′によってc_i,c_i′の信号を記憶データに戻したのち
信号線1002,1003に出力することに特徴がある。ここ
で、b_i1,b_i1′はb_i,b_i′であってもよいが、b_i,b_i′信
号線の寄生容量の増加により遅延時間を増大させないよ
うに、バッファ回路を介してから供給することが望まし
い。回路1010は良く知られた電流検出回路であるので説
明は省略する。

第11図は、データ一致検出回路の出力と、記憶データ
の出力とを並列に出力するメモリ回路のセンスアンプか
ら出力バッファ回路の入力までの回路の他の実施例であ
る。差動データ線対a_i,a_i′はExclusive OR,Exclusive
NOR回路1110を経て、回路1010で電流を検出し、ワイヤ
ードORによって一致検出信号を４′に発生するととも
に、回路1010の差動出力を検索データb_i1,b_i1′によっ
て再度Exclusive OR,Exclusive NORをとり、記憶データ
を再生することに特徴がある。この回路によると、信号
線1101,1102を伸ばして配線につく容量が増加しても、
遅延時間の増加が少ないので、ワイヤードORの出力線
４′を所望の位置に置くことが出きる特徴がある。

第12図は、データ一致検出回路の出力と、記憶データ
の出力とを並列に出力するメモリ回路のセンスアンプか
ら出力バッファ回路の入力までの回路の他の実施例であ
る。差動データ線a_i,a_i′の信号を受けて出力1206を得
る回路はBiCMOSメモリのセンスアンプから出力バッファ
回路とおなじである。この回路の電流検出回路の出力を
PMOS1201,1202によってバイポーラトランジスタ1207に
導き、ワイヤードOR信号線４′に接続することに特徴が
ある。この回路によれば、通常のBiCMOSメモリにPMOS2
個，バイポーラトランジスタ１個を追加することで一致
信号を発生できるので、簡便で、かつ、高速の動作を得
ることができる。なお、この実施例ではPMOSのソースを
電流検出回路の出力端に接続したが、差動増幅器の出力
端子1205,1206に接続してもよい。

第13図は、第６図の回路の他の実施例を示す。W_j,a_i,
Mは第６図と同じである。まず、この回路によるデータ
一致検出を説明する。このときには、WE′を負電源Vee
に、WE端子を正電源VccとするとPMOS1303,1304,1305,13
06,1309,1310はオン状態、1307,1308はオフ状態とな
る。ここで、メモリセルのノードｍが高レベル、ｍが低
レベルとするとa_iを介してPMOS1306に電流が流れ、その
時の電圧降下はダイオード接続されたPMOS1306の特性で
決まる。このPMOS1306の電圧降下はb_iが高レベルであれ
ばPMOS1311がオフ状態であるのでPMOS1315のゲートには
伝達されず、電流が流れず高レベルにあるa_iの電位がオ
ン状態のPMOS1312を通して供給される。このため、PMOS
1315はオフ状態となりバイポーラ1324のベースは低レベ
ルとなって４′には低レベルが出力される。m,mのレベ
ルの高，低が入れ替わると、PMOS1305に電流が流れてa_i
が低レベルとなり、PMOS1315がオン状態となって４′は
高レベルとなる。すなわち、a_i,b_iが高レベルのとき
４′は低レベルを出力し、a_iが低レベル、b_iが高レベル
のときには４′には高レベルが出力される。b_iが低レベ
ルのときにも同様に検討すれば、結局a_iとb_iとが高レベ
ル，低レベルで一致したときには４′は低レベル、不一
致のときには４′は高レベルとなることがわかる。すな
わち、４′をワイヤードOR線として他の差動信号線たと
えば、a₁,a₁などの信号線からの同様の出力とOR論理を
とれば、OR論理をとったすべての信号が一致（すべての
a_iとb_iとがそれぞれすべて一致）したときのみ４′に低
レベルが出力される一致検出回路がえられる。ここで、
PMOS1301,1303は、a_i,a_i′の高レベルを一定値に保つた
めに設けたものである。PMOS1301は1305,1306にくらべ
てゲート幅を十分大きく設定してダイオード接続し、わ
ずかな電流をNMOS1327によって流すことで電圧を発生さ
せている。回路1350はa_i,a_i′の信号を受けて記憶デー
タを出力するための回路で、PMOS1314,1313は1315と同
様にa_i,a_i′のレベルによってオン，オフして出力1320
を得る回路である。ここで、V_ieはNMOS1325,1326,1327
に一定の電流を流すための定電圧供給端子である。この
回路によると、一致信号検出には、NMOS1325,1326にな
がれる電流のみであり、消費電力は大幅に低減される。

データの書き込み状態ではPMOS1304,1303をオフ状態
としてa_i,a_iの電位を所定の電位まで引き下げて書き込
み動作を行なう。

第14図は第13図と同様の動作をする他の実施例を示
す。信号の返り換えを差動データ線a_iで行なっているた
めに、負荷回路が簡単になっている。動作は第13図の回
路の動作説明から明らかなので説明は省略する。ここ
で、NMOS1401−1404のところにNPNバイポーラトランジ
スタを用いてもよい。

以上の実施例ではセンスアンプにはバイポーラトラン
ジスタ、電流源にはNMOSを用いた回路について説明した
が、それぞれをNMOS,NPNバイポーラトランジスタで置き
換えてもよいことは言うまでもない。特に、低電流回路
にバイポーラトランジスタを用いると、制御信号の低振
幅化が可能となり、高速動作に適した回路を実現できる
効果がある。また、メモリセルをPMOSと高抵抗とで構成
して、周辺回路の電圧や、MOSトランジスタの極性を反
転することで同じ概念で回路を実現することも、また、
CMOSセルをもちいることも可能である。

〔発明の効果〕

本発明によれば、一致検出をする記憶データ部に通常
のメモリセルを用いることができるので、大容量のメモ
リセルアレーを１チップ上に集積できる。また、メモリ
セルのデータと検索データとの比較において、メモリセ
ルがデータを出力するデータ線をセンス回路で読み出す
ことなく、一致検出をすることができるので、一致検出
までの遅延時間が短く、かつ、構成が簡単で、低消費電
力化されるという効果がある。

【図面の簡単な説明】

第１図および第５図は本発明を適用したシステム構成
図、第２図は第１図のディレクトリ記憶部14と一致検出
回路に関する実施例の回路図、第３図は第２図の回路の
動作波形図、第４図は第１図の基準電圧発生回路を示す
回路図、第６図乃至第15図は本発明の実施例を示す回路
図で、第16図は第５図に対応する従来システム構成図で
ある。１……データ線負荷回路、12……論理回路、３……電流
変換回路、４……ワイヤードOR出力線、Ｍ……メモリセ
ル、a_i,a_i′……差動データ線、b_i,b_i′……差動検索デ
ータ、c_i,c_i′……EX−OR,EX−NOR差動信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木誠東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭62−293596（ＪＰ，Ａ) 特開昭63−31091（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 15/00 - 15/06 G06F 12/08 ＷＰＩ（ＤＩＡＬＯＧ)

Claims

(57)【特許請求の範囲】

【請求項１】記憶データと検索データとの一致を検出し
て、一致したデータを出力する連想メモリにおいて、デ
ータの一致検出に欠かせぬデータを記憶する第１のメモ
リとデータの一致が検出されたのちに必要となるデータ
を記憶する第２のメモリとを分離して、上記一致に関す
る検出回路の出力に基づいて第２のメモリのデータ読み
だしのセンスアンプを選択的に動作させることにより、
消費電力を低減したことを特徴とする連想メモリを内蔵
する半導体メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、連
想メモリの出力を用いて同一チップ上に組み込まれた第
３の大容量メモリのデータ出力を制御する半導体メモリ
において、第３のメモリのセンスアンプを連想メモリの
出力に基づいて選択して動作させることにより消費電力
を低減したことを特徴とする連想メモリを内蔵する半導
体メモリ。
【請求項３】請求項１記載の半導体メモリにおいて、前記第２のメモリの出力により第３のメモリのセンスア
ンプを動作させることを特徴とする半導体メモリ。