JPS6330719B2 - - Google Patents
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- Publication number
- JPS6330719B2 JPS6330719B2 JP57201950A JP20195082A JPS6330719B2 JP S6330719 B2 JPS6330719 B2 JP S6330719B2 JP 57201950 A JP57201950 A JP 57201950A JP 20195082 A JP20195082 A JP 20195082A JP S6330719 B2 JPS6330719 B2 JP S6330719B2
- Authority
- JP
- Japan
- Prior art keywords
- digit line
- signal
- circuit
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 26
- 238000001514 detection method Methods 0.000 claims 2
- 230000006870 function Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本願は、メモリ回路、とくに半導体を用いたメ
モリに好適なメモリ回路に関する。
モリに好適なメモリ回路に関する。
従来のメモリ集積回路に於けるデイジツト線の
選択は、複数個のデイジツト線から１本を選択す
るデコーダ回路により構成されている。
選択は、複数個のデイジツト線から１本を選択す
るデコーダ回路により構成されている。
このような例は、特開昭53−75828号公報等に
開示されている。
開示されている。
しかし、このような従来のメモリでは、同一の
ワード線と、それに交叉する全てのデイジツト線
との交点にあるすべてのメモリセルをよみ出すに
は、このデイジツト線の数だけ読み出し動作をく
り返さなければならない。このため、同一のワー
ド線に交叉するすべてのメモリセルをよみ出すた
めに要する時間が大となる。本願は、このような
従来技術の問題点を解決し、同一のワード線に接
続された全てのメモリセルを１度のよみ出し動作
でよみ出せるメモリを提供することを目的とす
る。本願は、従来のごとくアドレス信号に対応し
た特定のデイジツト線を選択する機能とアドレス
信号に無関係に全デイジツト線を同時に選択する
機能を選択信号により切り換え可能なごとく構成
されたメモリ回路にある。
ワード線と、それに交叉する全てのデイジツト線
との交点にあるすべてのメモリセルをよみ出すに
は、このデイジツト線の数だけ読み出し動作をく
り返さなければならない。このため、同一のワー
ド線に交叉するすべてのメモリセルをよみ出すた
めに要する時間が大となる。本願は、このような
従来技術の問題点を解決し、同一のワード線に接
続された全てのメモリセルを１度のよみ出し動作
でよみ出せるメモリを提供することを目的とす
る。本願は、従来のごとくアドレス信号に対応し
た特定のデイジツト線を選択する機能とアドレス
信号に無関係に全デイジツト線を同時に選択する
機能を選択信号により切り換え可能なごとく構成
されたメモリ回路にある。
第１図に本願の実施例を示す。ここには、４対
のデイジツト線１３と複数のワード線１１とを有
するバイポーラメモリが示されている。ただし、
簡単化のために、ワード線は１本のみ示されてい
る。また、これらの線の交点にはフリツプフロツ
プ型のメモリセル１２が設けられている。アドレ
ス信号入力端子１および２には選択すべきデイジ
ツト線対１３を指定するための信号が入力され、
この信号により、行バツフア回路２０，３０が駆
動される。ここで回路２０，３０は全く同一の構
成である。回路２０と３０の出力はマルチエミツ
タトランジスタQ2〜Q5を介してバツフア出力線
３〜６を駆動する。端子７は選択信号の入力端子
でバツフア回路４０を介して回路２０，３０に入
力され、TRSのベースに入力される。
のデイジツト線１３と複数のワード線１１とを有
するバイポーラメモリが示されている。ただし、
簡単化のために、ワード線は１本のみ示されてい
る。また、これらの線の交点にはフリツプフロツ
プ型のメモリセル１２が設けられている。アドレ
ス信号入力端子１および２には選択すべきデイジ
ツト線対１３を指定するための信号が入力され、
この信号により、行バツフア回路２０，３０が駆
動される。ここで回路２０，３０は全く同一の構
成である。回路２０と３０の出力はマルチエミツ
タトランジスタQ2〜Q5を介してバツフア出力線
３〜６を駆動する。端子７は選択信号の入力端子
でバツフア回路４０を介して回路２０，３０に入
力され、TRSのベースに入力される。
アドレス信号は基準電圧発生回路８で発生さ
れ、TRQR，Rのベースに印加される基準電圧
より高い第１のレベルとこの基準電圧より低い第
２のレベルのいずれかをとる。選択信号はこの第
１のレベルより高い第３のレベル又は基準電圧よ
り低い第４のレベルのいずれかのレベルをとる。
アドレス信号はTRQ1のベースに印加される。こ
れらのTRQ1，QRのエミツタおよびTRR，S
のエミツタは共通にそれぞれ定電流源９，１０に
接続されている。今、選択信号が第４のレベルに
あるときには、トランジスタ（TR）Sはバツフ
ア回路２０の出力に影響を及ぼさず、端子１への
第１のアドレス信号が第１又は第２のレベルにあ
るか否かによりバツフア回路２０に接続された
TRQ2およびQ3はそれぞれ高レベル（Ｈレベル）
又は低レベル（Ｌレベル）の信号を出力しようと
する。全く同様に、バツフア回路３０に接続され
たTRQ4，Q5は端子２に入力される第２のアドレ
ス信号が第１又は第２のレベルにあるかによつ
て、Ｈレベル又はＬレベルの信号を出力する。
TRQ2〜Q5は図示のごとく、ワイアドオアされて
いる。結局、出力線３〜６は、第１、第２のアド
レス信号のレベルの組合せが、それぞれ（第２、
第２）、（第１、第２）、（第２、第１）、（第１、第
１）のときのみＬレベルとなる。このように選択
信号が基準電圧より低電位にある時は、アドレス
信号１および２の極性により４本の出力線３〜６
のうち１本のみがデイジツト線の選択電位である
低電位になる。すなわち従来のごとく１対のデイ
ジツト線のみが選択される。
れ、TRQR，Rのベースに印加される基準電圧
より高い第１のレベルとこの基準電圧より低い第
２のレベルのいずれかをとる。選択信号はこの第
１のレベルより高い第３のレベル又は基準電圧よ
り低い第４のレベルのいずれかのレベルをとる。
アドレス信号はTRQ1のベースに印加される。こ
れらのTRQ1，QRのエミツタおよびTRR，S
のエミツタは共通にそれぞれ定電流源９，１０に
接続されている。今、選択信号が第４のレベルに
あるときには、トランジスタ（TR）Sはバツフ
ア回路２０の出力に影響を及ぼさず、端子１への
第１のアドレス信号が第１又は第２のレベルにあ
るか否かによりバツフア回路２０に接続された
TRQ2およびQ3はそれぞれ高レベル（Ｈレベル）
又は低レベル（Ｌレベル）の信号を出力しようと
する。全く同様に、バツフア回路３０に接続され
たTRQ4，Q5は端子２に入力される第２のアドレ
ス信号が第１又は第２のレベルにあるかによつ
て、Ｈレベル又はＬレベルの信号を出力する。
TRQ2〜Q5は図示のごとく、ワイアドオアされて
いる。結局、出力線３〜６は、第１、第２のアド
レス信号のレベルの組合せが、それぞれ（第２、
第２）、（第１、第２）、（第２、第１）、（第１、第
１）のときのみＬレベルとなる。このように選択
信号が基準電圧より低電位にある時は、アドレス
信号１および２の極性により４本の出力線３〜６
のうち１本のみがデイジツト線の選択電位である
低電位になる。すなわち従来のごとく１対のデイ
ジツト線のみが選択される。
一方選択信号が第３のレベルの時は、電流源９
および１０の電流は全てトランジスタSから流
れ、抵抗R1での電位降下によりTRQ2，Q3の出力
信号は全てデイジツト線の選択電位である低電位
となる。ここで低抗R1はTRQ1，QRのコレクタ抵
抗と等しく選ばれ、電流源９，１０の電流容量は
ともに等しい。
および１０の電流は全てトランジスタSから流
れ、抵抗R1での電位降下によりTRQ2，Q3の出力
信号は全てデイジツト線の選択電位である低電位
となる。ここで低抗R1はTRQ1，QRのコレクタ抵
抗と等しく選ばれ、電流源９，１０の電流容量は
ともに等しい。
全く同様にTRQ4，Q5の出力もすべて低電位と
なる。従つて出力線３〜６の電位はすべて低電位
となる。よつて、全てのデイジツト線が選択され
る。このように選択信号により高速に１対のデイ
ジツト線選択状態から全デイジツト線選択に切り
換える機能を有することが本願の特徴である。次
にバツフア出力線が高電位の時は、デイジツト線
が選択されず、低電位時のみ選択される事を簡単
に説明する。
なる。従つて出力線３〜６の電位はすべて低電位
となる。よつて、全てのデイジツト線が選択され
る。このように選択信号により高速に１対のデイ
ジツト線選択状態から全デイジツト線選択に切り
換える機能を有することが本願の特徴である。次
にバツフア出力線が高電位の時は、デイジツト線
が選択されず、低電位時のみ選択される事を簡単
に説明する。
出力線３はTRQ20，Q30を介して対応するデイ
ジツト線に接続される。出力線４〜６も、〇印で
略記されたTRを介して対応する。デイジツト線
に接続されている。デイジツト線１３には
TRQ6，Q7を介して、読出し基準信号が端子１
４，１５から与えられる。図ではこのTRQ6，Q7
は１組のみ示し、他は〇印で略記してある。ワー
ド線１１の１つに駆動電圧が与えられた状態にお
いて、バツフア出力信号線３の電位が駆動された
ワード線１１の電位より高電位にあると電流源１
８内の読み出し電流I0はトランジスタQ20および
Q30より流れるためメモリーセル１２の読み出し
は行われない。しかしバツフア出力信号線３の電
位が駆動されたワード線１１の電位より低電位に
なると、読み出し基準信号線１４および１５の電
位とセルを構成するトランジスタQ40よびQ50の
ベース電位が比較され、セルの記憶情報に応じて
１対の読み出し電流I0の１方はメモリセル１２の
TRQ45又はQ50の一方から流れ、他の１方は、読
み出しトランジスタQ7とQ6のいづれかから流れ
る。例えばQ40からとQ7から１対の読み出し電流
I0の各々が流れる。読み出しトランジスタQ6，
Q7のいづれが導通しているかをセンス回路１６
により検出する事に因りデータ信号が得られる。
センス回路１６はデイジツト線対１３ごとに設け
られている。図には簡単のために、１本のデイジ
ツト線１３に接続される部分のみを図示する。
TRQ6に電流が流れたか否かはTRQ100のエミツ
タ１５のレベルにより検出される。
ジツト線に接続される。出力線４〜６も、〇印で
略記されたTRを介して対応する。デイジツト線
に接続されている。デイジツト線１３には
TRQ6，Q7を介して、読出し基準信号が端子１
４，１５から与えられる。図ではこのTRQ6，Q7
は１組のみ示し、他は〇印で略記してある。ワー
ド線１１の１つに駆動電圧が与えられた状態にお
いて、バツフア出力信号線３の電位が駆動された
ワード線１１の電位より高電位にあると電流源１
８内の読み出し電流I0はトランジスタQ20および
Q30より流れるためメモリーセル１２の読み出し
は行われない。しかしバツフア出力信号線３の電
位が駆動されたワード線１１の電位より低電位に
なると、読み出し基準信号線１４および１５の電
位とセルを構成するトランジスタQ40よびQ50の
ベース電位が比較され、セルの記憶情報に応じて
１対の読み出し電流I0の１方はメモリセル１２の
TRQ45又はQ50の一方から流れ、他の１方は、読
み出しトランジスタQ7とQ6のいづれかから流れ
る。例えばQ40からとQ7から１対の読み出し電流
I0の各々が流れる。読み出しトランジスタQ6，
Q7のいづれが導通しているかをセンス回路１６
により検出する事に因りデータ信号が得られる。
センス回路１６はデイジツト線対１３ごとに設け
られている。図には簡単のために、１本のデイジ
ツト線１３に接続される部分のみを図示する。
TRQ6に電流が流れたか否かはTRQ100のエミツ
タ１５のレベルにより検出される。
第２図はもう１つの本願の実施例を示す。とく
に、バツフア回路２０Ａ，３０Ａが第１図のバツ
フア回路２０，３０と異なる。端子７へ入力され
る選択信号が低電位の時は、従来のごとくトラン
ジスタQ1，QRのいづれかが導通し、アドレス入
力信号に対応して出力線３〜５の１つが低レベ
ル、他は高レベルになる。選択信号が高電位の
時、トランジスタQS，Sが導通しアドレス入力
信号に無関係に全てのバツフア出力線３〜６は低
電位となる。
に、バツフア回路２０Ａ，３０Ａが第１図のバツ
フア回路２０，３０と異なる。端子７へ入力され
る選択信号が低電位の時は、従来のごとくトラン
ジスタQ1，QRのいづれかが導通し、アドレス入
力信号に対応して出力線３〜５の１つが低レベ
ル、他は高レベルになる。選択信号が高電位の
時、トランジスタQS，Sが導通しアドレス入力
信号に無関係に全てのバツフア出力線３〜６は低
電位となる。
以上のごとくして、選択信号の高低に応じて同
一ワード線に接続されたメモリセルのうちの特定
のメモリセルもしくは、複数のメモリセルの選択
がなされる。
一ワード線に接続されたメモリセルのうちの特定
のメモリセルもしくは、複数のメモリセルの選択
がなされる。
こうしてメモリセル群と比較回路およびバリテ
イチエツク回路等を同一チツプ上に集積した
Logic in Memory（機能メモリ）の場合、従来と
異なり、全デイジツト線を同時に選択し、ワード
線で選択された全メモリセルの記憶情報を同時に
読み出し、比較回路およびバリテイチエツク回路
等への入力信号として用いることにより、これら
の回路系の遅延時間を短縮することが可能とな
る。
イチエツク回路等を同一チツプ上に集積した
Logic in Memory（機能メモリ）の場合、従来と
異なり、全デイジツト線を同時に選択し、ワード
線で選択された全メモリセルの記憶情報を同時に
読み出し、比較回路およびバリテイチエツク回路
等への入力信号として用いることにより、これら
の回路系の遅延時間を短縮することが可能とな
る。
第１図、第２図は本願の実施例を示す図であ
る。
る。
Claims (1)
- 【特許請求の範囲】 １ 各ワード線と各デイジツト線の交点に設けら
れたメモリセルと、列アドレスが与えられるワー
ド線選択回路と、行アドレスが与えられるデイジ
ツト線選択回路と、各デイジツト線に接続された
検出回路とを含むメモリ回路において、 上記デイジツト線選択回路は、基準電圧より低
いレベルの第１の選択信号が与えられたとき、行
アドレスと基準電圧との比較により該アドレス信
号に、対応した高低又は、低高レベルの対の信号
を出力し、行アドレスの高レベルより高いレベル
の第２の選択信号が与えられたとき、上記の比較
には無関係に、上記の対の信号を共に低レベルに
する各バツフア回路と、異なるバツフア回路の対
の片方同志をワイヤードオア接続し、該ワイヤー
ドオア出力が、上記検出回路に接続されるもので
あつて、第１、第２の選択信号により、１つのデ
イジツト線選択状態と、全デイジツト線選択状態
とを切替えうることを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201950A JPS5891600A (ja) | 1982-11-19 | 1982-11-19 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201950A JPS5891600A (ja) | 1982-11-19 | 1982-11-19 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5891600A JPS5891600A (ja) | 1983-05-31 |
| JPS6330719B2 true JPS6330719B2 (ja) | 1988-06-20 |
Family
ID=16449459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201950A Granted JPS5891600A (ja) | 1982-11-19 | 1982-11-19 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891600A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0789437B2 (ja) * | 1985-01-23 | 1995-09-27 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2585235B2 (ja) * | 1986-11-12 | 1997-02-26 | 株式会社日立製作所 | メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
| JPS5375828A (en) * | 1976-12-17 | 1978-07-05 | Hitachi Ltd | Semiconductor circuit |
-
1982
- 1982-11-19 JP JP57201950A patent/JPS5891600A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
| JPS5375828A (en) * | 1976-12-17 | 1978-07-05 | Hitachi Ltd | Semiconductor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5891600A (ja) | 1983-05-31 |
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