KR830001005B1 - 데코더 회로 - Google Patents

Abstract

내용 없음.

Description

데코더 회로

제1도는 종래의 접합단락형의 PROM에 있어서의 데코더 회로의 예를 표시한 그림.

제2도, 제3도는 본 발명의 1실시예에 의한 데코더 회로를 표시한 그림.

제4도, 제5도는 서입회로 및 독출회로의 예를 표시한 그림.

본 발명은 바이폴라형 반도체 메모리(기억장치)에 있어서의 데코더 회로에 관한 것이다.

메모리의 데코더회로는 어드레스 신호에 의하여 메모리의 워드선, 비트선등을 선택하여 이 어드레스 신호에 대응하는 메모리셀을 선출하는 것으로서 그 일례를 제1도에 표시한다.

제1도는 접합파괴형의 PROM(프로그램 가능한 독출 전용 메모리)에 있어서 비트선을 선택하는 데코더 회로의 구성을 표시하는 것으로서 그림에서 1은 하나의 어드레스 신호입력단자, 2, 3은 서입 및 독출 시스템의 어드레스 신호선, 4는 서입회로, 5는 독출회로, 6은 워드선 구동회로, T₅는 출력단자를 각각 표시하는 것이다.

제1도의 동작을 설명하면 어드레스신호, 예를들면 A₀는 어드레스신호 입력단자 1에 입력하여 인버터 INV₁-INV₄를 개입하여 어드레스 신호 A₀, A₀가 작성되고 어드레스 신호선 2, 3에 공급된다. 또, 어드레스 신호가 A₀, A₁, A₂의 3비트로 구성되었다고 하면 타의 2비트의 어드레스 신호 A₁, A₂도 어드레스 신호 A₀과 마찬가지로 도시되어 있지 아니한 인버터회로단을 개입하여 A₁, A₁, A₂, A₂가 작성되어 어드레스 신호선 2, 3에 대응하는 선에 공급된다.

어드레스 신호선 2, 3에서의 어드레스 신호는 앤드게이트 회로 G₁, G₂, 데코더 출력단과 T₁, T₂를 개입하여 각각 서입회로 4, 독출회로 5에 입력한다.

앤드게이트 회로 G₁, G₂는 각각 3개의 다이오드 D₁, D₂, D₃및 D₄, D₅, D₆에 의하여 구성되어 있고, 각 다이오드의 출력이 공통으로 데코더 출력단자 T₁및 T₂에 접속되어 있다.

어드레스 신호는 3비트로 구성되어 있으므로 어드레스 신호선 2,3에 접속되는 앤드게이트 회로는 각각 8개씩 있고, 그 1개마다 G₁, G₂로서 그림에 표시되어 있으며, 이 앤드게이트는 어드레스 신호의 조합의 하나로 A₀, A₁, A₂가 입력하는 구성을 표시하고 있다.

앤드게이트 회로, 예를들면 G₁을 구성하는 다이오드 D₁, D₂, D₃에 입력하는 어드레스신호 A₀, A₁, A₂의 1개 이상이 L(低) 레벨에 있으면 앤드게이트 회로 G₁이 ON이 되어 서입회로 4로부터의 전류를 인입함으로써 서입회로를 동작 불가능하게 하고, 또 어드레스 신호 A₀, A₁, A₂의 모두가 H(高)레벨에 있으면 앤드게이트 회로 G₁이 OFF로 되어 서입회로 4로부터의 전류를 인입하지 않으므로 서입회로 4를 동작이 가능하게 한다.

어드레스신호 A₀, A₁, A₂에 의하여 동작이 가능하게 된 서입회로는 출력단자 T₅로부터 서입 전류가 주어진 때에 대응하는 비트선 Bi에 단자 T₃을 개입하여 이 전류를 공급한다. 이리하여 서입전류는 워드선 구동회로 6으로 선택된 워드선 Wi와의 사이에 접속된 메모리 셀트랜지스터 Qc의 에미터, 베이스 접합을 단락하여 서입을 행한다.

마찬가지로 어드레스신호 A₀, A₁, A₂의 모두가 H레벨에 있으면 앤드게이트 회로 G₂가 OFF로 되어 독출회로 5로부터의 전류를 인입하지 않으므로 독출회로 5에 대응하는 비트선 Bi의 독출 동작을 가능하게 한다.

이리하여 비트선 Bi와 워트선 구동회로 6으로 선택된 워드선 Wi와의 사이에 접속된 메모리셀 트랜지스터 Qc의 에미터, 베이스 접합이 단락되어 있는 경우에는 단자 T₄, 비트선 Bi, 트랜지스터 Qc, 워드선 Wi에 독출 전류가 흐르고, 또 단락되어 있지 아니한 경우에는 이 독출 전류가 흐르지 아니한다. 독출 회로 5는 이 독출 전류가 흐르는지 여부에 의하여 메모리셀의 정보를 검출하여 그 검출출력을 출력단자 T₅에 출력한다.

또한 워드선 구동회로 6은 그 출력이 L레벨을 나타낼때에 워드선 Wi가 선택되는 것으로서 서입 전류 또는 독출 전류를 인입하는 것이 가능하게 되는 것이다.

그런데 제1도의 구성에 있어서는 앤드게이트회로 G₁, G₂가 다이오드 구성으로 되어 있기 때문에 서입회로 4와 독출회로 5로부터 인버터 INV₁-INV₄의 각 출력단에 유입하는 인입 전류가 큰 것이며, 따라서 각 인버터 INV₁-INV₄의 출력 트랜지스터에 드라이브 능력의 큰 것이 요구된다.

드라이브 능력을 크게 하기 위하여는 트랜지스터의 패턴을 크게 하지 않으면 아니되고 집적도의 약화뿐만 아니라 베이스 용량이 증대하게 되어 스위칭 스피드가 늦어지게 되는 결점을 가지고 있다. 서입회로 4로 부터 인버터 출력단에 유입하는 전류와 독출회로 5로부터 인버터 출력단에 유입하는 전류를 비교하면 PROM의 경우, 서입회로 4에서 인버터 출력단에 유입하는 전류의 것이 독출회로 5로부터의 전류보다 수배정도 큰 것으로서 이 때문에 제1도에 있어서는 서입 시스템과 독출 시스템에의 어드레스 신호를 다른 인버터 출력단에서 얻고 있다.

본 발명은 상기한 종래의 결점을 제거하고 서입시 혹은 독출시에 인버터 출력단에 유입하는 전류를 적게하여 인버터의 출력 트랜지스터의 스위칭 스피드를 향상시키는 것을 목적으로 하고 있다.

그리고 이 목적은 본 발명에 의하면 어드레스 신호선으로 부터의 어드레스 신호를 PNP 트랜지스터의 베이스에 입력하여 이 PNP 트랜지스터의 에미터를 데코더 출력으로 하는 것을 특징으로 하는 데코더 회로를 제공하는 것에 의하여 달성된다.

이하 본 발명의 실시예를 도면에 따라 상술한다.

제2도는 본 발명의 1 실시예를 표시하는 것으로 제1도에 있어서 앤드게이트 회로 G₁, G₂의 다이오드 D₁, D₂, D₃및 D₄, D₅, D₆를 PNP 트랜지스터 Q₁, Q₂, Q₃으로 바꾼 것인 G₁'(G₂')이고 기타는 제1도와 마찬가지이므로 생략되어 있다.

트랜지스터 Q₁, Q₂, Q₃의 베이스는 어드레스 신호선 2(3)에 접속되고 공통접속 콜렉터는 접지되고 또 공통접속에미터는 데코더 출력단 T₁(T₂)에 접속된다.

어드레스 신호선 2(3)로 부터의 어드레스 신호 A₀, A₁, A₂의 하나라도 L레벨에 있으면 트랜지스터 Q₁-Q₃중 하나가 ON으로 되어 데코더 출력단자 T₁(T₂)로 부터 전류 I가 흐르지만 트랜지스터 Q₁-Q₃의 베이스 전류는 이 트랜지스터의 전류증폭률 α에 의하여 정해지는 I(1-α)가 되어 극히 소전류로 할수가 있게 된다. 예를 들면 α=0.98로 하면 베이스 전류는 I/50로 된다.

따라서 어드레스선 2, 3으로 부터 인버터 INV₁-INV₄의 각 출력단에 유입하는 전류는 저감되므로 인버터 INV₁-INV₄의 각 출력 트랜지스터는 그 패턴을 작게 할 수 있고 스위칭스피드를 빠르게 할 수 있게 되는 것이다.

이와 같이 본 발명에 의하면 인버터의 출력 트랜지스터의 스위칭 스피드를 빠르게 할수가 있는 것이며, 제3도에 표시하는 바와 같이 제1도에 있어서의 인버터 INV₃-INV₄를 생략하고 서입 시스템과 독출 시스템에의 어드레스 신호를 인버터 INV₁, INV₂의 출력단으로 부터 공통으로 공급하는 것도 가능하다. 즉, 제1도의 종래예에 있어서는 독출 시스템의 스위칭 스피드를 서입 시스템보다 빠르게 하기 위하여 서입 시스템과 독출 시스템에의 어드레스 신호를 달리하는 인버터 출력단으로 부터 공급하였던 것이나, 본 발명에 의하면 서입 시스템의 스위칭 스피드를 충분히 빠르게 할수가 있으므로 서입시스템과 독출 시스템에의 어드레스 신호를 공통의 인버터 출력단으로 부터 공급하여 구성을 간략화 할수가 있는 것이다.

제4도는 서입 회로 4의 구성을 표시하는 것으로 Q₄는 PNP 트랜지스터, Q₅는 NPN 트랜지스터, R₁은 저항, ZD₁은 예를 들면 제너전압 20V의 제너다이오드를 표시하는 것이다.

제4도의 회로의 동작을 설명하면 출력단자 T₅로 부터 예를들면 120mA의 정전류가 공급되면 PNP트랜지스터 Q₄의 베이스 전류가 저항 R₁, 제너 다이오드 ZD를 통하여 흘러 이 PNP 트랜지스터 Q₄는 ON 상태가 된다.

한편, 데코더 출력단자 T₁에 접속되는 앤드게이트 G₁(G₁')이 OFF 상태 즉, 선택상태에 있어서는 PNP 트랜지스터 Q₄의 콜렉터전류가 NPN 트랜지스터 Q₅의 베이스에 공급되어 이 NPN 트랜지스터 Q₅가 ON 상태가 된다.

이리하여 서입 전류는 트랜지스터 Q₄, Q₅, 단자 T₃를 개입하여 대응하는 버트선 Bi에 공급된다.

또한 저항 R₁과 제너 다이오드 ZD는 ON 전압 제어회로를 구성하며 독출을 할때에 출력단자 T₅로 부터 트랜지스터 Q₄를 개입하여 전류가 흐르지 않는 즉, 트랜지스터 Q₄를 OFF로 되게 하기 위한 것이다.

제5도는 독출 회로 5의 구성을 표시하는 것이고, D₁-D₄는 역류방지용 다이오드 Q₆-Q₉는 NPN 트랜지스터 R₂-R₆은 저항, INV₅는 인버터를 각각 표시하는 것이다.

제5도의 동작을 설명하면 데코더 출력단자 T₂와 비트선단자 T₄에 공통접속된 트랜지스터 Q₆의 베이스가 H레벨에 있을때 (비트선 Bi와 워드선 Wi와의 사이에 있는 선택된 메모리 셀트랜지스터 Qc가 서입전의 상태에 있을때) 이 트랜지스터 Q₆이 ON으로 되고 트랜지스터 Q₇은 ON 상태가 된다.

이 때문에 트랜지스터 Q₉는 ON, 트랜지스터 Q₈은 OFF되고, 출력단지 T₅에 L 레벨의 "0"을 출력한다. 역으로 메모리셀트랜지스터 Qc가 서입 후의 상태에 있을때는 트랜지스터 Q₆의 베이스가 L레벨이고 이 트랜지스터 Q₈가 OFF(이때 트랜지스터 Q₆에 병렬접속된 다른 비트선에 대응하는 트랜지스터 Q₆'는 데코더 출력단자 T₂'가 비선택의 L레벨에 있기 때문에 OFF 되어 있다)로 되고 트랜지스터 Q₇은 OFF 상태가 된다. 이 때문에 트랜지스터 Q는 OFF, 트랜지스터 Q₈은 ON으로 되고, 출력잔자 T₅에 H레벨의 "1"을 출력한다.

이상은 독출때의 동작이지만 서입시에는 칩인에이블 신호 CE를 H레벨로 함으로써 인버터 INV₅의 출력이 L레벨로 되고, 트랜지스터 Q₇-Q₉는 모두 OFF 상태가 된다.

이때 출력단자 T₅에는 서입용의 고전압, 정전류가 공급되어 제4도에서 설명한 동작이 행하여지지만 트랜지스터 Q₈, Q₉는 OFF이기 때문에 그 내압이 확보되는 것이다.

이상 설명한 바와 같이 본 발명에 의하면 데코더의 출력 게이트를 트랜지스터로 구성함으로써 인버터단에 유입하는 전류를 저감할 수가 있고, 인버터의 스위칭스피드를 빨리 할 수 있고, 이와 더불어 그 구성을 간략화 할수가 있는 것이다.

이상은 접합단락형 PROM에 있어서의 데코더 회로에 대하여 설명하였으나, 본 발명은 다른 바이폴라형 메모리에도 적용할 수 있음은 물론이다.

Claims (1)

1. 어드레스 신호선으로 부터의 어드레스 신호를 PNP 트랜지스터의 베이스에 입력하여 이 PNP 트랜지스터의 에미터를 데코더 출력으로 하는 것을 특징으로 하는 데코더 회로.

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