KR0137711B1 - 바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자 - Google Patents

바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자

Info

Publication number
KR0137711B1
KR0137711B1 KR1019940024722A KR19940024722A KR0137711B1 KR 0137711 B1 KR0137711 B1 KR 0137711B1 KR 1019940024722 A KR1019940024722 A KR 1019940024722A KR 19940024722 A KR19940024722 A KR 19940024722A KR 0137711 B1 KR0137711 B1 KR 0137711B1
Authority
KR
South Korea
Prior art keywords
voltage level
field effect
source
signal
effect transistor
Prior art date
Application number
KR1019940024722A
Other languages
English (en)
Other versions
KR950010063A (ko
Inventor
히로유끼 다까하시
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR950010063A publication Critical patent/KR950010063A/ko
Application granted granted Critical
Publication of KR0137711B1 publication Critical patent/KR0137711B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Abstract

반도체 정적 랜덤 억세스 메모리 소자는 전계 효과 트랜지스터에 의해 구현된 어드레스 디코더 유니트(34a) 및 메모리 셀 어레이(32)를 포함하고, 차동 증폭기 회로(35a)는 독출 데이타 비트를 나타내는 전위차를 증가시키기 위한 한 쌍의 바이폴라 트랜지스터(QB10/QB11) 및 차동 증폭기 회로를 활성화시키기 위해 바이폴라 트랜지스터의 공통 에미터 노드 사이에 결합된 전계 효과 활성화 트랜지스터(Qn10)에 공급된 선택 신호(YA/TS')의 전압 범위를 변화시키기 위하여 동작하는 레벨 시프트 회로(40)를 가지며, 레벨 시프트 회로는 직렬 결합된 전계 효과 스위칭 트랜지스터(Qn13) 및 바이폴라 트랜지스터(QB14)와 전계 효과 활성화 트랜지스터(Qn10)의 소스-드레인 전압을 크게하기 위하여 바이폴라 트랜지스터(QB14)의 콜렉터 노드와 베이스 노드 사이에 결합된 다른 전계 효과 스위칭 트랜지스터(Qn14)를 갖고, 이로 인해 전계 효과 트랜지스터(Qn10)이 포화 영역 내에서 안정하게 동작한다.

Description

바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자
제1도는 종래의 반도체 정적 랜덤 억세스 메모리 소자에 사용된 레벨 시프트 회로를 갖춘 감지 증폭기 유니트를 도시하는 회로도.
제2도는 종래의 반도체 정적 랜덤 억세스 메모리 소자에 사용된 전원 시스템을 도시하는 블럭도.
제3도는 본 발명에 따른 반도체 정적 랜덤 억세스 메모리 소자의 주요한 부분을 도시하는 블럭도.
제4도는 반도체 정적 랜덤 억세스 메모리 소자에 사용된 전원 시스템을 도시하는 블럭도.
제5도는 종래의 반도체 정적 랜덤 억세스 메모리 소자의 대응하는 파형과 비교해서 반도체 정적 랜덤 억세스 메모리 소자에 사용된 주요한 노드에서의 파형을 도시하는 그래프.
제6도는 본 발명에 따른 다른 반도체 정적 랜덤 억세스 메모리 소자에 사용된 레벨 시프트 회로를 도시하는 회로도.
제7도는 본 발명에 따른 또 다른 반도체 정적 랜덤 억세스 메모리 소자에 사용된 레벨 시프트 회로를 도시하는 회로도.
제8도는 반도체 정적 랜덤 억세스 메모리 소자에 사용된 구성성분 유니트의 전력 소비를 도시하는 블럭도.
*도면의 주요 부분에 대한 부호의 설명*
1:감지 증폭기 회로2:레벨 시프트 회로
3,4,39:전원 전압 발생기31:반도체 칩
32:메모리 셀 어레이34:어드레싱 시스템
35:감지 증폭기 유니트36:독출 회로
37:데이타 포트38:기입 회로
40,50,60:레벨 시프트 회로70:캐패시터
본 발명은 반도체 집적 회로 소자에 관한 것으로, 더 상세하게는 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자의 바이-모스(bi-MOS) 구현에 관한 것이다.
반도체 집적 회로 소자의 전계 효과 트랜지스터는 소형화되었다. 소형 전계 효과 트랜지스터는 큰 전계의 세기에 의해 훨씬 더 손상을 받기 쉽고, 반도체 집적 회로 소자는 소형 트랜지스터가 손상되는 것을 방지하기 위하여 내부 강압(step-down) 전원 시스템을 갖추고 있다.
반도체 집적 회로 소자의 전형적인 예는 반도체 정적 랜덤 억세스 메모리 소자이고, 반도체 정적 랜덤 억세스 메모리 소자의 일부는 억세스 속도를 가속하기 위하여 바이폴라 회로로 대체된다.
제1도는 종래의 반도체 정적 랜덤 억세스 메모리 소자의 주요한 부분을 도시하고, 감지 증폭기 회로(1)은 레벨 시프트 회로(2)가 부가된다. 정적 메모리 셀 및 행과 열 어드레스 디코더(도시되지 않음)는 소형 전계 효과 트랜지스터에 의해 구현되지만, 바이폴라 트랜지스터(QB1 내지 QB4)는 고속으로 소형 전계 효과 트랜지스터에 의해 발생된 아주 작은 전위차를 증가시킬 수 있기 때문에 바이폴라 트랜지스터(QB1,QB2,QB3 및 QB4)는 감지 증폭기 유니트(1)의 주요한 회로 구성 요소로서 사용된다.
감지 증폭기 유니트(1)은 디지트 라인 쌍에 전기적으로 접속된 차동 증폭기 회로(1a) 및 입력 및 출력 회로(도시되지 않음)에 결합된 종속 증폭기(1b)로 나누어지고, 판독 데이타 버스 라인(RB 및 RBB)는 차동 증폭기 회로(1a)와 종속 증폭기 회로(1b)를 접속한다.
바이폴라 트랜지스터(QB1 및 QB2) 및 n-채널 강화형 스위칭 트랜지스터(Qn1)은 차동 증폭기 회로(1a)를 형성한다. 바이폴라 트랜지스터(QB1 및 QB2)의 콜렉터 노드는 판독 데이타 버스 라인(RBB 및 RB)에 각각 결합되고, 디지트 라인은 아주 작은 전위차를 바이폴라 트랜지스터(QB1 및 QB2)의 베이스 노드에 공급한다. n-채널 강화형 스위칭 트랜지스터(Qn1)은 바이폴라 트랜지스터(QB1 및 QB2)의 공통 에미터 노드 및 내부 음 전압 라인(VEEM)에서 드레인-소스 경로를 갖는다.
종속 증폭기 회로(1b)는 저항기(R1/R2) 및 접지 전압 라인(GND)와 판독 데이타 버스 라인(RBB 및 RB) 사이에 결합된 바이폴라 트랜지스터(QB3/QB4)의 2개의 직렬 조합 및 접지 전압 라인(GND)와 바이폴라 트랜지스터(QB3 및 QB4)의 베이스 노드 사이에 결합된 다이오드(D1)으로 구성된다. 바이폴라 트랜지스터(QB3 및 QB4)의 콜렉터 노드는 출력 데이타 라인(SO 및 SOB)를 통해 입력 및 출력 회로(도시되지 않음)에 결합된다.
어드레스 디코더(도시되지 않음)는 선택 신호(YA)로 감지 증폭기 유니트(1)을 활성화시킨다. 상술한 바와 같이, 어드레스 디코더는 전계 효과 트랜지스터에 의해 구현되고, 전압 범위 내에서 선택 신호(YA)를 스윙(swing)시키며, 이하에 디코더 논리 범위라고 부른다. 한편, n-채널 강화형 스위칭 트랜지스터(Qn1)은 바이폴라 트랜지스터(QB1 및 QB2)와 관련되고, 바이폴라 트랜지스터(QB1 및 QB4)는 디코더 논리 범위와 다른 전압 범위에서 출력 데이타 라인(SO 및 SOB)을 스윙시킨다. 이러한 이유로 인해, 레벨 시프트 회로(2)는 선택 신호(YA)를 디코더 논리 범위에서 n-채널 강화형 스위칭 트랜지스터(Qn1)에 적당한 전압 범위로 변화시킨다. n-채널 강화형 스위칭 트랜지스터(Qn1)에 대한 전압 범위는 이하에서 감지 증폭기 선택 범위라고 부르고, 감지 증폭기 선택 범위 내의 선택 신호는 YS로 표시한다.
레벨 시프트 회로(2)는 상보 인버터, 즉 접지 전압 라인(GND)와 내부 음 전원 전압 라인(VEEM) 사이에 결합된 직렬 p-채널 강화형 스위칭 트랜지스터(Qp2) 및 n-채널 강화형 스위칭 트랜지스터(Qn3)와 인버터, 즉 내부 음 전원 전압 라인(VB)와 내부 음 전원 전압 라인(VEEM) 사이에 결합된 직렬 n-채널 강화형 스위칭 트랜지스터(Qn4 및 Qn5)로 구성된다.
접지 전압 레벨(GND) 및 -4.5V의 외부 음 전원 전압(VEE)은 외부에서 종래의 반도체 정적 랜덤 억세스 메모리 소자로 공급되고, 전원 전압 발생기(3 및 4)는 제2도에 도시한 바와 같은 외부 음 전원 전압(VEE)에서 내부 음 전원 전압 레벨(VEEM)을 발생한다. 이 경우에, 내부 음 전원 전압 레벨(VEEM)은 -3.5V로 조정된다.
레벨 시프트 회로(2) 및 감지 증폭기 유니트(1)의 회로 동작을 이하에 설명하겠다. 어드레스 디코더가 선택 신호(YA)를 하이 레벨에서 로우 레벨로 변화시키고, p-채널 강화형 스위칭 트랜지스터(Qp2)를 턴 온시키며, n-채널 강화형 스위칭 트랜지스터(Qn3)을 턴 오프시킨다고 가정하자. 이때, 접지전압 레벨은 n-채널 강화형 스위칭 트랜지스터(Qn4)의 게이트 전극에 공급되고, 로우 레벨 전압(VEEM)은 n-채널 강화형 스위칭 트랜지스터(Qn5)의 게이트 전극에 직접 공급된다. 결국, n-채널 강화형 스위칭 트랜지스터(Qn4)는 턴 온되고, 다른 n-채널 강화형 스위칭 트랜지스터(Qn5)는 턴 오프된다. 이때, 내부 음 전원 전압(VB)는 n-채널 강화형 스위칭 트랜지스터(Qn1)의 게이트 전극에 공급된다.
n-채널 강화형 스위칭 트랜지스터(Qn1)은 턴 온되고, 차동 증폭기 회로(1a)는 디지트 라인 쌍의 전위차를 증가시키기 위하여 활성화된다. 즉, n-채널 강화형 스위칭 트랜지스터(Qn1)은 바이폴라 트랜지스터(QB1 및 QB2)의 공통 에미터 노드를 내부 음 전원 전압 레벨(VEEM)에 결합하고, 바이폴라 트랜지스터(QB1 및 QB2)는 판독 데이타 버스 라인(RB 및 RBB) 상에서 큰 전위차를 발생시킨다.
판독 데이타 버스 라인(RB 및 RBB)의 전위차는 바이폴라 트랜지스터(QB3)의 에미터-베이스 차동 전압을 바이폴라 트랜지스터(QB4)의 에미터-베이스 차동 전압과는 다르게 만들기 때문에, 바이폴라 트랜지스터(QB3)의 콜렉터 전류와 바이폴라 트랜지스터(QB4)의 콜렉터 전류 사이에 차가 발생한다. 결국, 출력 데이타 라인(SO 및 SOB) 사이에서 큰 전위차가 발생되고, 디지트 라인 쌍 상의 작은 전위차는 증폭에 의해 출력 데이타 라인(SO 및 SOB)에 전달된다.
선택 신호가 로우 레벨에서 하이 레벨로 회복되면, p-채널 강화형 스위칭 트랜지스터(Qp2)는 턴 오프되고, n-채널 강화형 스위칭 트랜지스터(Qn3)은 턴 온 된다. 이때, 내부 음 전원 전압(VEEM)은 n-채널 강화형 스위칭 트랜지스터(Qn3)을 통해 n-채널 강화형 스위칭 트랜지스터(Qn4)의 게이트 전극에 공급되고, n-채널 강화형 스위칭 트랜지스터(Qn4)는 턴 오프된다. 한편, 하이 레벨의 선택 신호(YA)는 n-채널 강화형 스위칭 트랜지스터(Qn5)를 턴 온시킬 수 있고, 내부 음 전원 전압(VEEM)은 n-채널 강화형 스위칭 트랜지스터(Qn5)를 통해 n-채널 강화형 스위칭 트랜지스터(Qn1)의 게이트 전극에 공급된다. 결국, n-채널 강화형 스위칭 트랜지스터(Qn1)은 턴 오프되고, 감지 증폭기 유니트(1)은 차동 증폭을 종료한다. 어드레스 디코더는 다른 데이타 비트를 출력하기 위해 다른 감지 증폭기 유니트(도시되지 않음)를 선택한다.
감지 증폭의 안정성 문제가 발생하고, 출력 데이타 라인(SO 및 SOB) 사이의 전위차가 변하게 된다.
그러므로, 본 발명의 중요한 목적은 안정된 감지 증폭기 유니트를 갖는 반도체 집적 회로 소자를 제공하는 것이다.
본 발명자는 종래 기술의 문제점을 숙고하였고, n-채널 강화형 스위칭 트랜지스터(Qn1)이 전계 효과 트랜지스터의 포화 영역과 선형 영역 사이의 경계 근처에서 동작한다는 것을 인지하였다. 상세하게, 감지 증폭기 유니트(1)이 활성화되는 동안, n-채널 강화형 스위칭 트랜지스터(Qn1)의 공통 에미터 노드 및 나아가 드레인 노드는 p-n 접합 양단의 순방향 바이어스 전압의 3배, 즉, 약 -2.4V 만큼 접지 전압보다 낮아졌다. 소스 전압은 -3.5V였고, 드레인 전압은 -2.4V였다. 이때, 1V만이 n-채널 강화형 스위칭 트랜지스터의 소스 노드와 드레인 노드 사이에 남았다.
본 발명의 목적을 달성하기 위하여, 본 발명은 활성화 전계 효과 트랜지스터의 소스 노드와 드레인 노드 사이의 전압차를 확대할 것을 제안하였다.
본 발명에 따르면, a) 제1전위차를 형성하기 위한 제1회로, b) 전계 효과 트랜지스터에 의해 구현되고, 제1전압 레벨과 제2전압 레벨 사이의 제2신호를 변경시키기 위하여 제1신호에 응답하는 제2회로, c) 병렬로 배열되고 바이폴라 트랜지스터의 콜렉터 노드들 사이에서 제2전위차를 발생하기 위하여 제1전위차에 응답하는 제1 및 제2바이폴라 트랜지스터, 및 제1 및 제2바이폴라 트랜지스터의 공통 에미터 노드와 제3전압 레벨의 소스 사이에 결합되고, 제1 및 제2바이폴라 트랜지스터를 활성화시키기 위하여 제3신호에 응답하는 제1전계 효과 트랜지스터를 갖는 차동 증폭기 회로, d) 제4전압 레벨의 소스와 제3전압 레벨의 소스 사이에 결합된 인버터를 갖고, 제3전압 레벨과 제4전압 레벨 사이의 제3신호를 변경하기 위하여 제2신호에 응답하는 레벨 시프트 회로를 포함하고, 제1전압 레벨 및 제3전압 레벨은 최소 절대값 및 최대 절대값을 갖고, 제2전압 레벨은 제4전압 레벨보다 제3전압 레벨에 더 가까운 절대값을 구성된 반도체 집적 회로 소자가 제공된다.
제1회로 및 제2회로는 메모리 셀 어레이 및 어드레스 디코더 유니트일 수 있다.
본 발명에 따른 반도체 집적 회로 소자의 특징 및 장점은 첨부된 도면을 참조한 다음 설명으로부터 더 명확히 이해된다.
제3도를 참조하면, 본 발명을 실시하는 반도체 정적 랜덤 억세스 메모리 소자는 반도체 칩(31)상에 조립되고, 행 및 열로 배열된 다수의 정적 메모리 셀로 구현된 메모리 셀 어레이(32)로 구성된다. 각 정적 메모리 셀은 한 쌍의 메모리 노드를 갖는 플립 플롭 회로일 수 있고, 데이타 비트는 메모리 노드들 사이에서 전위차의 형태로 기억된다. 정적 메모리 셀은 작은 원으로 표시된다.
다수의 워드 라인(WL0 내지 WLm)은 정적 메모리 셀의 행과 각각 관련되고, 정적 메모리 셀의 열은 다수의 디지트 라인 쌍(DL0 내지 DLn)에 각각 결합된다. 워드 라인(WL0 내지 WLm)중 하나가 활성화될 때, 디지트 라인 쌍(DL0 내지 DLn)은 정적 메모리 셀의 관련된 행의 메모리 노드의 쌍에 전기적으로 접속된다.
전류 소스(33)은 디지트 라인 쌍(DL0 내지 DLn)에 접속되고, 워드 라인(WL0 내지 WLm)의 선택전에 디지트 라인 쌍(DL0 내지 DLn)을 충전하고 등화(等化)시킨다. 전류 소스(33)은 반도체 정적 랜덤 억세스 메모리 소자의 일부를 형성한다.
또한, 반도체 정적 랜덤 억세스 메모리 소자는 어드레싱 시스템(34)를 더 포함하고, 어드레싱 시스템(34)는 행 및 열 어드레스 디코더 유니트(34a) 및 열 선택기 유니트(34b)를 갖는다. 행 및 열 어드레스 디코더 유니트(34a)는 행 어드레스 및 열 어드세르를 나타내는 외부 어드레스 비트에 응답한다. 행 및 열 어드레스 디코더 유니트(34a)는 워드 라인(WL0 내지 WLm)으로 지정된 행 어드레스를 선택적으로 활성화시키고, 디지트 라인 쌍(DL0 내지 DLn)을 감지 증폭기 유니트(35)에 선택적으로 결합시킨다.
이 경우에, 소형 전계 효과 트랜지스터는 정적 메모리 셀, 전류 소스(33) 및 어드레싱 시스템(34)를 형성한다.
감지 증폭기 유니트(35)는 반도체 정적 랜덤 억세스 메모리 소자의 일부를 형성하고, 열 선택기 유니트(34b)에 접속된 다수의 차동 증폭기 회로(35a), 다수의 차동 증폭기 회로(35a) 사이에 공유된 판독 데이타 버스 라인(RB 및 RBB) 및 판독 데이타 버스 라인(RB 및 RBB)과 독출 회로(36) 사이에 결합된 종속 증폭기 회로(35b)로 구성된다. 독출 회로(36)은 반도체 정적 랜덤 억세스 메모리 소자에 사용되고, 에미터 결합 논리 회로에 의해 구현된다.
다수의 감지 증폭기 회로(35a)는 서로 회로 구성이 유사하고, 각 감지 증폭기 회로(35a)는 데이타 버스 라인(RB 및 RBB)에 결합된 각각의 콜렉터 노드를 갖는 바이폴라 트랜지스터(QB10 및 QB11) 및 바이폴라 트랜지스터(QB10 및 QB11)의 공통 에미터 노드와 음 전원 전압 라인(VEE) 사이에 결합된 n-채널 강화형 스위칭 트랜지스터(Qn10)으로 구성된다. 디지트 라인 쌍(DL0 및 DLn) 상의 전위차 중 하는 열 선택기 유니트(34b)를 통해 차동 증폭기 회로(35a) 중의 하나에 사용된 바이폴라 트랜지스터(QB10 및 QB11)의 게이트 전극에 전달된다.
종속 증폭기 회로(35b)는 저항기(R10 및 R11)과 접지 전압 라인(GND)와 독출 데이타 버스 라인(RB 및 RBB) 사이에 결합된 바이폴라 트랜지스터(QB12 및 QB13)의 2개의 직렬 조합 및 접지 전압 라인(GND)와 바이폴라 트랜지스터(QB12 및 QB13)의 베이스 노드 사이에 결합된 다이오드(D10)으로 구성된다. 바이폴라 트랜지스터(QB12 및 QB13)의 콜렉터 노드(SO 및 SOB)는 독출 회로(36)에 접속되고, 독출 회로는 바이폴라 트랜지스터(QB12 및 QB13)의 콜렉터 노드(SO 및 SOB) 사이의 전위차로부터 출력 데이타 신호를 발생한다. 출력 데이타 신호는 데이타 포트(37)에서 수신지(도시되지 않음)로 전달된다.
또한, 반도체 정적 랜덤 억세스 메모리 소자는 데이타 포트(37)과 열 선택기 유니트(34b) 사이에 결합된 기입 회로(38)을 포함하고, 기입 회로(38)은 열 선택기 유니트(34b)를 통해 기입 데이타 비트를 나타내는 전위차를 디지트 라인 쌍(DL0 내지 DLn)중 하나에 공급한다.
더우기, 반도체정적 랜덤억세스 메모리 소자는 제4도에 도시한 전원 시스템의 일부를 형성하는 전원 전압 발생기(39)를 포함한다. 접지 전압 및 -4.5V의 외부 전원 전압은 전원 핀(GND 및 VEE)에서 전원 전압 발생기(39)로 공급되고, 전원 전압 발생기(39)는 이 외부 전원 전압으로부터 내부 음 전원 전압(VEEM 및 VB)를 발생시킨다. 또한, 접지 전압 및 외부 전원 전압(VEE)은 접지 전압 라인(GND) 및 음 전원 전압 라인(VEE)에 공급되고, -4.5V의 음 전원 전압 및 접지 전압은 또한 VEE 및 GND로 각각 표시된다. 이 경우에, 음 전원 전압(VEEM)은 -3.5V이고, 다른 음 전원 전압(VB)는 차동 증폭기 회로(35a)를 제어하기에 적당한 소정의 레벨로 조정된다.
다시 제4도를 참조하면, 반도체 정적 랜덤 억세스 메모리 소자는 서로 회로 구성이 유사한 다수의 레벨 시프트 회로(40)을 또한 포함한다. 각 레벨 시프트 회로(40)은 접지 전압 라인(GND)과 음 전원 전압 라인(VEEM) 사이에 결합된 상보 인버터(40a) 및 다른 음 전원 전압 라인(VB)와 음 전원 전압 라인(VEE) 사이에 결합된 인버터(40b)로 구성된다.
상보 인버터(40a)는 직렬 p-채널 강화형 스위칭 트랜지스터(Qp11) 및 n-채널 강화형 스위칭 트랜지스터(Qn12)에 의해 구현되고, 선택 신호(YA)는 행 및 열 어드레스 디코더 유니트(34a)에서 p-채널 강화형 스위칭 트랜지스터(Qp11)의 게이트 전극 및 n-채널 강화형 스위칭 트랜지스터(Qn12)의 게이트 전극에 공급된다.
인버터(40b)는 n-채널 강화형 스위칭 트랜지스터(Qn13)과 또 다른 음 전원 전압 라인(VB)와음 전원 전압 라인(VEE) 사이에 결합된 바이폴라 트랜지스터(QB14)의 직렬 조합 및 콜렉터 노드와 바이폴라 트랜지스터(QB14)의 게이트 전극 사이에 결합된 n-채널 강화형 스위칭 트랜지스터(Qn14)를 포함한다. n-채널 강화형 스위칭 트랜지스터(Qn14)는 선택 신호(YA)에 의해 직접 게이트되고, 바이폴라 트랜지스터(QB14)에 대한 게이트 제어 신호를 발생시킨다. n-채널 강화형 스위칭 트랜지스터(Qn13) 및 바이폴라 트랜지스터(QB14)는 상보적으로 턴 온 및 오프되고, 관련된 차동 증폭기 회로(35a)에 대한 선택 신호(YS')를 발생시킨다. 행 및 열 어드레스 디코더 유니트(34a)는접지 전압 레벨과 종래 기술과 유사한 음 전원 전압 레벨(VEEM) 사이에서 선택 신호(YS)를 스윙시킨다. 그러나, 레벨 시프트 회로(40)은 음 전원 전압 레벨(VB)와 음 전원 전압 레벨(VEE) 사이의 선택 신호(YS')를 변경시키고, 선택 신호(YS')의 진폭은 선택 신호(YS) 보다 약 1V만큼 더 넓어진다.
바이폴라 트랜지스터(QB14)는 선택 신호(YS')의 진폭을 확장하고, 넓은 진폭의 선택 신호(YS')는 감지 증폭기 유니트(35)가 접지 전압 레벨(GND)와 음 전원 전압 레벨(VEE) 사이에서 동작할 수 있게 한다.
상세하게, 종래 기술의 레벨 시프트 회로(2)의 인버터(Qn4/Qn5)가 음 전원 전압 라인(VB)와 음 전원 전압 라인(VEE) 사이에서 결합되고, 하이레벨의 선택 신호(YA), 즉, 접지 전압 레벨이 n-채널 강화형 스위칭 트랜지스터(Qn3 및 Qn5)를 턴 온시키고, 음 전원 전압 라인(VEEM) 및 음 전원 전압 라인(VEE)가 p-채널 강화형 스위칭 트랜지스터(Qp2) 및 n-채널 강화형 스위칭 트랜지스터(Qn3)의 공통 드레인 노드와 n-채널 강화형 스위칭 트랜지스터(Qn4 및 Qn5)의 공통 드레인 노드에 각각 접속된다고 가정하자. p-채널 강화형 스위칭 트랜지스터(Qp2)와 n-채널 강화형 스위칭 트랜지스터(Qn3) 사이의 공통 드레인 노드는 음 전원 전압 레벨(VEE 및 VEEM)사이의 차로 인해 n-채널 강화형 스위칭 트랜지스터(Qn4 및 Qn5)의 공통 드레인 노드 보다 접지 전압 레벨에 더 가깝다. 결국, n-채널 강화형 스위칭 트랜지스터(Qn4)는 턴 온되고, 스루(through)전류는 음 전원 전압 라인(VEEM) 및 음 전원 전압 라인(VEE)에서 흐른다.
그러나, 바이폴라 트랜지스터(QB14)가 제3도에 도시한 바와 같은 n-채널 강화형 스위칭 트랜지스터(Qn14)의 소스 노드와 드레인 노드 사이에 결합될 때, n-채널 강화형 스위칭 트랜지스터(Qn13 및 Qn14)를 동시에 턴 온시키기 위한 전압 레벨(Von)은 다음과 같이 증가된다.
Von=VEE+Vf+Vth=VEE+1.8(V)
여기서 Vf는 에미터와 베이스 사이의 순방향 바이어스 전압이고 Vth는 n-채널 강화형 스위칭 트랜지스터(qn13 및 Qn14)의 임계값이다. 상술한 바와 같이, 선택 신호(YA)는 접지 전압 레벨과 음 전원 전압 레벨(VEE)보다 1V 더 높은 음 전원 전압 레벨(VEEM) 사이에서 변화되고, 이러한 이유로 인해, 음 전원 전압 라인(VB)와 음 전원 전압 라인(VEE) 사이에서 스루 전류는 흐르지 않는다. 다시 말하면, 인버터(40b)는 음 전원 전압 라인(VB)와 음 전원 전압 라인(VEE) 사이에서 선택 신호(YS')를 정확히 변화시킨다.
더우기, 바이폴라 트랜지스터(QB14)는 n-채널 강화형 스위칭 트랜지스터 보다 전류 구동 능력이 더 크고, 레벨 시프트 회로(40)은 증폭기 회로(35a)의 차동 증폭을 가속시킨다.
제5도를 참조하여 독출 시퀀스를 간단히 설명하겠다. 반도체 정적 랜덤 억세스 메모리 소자가 기입 시퀀스를 통해 메모리 셀 어레이(32)내에 새로운 데이타 비트를 기억하지만, 기입 동작은 본 발명과 직접 관련이 없고, 기입 시퀀스에 대한 설명은 하지 않겠다.
외부 어드레스 비트가 행 및 열 어드레스 디코더 유니트(34a)에 공급될 때, 워드 라인(WL0 내지 WLm)중 하나는 활성화되고, 관련된 저적 메모리 셀은 비트 라인 쌍(DL0 내지 DLn)의 전위차를 발생시킨다. 열 선택기 유니트(34b)는 선택된 디지트 라인 쌍을 차동 증폭기 회로(35a)에 접속하고, 행 및 열 어드레스 디코더 유니트(34a)는 차동 증폭기 회로(35a)를 순차적으로 활성화시킨다.
행 및 열 어드레스 디코더 유니트(34a)는 선택 신호(YA)를 접지 전압 레벨(GND)에서 음 전원 전압 레벨(VEEM)으로 먼저 변화시킨다고 가정된다. p-채널 강화형 스위칭 트랜지스터(Qp11)은 턴 온되고, n-채널 강화형 스위칭 트랜지스터(Qn12 및 Qn14)는 턴 오프된다. 이때, 접지 전압(GND)는 p-채널 강화형 스위칭 트랜지스터(Qp11)을 통해 n-채널 강화형 스위칭 트랜지스터(Qn13)의 게이트 전극에 공급되고, 레벨 시프트 회로(40)은 선택 신호(YS')를 음 고전압 레벨(VB)로 변화시킨다.
이때, n-채널 강화형 스위칭 트랜지스터(Qn10)은 턴 온되고, 차동 증폭기 회로(35a)는 감지 증폭에 대해 활성화된다. 독출 데이타 비트를 나타내는 전위차는 바이폴라 트랜지스터(QB10 및 QB11)의 콜렉터 전류를 다르게 하고, 바이폴라 트랜지스터(QB10 및 QB11)는 독출 버스 라인(RB 및 RBB) 사이에 전위차를 발생시킨다.
바이폴라 트랜지스터(QB10 및 QB11)이 독출 버스 라인(RB 및 RBB) 사이에 전위차를 발생시키는 동안, n-채널 강화형 스위칭 트랜지스터(Qn10)이 제5도에 도시한 바와 같은 큰 소스-드레인 전압으로 인해 포화 영역에서 동작하기 때문에, n-채널 강화형 스위칭 트랜지스터(Qn10)은 안정화된다.
독출 버스 라인(RB 및 RBB) 사이의 전위차는 바이폴라 트랜지스터(QB12 및 QB13)이 상이한 베이스-에미터 전압을 갖게 하기 때문에, 콜렉터 전류는 상이하다. 이러한 이유로 인해, 저항기(R10 및 R11)은 콜렉터 노드(SO 및 SOB) 사이에서 큰 전위차를 발생하고, 독출 회로(36)은 콜렉터 노드(SO 및 SOB) 사이의 전위차를 출력 데이타 신호로 변환시킨다.
후속적으로, 행 및 열 어드레스 디코더 유니트(34a)는 선택 신호(YA)를 접지 전압 레벨(GND)로 변화시키고, p-채널 강화형 스위칭 트랜지스터(Qp11)은 턴 오프된다. n-채널 강화형 스위칭 트랜지스터(Qn12 및 Qn14)는 턴 온되고, 음 전원 전압 레벨(VEEM)은 n-채널 강화형 스위칭 트랜지스터(Qn12)를 통해 n-채널 강화형 스위칭 트랜지스터(Qn13)의 게이트 전극에 공급된다. 결국, 선택 신호(YS')는 음 전원 전압 레벨(VEE)를 향해 감소되고, 선택 신호(YS')는 n-채널 강화형 스위칭 트랜지스터(Qn10)을 턴 오프시킨다.
행 및 열 어드레스 디코더 유니트(34a)는 다른 차동 증폭기 회로(35a)에 대한 다른 선택 신호를 변화시킨다.
이 경우에, 메모리 셀 어레이(32)와 행 및 열 어드레스 디코더 유니트(34a)는 제1회로 및 제2회로로서 각각 기능하고, 접지 전압 레벨(GND), 음 전원 전압 레벨(VEEM), 음 전원 전압 레벨(VEE) 및 음 전원 전압 레벨(VB)는 각각 제1전압 레벨, 제2전압 레벨, 제3전압 레벨 및 제4전압 레벨이다. 외부 어드레스 비트는 제1신호로서 작용하고, 선택 신호(YA 및 YS')는 각각 제2신호 및 제3신호로서 작용한다.
상기 설명으로부터 알 수 있는 바와 같이, 선택 신호(YS')는 폭넓게 변화되고, n-채널 강화형 스위칭 트랜지스터(Qn10)의 소스-드레인 전압을 크게한다. 결국, n-채널 강화형 스위칭 트랜지스터(Qn10)은 포화 영역에서 동작하고, 차동 증폭기 회로(35a)는 독출 버스 라인(RB 및 RBB) 사이에서 안정된 전위차를 발생시킨다.
[제2실시예]
제6도를 참조하면, 본 발명을 실시하는 다른 반도체 정적 랜덤 억세스 메모리 소자에 사용된 레벨 시프트 회로는 2-비트 활성화 신호(YA/YB)에 응답하는 NOR 게이트(NR1), n-채널 강화형 스위칭 트랜지스터(Qn21) 및 음 전원 전압 라인(VB 및 VEE) 사이에 결합된 바이폴라 트랜지스터(QB21)의 직렬 및 바이폴라 트랜지스터(QB21)의 콜렉터 노드와 베이스 노드 사이에 결합된 n-채널 강화형 스위칭 트랜지스터(Qn22 및 Qn23)의 병렬로 구성된다. 반도체 정적 랜덤 억세스 메모리 소자의 다른 구성은 제1실시예와 유사하고, 간단히 하기 위해 상세한 설명은 생략되었다.
레벨 시프트 회로(50)은 2개의 비트(YA 및 YB)의 NOR 연산을 달성하고, 선택신호(YS')를 제1실시예와 유사하게 변화시킨다.
그러므로, 레벨 시프트 회로(50)은 NOR 연산을 달성하고, 제2실시예의 행 및 열 어드레스 디코더 유니트는 제1실시예의 행 및 열 어드레스 디코더 유니트 보다 더 간단해진다.
NOR 구성은 NAND 구성으로 변경가능하다.
[제3실시예]
제7도를 참조하면, 또 다른 반도체 정적 랜덤 억세스 메모리 소자에 사용된 레벨 시프트 회로는 상보 인버터 만으로 구성된다. 상보 인버터는 p-채널 강화형 스위칭 트랜지스터(Qp31), 바이폴라 트랜지스터(QB31) 및 n-채널 강화형 스위칭 트랜지스터(Qn32)를 갖는다. 상보 인버터를 인버터(40b)와 비교하면, n-채널 강화형 스위칭 트랜지스터(Qn13)은 p-채널 강화형 스위칭 트랜지스터(Qp31)로 대체되고, p-채널 강화형 스위칭 트랜지스터(Qp31)은 선택 신호(YA)에 의해 직접 게이트된다. 선택 신호(YA)의 로우 레벨과 음 전원 전압 레벨(VB) 사이의 차는 보통 p-채널 강화형 스위칭 트랜지스터(Qp31)의 임계치 보다 크고, 레벨 시프트 회로(60)은 제1 및 제2실시예 보다 더 간단하다. 결국, 이것은 반도체 칩 크기를 감소시킨다.
제8도는 전원 공급 시스템 및 구성 유니트 사이의 전력 소비율을 도시한다. 본 발명에 따르면, 감지 증폭기 유니트(35)는 음 전원 전압 레벨(VEEM)을 소비하지 않고, 전원 전압 발생기(39)의 부하를 약 20%로 감소시킨다. 이것은 전원 전압 발생기(39)에 대한 전류량이 30%이상 감소된다는 것을 의미하고, 음 전원 전압 레벨(VEEM)을 안정화하기 위한 캐패시터(70)은 크기가 감소된다.
본 발명의 특정 실시예가 도시되고 설명되었지만, 본 분야에 숙련된 기술자들은 첨부된 특허청구 범위에 의해 한정된 본 발명의 원리 및 배경을 벗어나지 않고서 본 발명을 여러가지로 수정 및 변형시킬 수도 있다. 예를 들면, 본 발명은 감지 증폭기 유니트를 갖춘 임의의 바이-모스 집적 회로 소자에 관련되고, 반도체 정적 랜덤 억세스 메모리 소자는 다른 기능 블럭을 함께 갖는 초 대규모 집적 회로의 일부를 형성할 수 있다.
더우기, 본 발명의 실시예의 외부/내부 전원 전압 레벨은 본 발명에 제한되지 않는다. 선택 신호(YA)는 타이밍 발생기에 의해 발생된 활성화 신호로 대체될 수 있다.

Claims (5)

  1. a) 제1전위차를 형성하기 위한 제1회로(32),
    b) 전계 효과 트랜지스터에 의해 구현되고, 제2신호(YA)를 제1전압 레벨(GND)와 제2전압 레벨(VEEM) 사이에서 변화시키기 위하여 제1신호(어드레스 비트)에 응답하는 제2회로(34a),
    c) 병렬 배열되고 그 콜렉터 노드(RB/RBB) 사이의 제2전위차를 발생하기 위하여 상기 제1전위차에 응답하는 제1 및 제2바이폴라 트랜지스터(QB10/QB11)와,상기 제1 및 제2바이폴라 트랜지스터의 공통 에미터 노드와 전원 전압의 제1소스 사이에 결합되고, 상기 제1 및 제2바이폴라 트랜지스터를 활성화시키기 위하여 제3신호(YS')에 응답하는 제1전계 효과 트랜지스터(Qn10)
    을 갖는 차동 증폭기 회로, 및
    d) 전원 전압의 제2소스와 상기 전원 전압의 제1소스 사이에 결합된 인버트를 갖고, 상기 제3신호(YS')의 전압 레벨을 변화시키기 위하여 상기 제2신호(YA)에 응답하는 레벨 시프트 회로(40,50,60)을 포함하는 반도체 집적 회로 소자에 있어서,
    상기 전원 전압의 제1소스 및 상기 전원 전압의 제2소스는 제3전압 레벨(VEE) 및 제4전압 레벨(VB)를 각각 발생시키고,
    상기 제1전압 레벨(GND) 및 상기 제3전압 레벨(VEE)는 최소 절대값 및 최대 절대값을 갖고 상기 제2전압 레벨(VEEM)은 상기 제4전압 레벨(VB) 보다 상기 제3전압 레벨(VEE)에 더 가까운 절대값을 갖는
    것을 특징으로 하는 반도체 집적 회로 소자.
  2. 제1항에 있어서, 상기 레벨 시프트 회로(40,50,60)의 상기 인버터가 상기 제4전압 레벨(VB)의 소스와 상기 레벨 시프트 회로의 출력 노드 사이에 결합된 제2전계 효과 트랜지스터(Qn13,Qn21,Qn31), 상기 출력 노드와 상기 제3전압 레벨(VEE)와 소스 사이에 결합된 제3바이폴라 트랜지스터(QB14,QB21,QB31) 및 상기 출력 노드와 상기 제3바이폴라 트랜지스터(QB14,QB21,QB31)의 베이스 노드 사이에 결합된 제3전계 효과 트랜지스터(Qn14,Qn22,Qn32)를 갖고, 상기 제2전계 효과 트랜지스터 및 상기 제3전계 효과 트랜지스터가 상기 출력 노드에서 상기 제3신호(YS')를 발생하기 위하여 상기 제2신호(YA)의 전압 레벨에 따라 상보적으로 턴 온 및 오프되는 것을 특징으로 하는 반도체 집적 회로 소자.
  3. 제2항에 있어서, 상기 레벨 시프트 회로(40)이 상기 제1전압 레벨(GND)의 소스와 상기 제2전압 레벨(VEEM)의 소스 사이에 결합된 상보 인버터(40a)를 더 갖고, 상기 제1전압 레벨(GND)의 상기 소스 및 상기 제2전압 레벨(VEEM)의 상기 소스를 상기 제2전계 효과 트랜지스터(Qn13)의 게이트 전극에 선택적으로 결합하기 위하여 상기 제2신호(YA)에 응답하며, 상기 제2신호(YA)는 상기 제3전계 효과 트랜지스터(Qn14)의 게이트 전극에 직접 공급되는 것을 특징으로 하는 반도체 집적 회로 소자.
  4. 제2항에 있어서, 상기 레벨 시프트 회로(50)이
    상기 제1전압 레벨(GND)의 소스와 상기 제2전압 레벨(VEEM)의 소스 사이에 결합되고, 상기 제1전압 레벨(GND)의 상기 소스와 상기 제2전압 레벨(VEEM)의 상기 소스를 상기 제2전계 효과 트랜지스터(Qn21)의 게이트 전극에 선택적으로 결합하기 위하여 상기 제2신호(YA/YB)의 다수의 비트에 응답하는 논리 게이트(NR1), 및
    상기 출력 노드와 상기 제3바이폴라 트랜지스터(QB21)의 상기 베이스 노드 사이에 결합된 최소한 하나의 제4전계 효과 트랜지스터(Qn32)를 더 포함하고, 상기 제3전계 효과 트랜지스터(Qn22) 및 상기 최소한 하나의 제4전계 효과 트랜지스터(Qn23)은 상기 제3신호의 전압 레벨을 변화시키기 위하여 상기 제2신호의 상기 다수의 비트에 의해 게이트되는
    것을 특징으로 하는 반도체 집적 회로 소자.
  5. 제2항에 있어서, 상기 제2전계 효과 트랜지스터(Qp31) 및 상기 제3전계 효과 트랜지스터(Qn32)가 채널 도전형이 서로 반대이고, 상기 제2신호가 상기 제2전계 효과 트랜지스터의 게이트 전극 및 상기 제3전계 효과 트랜지스터의 게이트 전극에 직접 공급되는
    것을 특징으로 하는 반도체 집적 회로 소자.
KR1019940024722A 1993-09-29 1994-09-29 바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자 KR0137711B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5268198A JPH0798985A (ja) 1993-09-29 1993-09-29 半導体記憶回路
JP93-268198 1993-09-29

Publications (2)

Publication Number Publication Date
KR950010063A KR950010063A (ko) 1995-04-26
KR0137711B1 true KR0137711B1 (ko) 1998-06-01

Family

ID=17455291

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940024722A KR0137711B1 (ko) 1993-09-29 1994-09-29 바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자

Country Status (5)

Country Link
US (2) US5550778A (ko)
EP (1) EP0646929B1 (ko)
JP (1) JPH0798985A (ko)
KR (1) KR0137711B1 (ko)
DE (1) DE69421491T2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945085A (ja) * 1995-07-28 1997-02-14 Nec Corp 半導体メモリ
TW326535B (en) * 1995-08-08 1998-02-11 Hitachi Ltd Semiconductor memory device and read-out circuit
JP3031298B2 (ja) * 1997-06-18 2000-04-10 日本電気株式会社 電流検出型センスアンプ
US5949725A (en) * 1997-08-20 1999-09-07 Micron Technology, Inc. Method and apparatus for reprogramming a supervoltage circuit
FI105993B (fi) * 1997-08-20 2000-10-31 Nokia Mobile Phones Ltd Menetelmä ja järjestelmä radiotiedonsiirtoverkon hallitsemiseksi ja radioverkko-ohjain
US6496027B1 (en) * 1997-08-21 2002-12-17 Micron Technology, Inc. System for testing integrated circuit devices
JP3719630B2 (ja) * 1998-05-22 2005-11-24 日立粉末冶金株式会社 耐摩耗性焼結合金およびその製造方法
DE10051613C2 (de) * 2000-10-18 2002-10-24 Infineon Technologies Ag Schaltungsanordnung zur Generierung von Leseverstärker-Steuersignalen
KR100750100B1 (ko) * 2001-06-13 2007-08-17 삼성전자주식회사 아날로그/디지털 변환기를 구비한 영상처리장치
DE10145556C2 (de) * 2001-09-14 2003-10-30 Infineon Technologies Ag Bewerter für Halbleiterspeicher
DE102004053486B4 (de) * 2004-11-05 2011-06-22 Qimonda AG, 81739 Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines integrierten Halbleiterspeichers
US7572312B2 (en) 2005-06-13 2009-08-11 Hitachi Powdered Metals Co., Ltd. Sintered valve seat and production method therefor
CN102172775B (zh) 2005-10-12 2013-08-28 日立粉末冶金株式会社 烧结阀座的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2530821B2 (ja) * 1985-07-01 1996-09-04 日本電気株式会社 半導体メモリ
JPH07111825B2 (ja) * 1985-07-22 1995-11-29 株式会社日立製作所 半導体記憶装置
JP2598412B2 (ja) * 1987-07-10 1997-04-09 株式会社日立製作所 半導体記憶装置
JPH03205692A (ja) * 1990-01-08 1991-09-09 Hitachi Ltd 半導体メモリ
JPH04103094A (ja) * 1990-08-22 1992-04-06 Nec Corp 半導体記憶回路
US5229967A (en) * 1990-09-04 1993-07-20 Nogle Scott G BICMOS sense circuit for sensing data during a read cycle of a memory
US5257227A (en) * 1991-01-11 1993-10-26 International Business Machines Corp. Bipolar FET read-write circuit for memory
JPH04339397A (ja) * 1991-05-15 1992-11-26 Mitsubishi Electric Corp 半導体記憶装置
JP3068389B2 (ja) * 1993-09-29 2000-07-24 日本電気株式会社 半導体記憶装置

Also Published As

Publication number Publication date
EP0646929A2 (en) 1995-04-05
EP0646929A3 (en) 1995-11-29
US5577002A (en) 1996-11-19
KR950010063A (ko) 1995-04-26
EP0646929B1 (en) 1999-11-03
DE69421491D1 (de) 1999-12-09
JPH0798985A (ja) 1995-04-11
DE69421491T2 (de) 2000-03-23
US5550778A (en) 1996-08-27

Similar Documents

Publication Publication Date Title
US4999519A (en) Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier
KR0137711B1 (ko) 바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자
US3983412A (en) Differential sense amplifier
US6473343B2 (en) Signal amplification circuit for amplifying and sensing current difference and semiconductor memory device including same
US7072236B2 (en) Semiconductor memory device with pre-sense circuits and a differential sense amplifier
US4937480A (en) BICMOS buffer circuit
US4984207A (en) Semiconductor memory device
US5554942A (en) Integrated circuit memory having a power supply independent input buffer
US5323360A (en) Localized ATD summation for a memory
JPH09147580A (ja) 半導体記憶装置
JPH08321194A (ja) センスアンプ回路
KR100266901B1 (ko) 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치
KR940003807B1 (ko) 고속 레벨 변환회로
US20110242920A1 (en) Voltage sensing circuit capable of controlling a pump voltage stably generated in a low voltage environment
KR100616501B1 (ko) 리시버
US5138201A (en) Sense amplifier operable under variable power supply voltage
US6867639B2 (en) Half voltage generator for use in semiconductor memory device
JPS5855597B2 (ja) 双安定半導体メモリセル
JP2901973B2 (ja) 半導体集積回路装置
JPH0777075B2 (ja) デコーダ−ドライバ回路
US11120862B2 (en) Non-volatile memory read method for improving read margin
KR900003901A (ko) 프로그램 가능한 반도체 메모리 회로
KR930011433A (ko) 반도체 집적회로장치
KR930701816A (ko) 바이(Bi) CMOS 기억장치
JP2551355B2 (ja) 半導体スタティックメモリ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020206

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee