KR930701816A

KR930701816A - 바이(Bi) CMOS 기억장치

Info

Publication number: KR930701816A
Application number: KR1019930700421A
Authority: KR
Inventors: 슈크팀 라이몬; 리 로-산; 맨 수리안 바백
Original assignee: 보베테 죤스; 유니시스 코포레이숀
Priority date: 1990-08-17
Filing date: 1991-08-15
Publication date: 1993-06-12
Also published as: JPH06500421A; KR100201727B1; US5047980A; WO1992003826A1; JP3240136B2

Abstract

디지털 BiCMOS 기억장치 칩(제2도)이 한 행의 기억장치 셀(40), 그리고 그같은 행의 셀에 대한 한 주소 지정 해독기(50)을 포함한다. 기억장치 셀 각각은 CMOS 전압 크기(-3.2v, -0.8v)로 동작하는 전계효과 트랜지스터(41, 42, 43, 44)로 구성되며, 주소지정 해독기(50)는 ECI, 전압크기(-2,4x, -3.2x)로 동작하는 쌍극형 트랜지스터(51-1 내지 51-N, 52, 56)로 구성된다. 한 행 라인(Rx)을 통하여 주소지정 해독기(50)로부터 그같은 기억장치 셀의 행으로 이들 사이에 어떠한 ECL-CMOS 전압크기 변환기도 갖지 않고 직접 연결이 이루어진다.

이 같은 직접적인 연결은 주소지정 해독기와 기억장치 셀 내 일정 노드(N2, N3)에서 발생되는 모든 전압을 적절히 선택하므로써 가능하게 되며, 기억 장치가 종래 기술에 대하여 보다 빠르게 판독되며 보다 적은 칩 공간을 차지하고 보다 적은 전력을 소비할 수 있도록 한다.

Description

바이(Bi) CMOS 기억장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 비교목적을 위해 도시된 종래 기술의 BiCMOS 기억장치의 상세한 회로도, 제2도는 본 발명의 한 바람직한 실시예에 대한 상세한 회로, 제3도는 본 발명의 두 번째 바람직한 실시예에 대한 상세한 회로도.

Claims

한 행의 기억장치 셀과 그 행에 대한 한 행 주소지정 회로를 포함하는 타입의 디지털 기억장치로서, 상기 행 주소지정 회로가 a) ECL 주소지정을 수신하기 위한 한 입력노드, b) 그 행이 상기 주소지정에 의해 선택에서 제외되는 때 첫 번째 전원 공급으로 전류를 보내는 첫 번째 쌍극형 트랜지스터, c) 그 행이 상기 주소지정에 의해 선택되는 때 첫 번째 전압공급으로 전류를 보내는 두 번째 쌍극형 트랜지스터, 그리고 d) 첫 번째와 두 번째 트랜지스터 중 한 트랜지스터의 콜렉터로 베이스가 연결되어 있는 세 번째 쌍극형 트랜지스터를 포함하고, 상기 기억장치가 크기가 첫 번째 전압전원보다 작은 두 번째 전압전원, 각 셀 내의 전계효과 트랜지스터로서 접지와 두 번째 전압전원 사이에서 교차결합되며 두 번째 전원전압 또는 그 이상의 전압으로 스위치되는 세트 및 리세트 노드를 형성시키는 전계효과 트랜지스터, 각 셀 내의 N-채널 전계효과 트랜지스터로서 상기 노드 중 하나에 연결된 소스, 그리고 한 행 라인을 통해서 세 번째 쌍극형 트랜지스터의 에미터에 직접 연결된 게이트를 가지는 N-채널 전계효과 트랜지스터, 각 행 라인에 결합되며 한 제어신호에 응답해서 N-채널 트랜지스터에 대한 두 번째 공급전압과 한계전압합 이하로 게이트를 방전시키기 위한 방전회로, 그리고 첫 번째와 두 번째 그리고 세 번째 쌍극형 트랜지스터의 콜렉터에 결합되며 ECI, 주소지정에 응답하여 두 번째 공급전압과 한계전압합 이상으로 게이트를 충전시키기 위한 충전회로를 포함함을 특징으로 하는 기억장치.
제1항에 있어서, 상기 충전 수단이 상기 행이 상기 주소지정에 의해 선택에서 제외되는 때 전압 V를 발생시키는 상기의 한 쌍극형 트랜지스터 콜렉터에 결합된 한 저항기를 포함하여 V 마이너(-) 세 번째 트랜지스터에서의 베이스-에미터 전압강하가 상기 두 번째 공급전압 플라스(+) 상기 N-채널 트랜지스터에 대한 한계전압보다 낮아지도록 함을 특징으로 하는 기억장치.
제2항에 있어서, 상기 방전수단이 각 행의 셀 내 각각 하나의 다이오드 그리고 상기 다이오드 모두를 한 제어신호에 응답해서 한 방전 노드에 결합시키는 단일 전계효과 트랜지스터를 포함함을 특징으로 하는 기억장치.
제3항에 있어서, 상기 두 번째 공급전압 마이너스(-) 상기 다이오드에서의 정방향 바이어스된 전압강하 마이너스(-) 상기 저항기에 의해 발생된 전압의 크기가 상기 세 번째 쌍방향 트랜지스터에 대한 한계전압보다 작음을 특징으로 하는 기억장치.
제4항에 있어서, 상기 첫 번째 쌍극형 트랜지스터가 다수 쌍극형 트랜지스터와 병렬 연결되며, 이들 각각이 상기 ECL 주소지정의 각 비트를 수신하는 한 베이스를 가짐을 특징으로 하는 기억장치.
제5항에 있어서, 상기 세 번째 쌍극형 트랜지스터의 베이스가 상기 첫 번째 쌍극형 트랜지스터의 콜렉터에 결합됨을 특징으로 하는 기억장치.
제6항에 있어서, 상기 교차 결합된 전계효과 트랜지스터가 보조 전계효과 트랜지스터임을 특징으로 하는 기억장치.
제2항에 있어서, 상기 방전수단이 각 행의 셀 내에 각각 하나의 쌍극형 트랜지스터를 포함하며 그와 같은 특정 행을 한 제어신호에 응답하여 한 방전 노드에 결합시킴을 특징으로 하는 기억장치.
제8항에 있어서, 상기 두 번째 전원 전압의 크기 마이너스(-) 상기 다이오드에서의 정방향 바이어스된 전압강하 마이너스(-) 상기 저항기에 의해 발생된 전압의 크기가 상기 세 번째 쌍극형 트랜지스터의 전도 전압보다 작음을 특징으로 하는 기억장치.
제9항에 있어서, 상기 첫 번째 쌍극형 트랜지스터가 다수 쌍극형 트랜지스터에 의해 병렬 연결되며, 각각이 상기 ECL 주소지정 각각 한 비트를 수신하는 한 베이스를 가짐을 특징으로 하는 기억장치.
제10항에 있어서, 상기 세 번째 쌍극형 트랜지스터의 베이스가 상기 첫 번째 쌍극형 트랜지스터의 콜렉터에 결합됨을 특징으로 하는 기억장치.
제11항에 있어서, 상기 교차결합된 전계효과 트랜지스터가 보조 전계효과 트랜지스터임을 특징으로 하는 기억장치.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.