JP3240136B2 - Ｂｉ―ＣＭＯＳメモリ - Google Patents
Ｂｉ―ＣＭＯＳメモリInfo
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 発明の背景 この発明はデジタルメモリに関するものであり、特
に、それは低電力、高速、高密度Bi−CMOSスタティック
メモリチップに関するものである。
に、それは低電力、高速、高密度Bi−CMOSスタティック
メモリチップに関するものである。
Bi−CMOSメモリチップはバイポーラトランジスタで部
分的にかつCMOSトランジスタで部分的に作られる。従来
から、Bi−CMOSメモリチップ上には、CMOSトランジスタ
が何千ものメモリセルを形成し、他方バイポーラトラン
ジスタは特定のセルを選択するアドレス入力信号を受け
てデコードする。これが第１図に示されており、参照数
字10はメモリセルの１つを示し、かつ参照数字20はメモ
リセル10を選択する１つのアドレスデコーダを示す。
分的にかつCMOSトランジスタで部分的に作られる。従来
から、Bi−CMOSメモリチップ上には、CMOSトランジスタ
が何千ものメモリセルを形成し、他方バイポーラトラン
ジスタは特定のセルを選択するアドレス入力信号を受け
てデコードする。これが第１図に示されており、参照数
字10はメモリセルの１つを示し、かつ参照数字20はメモ
リセル10を選択する１つのアドレスデコーダを示す。
このようなBi−CMOSメモリチップアーキテクチャは多
数のセルと、高速動作速度とを提供するため、現在幅広
く用いられている。完全にCMOSトランジスタで作られる
他の先行技術のメモリチップはゆっくりと作動し、他方
完全にバイポーラトランジスタだけで作られるさらに他
の先行技術メモリチップは任意の与えられたチップサイ
ズに対してわずかのメモリセルしか提供しない。
数のセルと、高速動作速度とを提供するため、現在幅広
く用いられている。完全にCMOSトランジスタで作られる
他の先行技術のメモリチップはゆっくりと作動し、他方
完全にバイポーラトランジスタだけで作られるさらに他
の先行技術メモリチップは任意の与えられたチップサイ
ズに対してわずかのメモリセルしか提供しない。
しかしながら、第１図のBi−CMOSメモリチップにおけ
るバイポーラアドレスデコーダ20およびCMOSメモリセル
10は、正しく動作するために異なるレベルのデジタル信
号を必要とする。デコーダ20は、互いに１ボルト以下だ
け異なるハイレベルおよびローレベルを有する“ECL"デ
ジタルアドレス信号で動作し、他方メモリセル10は少な
くとも３ボルトだけ互いに異なるハイおよびローレベル
を有するデジタル“CMOS"信号で作動する。たとえば、E
CLハイおよびローレベルは通常−0.8ボルトおよび−1.6
ボルトであり、CMOSハイおよびローレベルは通常０ボル
トおよび−5.2ボルトである。
るバイポーラアドレスデコーダ20およびCMOSメモリセル
10は、正しく動作するために異なるレベルのデジタル信
号を必要とする。デコーダ20は、互いに１ボルト以下だ
け異なるハイレベルおよびローレベルを有する“ECL"デ
ジタルアドレス信号で動作し、他方メモリセル10は少な
くとも３ボルトだけ互いに異なるハイおよびローレベル
を有するデジタル“CMOS"信号で作動する。たとえば、E
CLハイおよびローレベルは通常−0.8ボルトおよび−1.6
ボルトであり、CMOSハイおよびローレベルは通常０ボル
トおよび−5.2ボルトである。
バイポーラデコーダをCMOSメモリセルとともに作動さ
せるために、ECL−CMOS電圧レベル変換器30が従来それ
らの間に配設される。用いられるBi−CMOSメモリチップ
としてこれらの電圧変換器回路の多くの例が先行技術に
述べられている。
せるために、ECL−CMOS電圧レベル変換器30が従来それ
らの間に配設される。用いられるBi−CMOSメモリチップ
としてこれらの電圧変換器回路の多くの例が先行技術に
述べられている。
たとえば、ソリッド・ステート回路のIEEEジャーナル
の第24巻、第５号、1989年10月、第1226−1231頁の“ダ
ブル−ラッチECL−CMOS−レベルコンバータを備えた８
−ns １−ＭビットECL Bi−CMOS SRAM"の標題の、マ
イゼ他による技術論文の第９図を参照されたい。また、
ソリッド・ステート回路のIEEEジャーナル、第24巻、第
４号、1989年８月,1021−1026頁の“８−ns 256K Bi
−CMOS RAM"という標題のタンバ他による技術論文の第
８図を参照されたい。さらに、ソリッドステート回路の
IEEEジャーナル、第23巻第５号、1988年10月、1048−10
53頁の“１−oem Bi−CMOS技術を用いた12−ns ECL
I/O 256 KX1−ビット SRAM"という標題のカーディア
ス他による技術論文の第４図を参照されたい。
の第24巻、第５号、1989年10月、第1226−1231頁の“ダ
ブル−ラッチECL−CMOS−レベルコンバータを備えた８
−ns １−ＭビットECL Bi−CMOS SRAM"の標題の、マ
イゼ他による技術論文の第９図を参照されたい。また、
ソリッド・ステート回路のIEEEジャーナル、第24巻、第
４号、1989年８月,1021−1026頁の“８−ns 256K Bi
−CMOS RAM"という標題のタンバ他による技術論文の第
８図を参照されたい。さらに、ソリッドステート回路の
IEEEジャーナル、第23巻第５号、1988年10月、1048−10
53頁の“１−oem Bi−CMOS技術を用いた12−ns ECL
I/O 256 KX1−ビット SRAM"という標題のカーディア
ス他による技術論文の第４図を参照されたい。
しかしながら、すべてのECL−CMOS電圧レベル変換器3
0はメモリセルがアドレスされることができる速度に対
し固有の遅延を加える。また、すべてのECL−CMOS変換
器はそれらの実現のためある量のチップスペースを必要
とし、かつそれはチップ上に置かれることができるセル
の数を減少させる。さらに、すべてのECL−CMOS変換器3
0は何がしかの電力を消散し、これは順次、ともかくも
チップから除去されなければならない熱の量を増大させ
る。
0はメモリセルがアドレスされることができる速度に対
し固有の遅延を加える。また、すべてのECL−CMOS変換
器はそれらの実現のためある量のチップスペースを必要
とし、かつそれはチップ上に置かれることができるセル
の数を減少させる。さらに、すべてのECL−CMOS変換器3
0は何がしかの電力を消散し、これは順次、ともかくも
チップから除去されなければならない熱の量を増大させ
る。
したがって、この発明の主たる目的は、何らかのECL
−CMOS変換器なしに作動しかつそれゆえに、先行技術よ
りもより少ない電力でかつより少ないチップスペースを
用いながら高速で作動するBi−CMOSデジタルメモリチッ
プのための改良されたアーキテクチャを提供することで
ある。
−CMOS変換器なしに作動しかつそれゆえに、先行技術よ
りもより少ない電力でかつより少ないチップスペースを
用いながら高速で作動するBi−CMOSデジタルメモリチッ
プのための改良されたアーキテクチャを提供することで
ある。
発明の簡単な概要 この発明の１つの好ましい実施例は多数の行のメモリ
セルと、各行毎のそれぞれの行アドレス回路とを含む。
各行アドレス回路は、ECLアドレス入力信号を受けるベ
ースを有する第１のバイポーラトランジスタと、基準電
圧を受けるベースを備えた第２のバイポーラトランジス
タとを有する。第１および第２のバイポーラトランジス
タは電流源を介して第１の電圧供給源へ結合されるそれ
ぞれのエミッタを有し、かつ第３のバイポーラトランジ
スタは接地へ結合されるコレクタと第１および第２のバ
イポーラトランジスタの一方のコレクタへ結合されるベ
ースとを有する。さらに、メモリはまた、 第１の電圧供給源よりも大きさが小さい第２の電圧供
給源と、 接地と第２の電圧供給源との間で交差結合され、第２
の電圧供給源へおよび第２の電圧供給源上に切換えるセ
ットおよびリセットノードを形成する、各セルの電界効
果トランジスタと、 ノードの一方へ接続されるソースと、行アドレス回路
の第３のバイポーラトランジスタのエミッタへ直接接続
されるゲートと、しきい値電圧とを有する、各セルにお
けるｎ−チャンネル電界効果トランジスタと、 セルの各行に結合されて、制御信号に応答して、ゲー
トを、前記供給電圧プラスＮチャンネルトランジスタ用
のしきい値電圧以下に放電するための放電回路と、 第１および第２のバイポーラトランジスタのコレクタ
へ結合されて、ECLアドレスに応答して第２の供給電圧
プラスＮチャンネルトランジスタしきい値電圧よりも上
にゲートを充電するための充電回路とを含む。
セルと、各行毎のそれぞれの行アドレス回路とを含む。
各行アドレス回路は、ECLアドレス入力信号を受けるベ
ースを有する第１のバイポーラトランジスタと、基準電
圧を受けるベースを備えた第２のバイポーラトランジス
タとを有する。第１および第２のバイポーラトランジス
タは電流源を介して第１の電圧供給源へ結合されるそれ
ぞれのエミッタを有し、かつ第３のバイポーラトランジ
スタは接地へ結合されるコレクタと第１および第２のバ
イポーラトランジスタの一方のコレクタへ結合されるベ
ースとを有する。さらに、メモリはまた、 第１の電圧供給源よりも大きさが小さい第２の電圧供
給源と、 接地と第２の電圧供給源との間で交差結合され、第２
の電圧供給源へおよび第２の電圧供給源上に切換えるセ
ットおよびリセットノードを形成する、各セルの電界効
果トランジスタと、 ノードの一方へ接続されるソースと、行アドレス回路
の第３のバイポーラトランジスタのエミッタへ直接接続
されるゲートと、しきい値電圧とを有する、各セルにお
けるｎ−チャンネル電界効果トランジスタと、 セルの各行に結合されて、制御信号に応答して、ゲー
トを、前記供給電圧プラスＮチャンネルトランジスタ用
のしきい値電圧以下に放電するための放電回路と、 第１および第２のバイポーラトランジスタのコレクタ
へ結合されて、ECLアドレスに応答して第２の供給電圧
プラスＮチャンネルトランジスタしきい値電圧よりも上
にゲートを充電するための充電回路とを含む。
図面の簡単な説明 この発明の種々の特徴および利点は添付図面に関して
個々に説明される。
個々に説明される。
第１図は比較の目的のために示される先行技術のBi−
CMOSメモリの詳細回路図である。
CMOSメモリの詳細回路図である。
第２図はこの発明の１つの好ましい実施例の詳細回路
図である。
図である。
第３図はこの発明の他の好ましい実施例の詳細回路図
である。
である。
第４図はこの発明の第３の好ましい実施例の詳細回路
図である。
図である。
詳細な説明 さて第２図を参照して、Bi−CMOSメモリチップの好ま
しい実施例を詳細に説明する。第２図において、参照数
字40は１つのメモリセルを示し、参照数字50はそのメモ
リセル40を選択するアドレスデコーダを示す。メモリセ
ル40およびアドレスデコーダ50は、それらの間に何らEC
L−CMOS電圧変換器を有しないで互いに直接に接続され
るということが第２図のメモリにおいて特に重要であ
る。この直接接続がいかに働くことができるかは第２図
のメモリにおける種々のノードに生じる電圧に依存す
る。しかし、これらの詳細に入る前に、まずメモリのコ
ンポーネントおよびそれらの相互接続を考察する。
しい実施例を詳細に説明する。第２図において、参照数
字40は１つのメモリセルを示し、参照数字50はそのメモ
リセル40を選択するアドレスデコーダを示す。メモリセ
ル40およびアドレスデコーダ50は、それらの間に何らEC
L−CMOS電圧変換器を有しないで互いに直接に接続され
るということが第２図のメモリにおいて特に重要であ
る。この直接接続がいかに働くことができるかは第２図
のメモリにおける種々のノードに生じる電圧に依存す
る。しかし、これらの詳細に入る前に、まずメモリのコ
ンポーネントおよびそれらの相互接続を考察する。
メモリセル40は２個のＰ−チャンネル電界効果トラン
ジスタ41および42と、４個のＮチャンネル電界効果トラ
ンジスタ43−46とを含む。これらのトランジスタ41−46
のすべては接地と、−3.4ボルトの電圧供給源との間
に、図示されるように、相互接続される。トランジスタ
41,42,43および44はセットノードＳおよびリセットノー
ドＲを有するフリップフロップを形成するように交差結
合される。フリップフロップのセット状態では、トラン
ジスタ41および44のみが導通し、セットノードＳを接地
にしかつリセットノードＲを−3.4ボルトにする。逆に
フリップフロップのリセット状態では、トランジスタ42
および43のみが導通し、リセットノードＲを接地にしセ
ットノードＳを−3.4ボルトにする。
ジスタ41および42と、４個のＮチャンネル電界効果トラ
ンジスタ43−46とを含む。これらのトランジスタ41−46
のすべては接地と、−3.4ボルトの電圧供給源との間
に、図示されるように、相互接続される。トランジスタ
41,42,43および44はセットノードＳおよびリセットノー
ドＲを有するフリップフロップを形成するように交差結
合される。フリップフロップのセット状態では、トラン
ジスタ41および44のみが導通し、セットノードＳを接地
にしかつリセットノードＲを−3.4ボルトにする。逆に
フリップフロップのリセット状態では、トランジスタ42
および43のみが導通し、リセットノードＲを接地にしセ
ットノードＳを−3.4ボルトにする。
メモリセル40がそのトランジスタ45および46によっ
て、行ラインRXおよび１対のビットラインByおよびBy′
へ結合される。１行あたりに多数のメモリセルがあり、
多数の行がある。これが第２図において、行ラインの点
線およびビットラインの点線で示される。
て、行ラインRXおよび１対のビットラインByおよびBy′
へ結合される。１行あたりに多数のメモリセルがあり、
多数の行がある。これが第２図において、行ラインの点
線およびビットラインの点線で示される。
アドレスデコーダ50は１組のＮ個のバイポーラトラン
ジスタ51−１ないし51−Ｎと、もう１つのバイポーラト
ランジスタ52と、電流源53と、２個の抵抗器54および55
と、１つの他のバイポーラトランジスタ56とを含む。こ
れらのコンポーネントのすべてが接地と、−5.2ボルト
の電圧供給源との間に図示のように相互接続される。そ
のような１つのデコーダはメモリセルの各行毎に設けら
れる。
ジスタ51−１ないし51−Ｎと、もう１つのバイポーラト
ランジスタ52と、電流源53と、２個の抵抗器54および55
と、１つの他のバイポーラトランジスタ56とを含む。こ
れらのコンポーネントのすべてが接地と、−5.2ボルト
の電圧供給源との間に図示のように相互接続される。そ
のような１つのデコーダはメモリセルの各行毎に設けら
れる。
また、第２図のメモリには行放電回路60が含まれる。
それは１個のＮチャンネルトランジスタ61を含み、かつ
それはセルの各行においてそれぞれのダイオード62xを
含む。コンポーネント61および62xが行ラインRxおよび
−5.2ボルトの電圧供給源との間に、図示のように結合
される。
それは１個のＮチャンネルトランジスタ61を含み、かつ
それはセルの各行においてそれぞれのダイオード62xを
含む。コンポーネント61および62xが行ラインRxおよび
−5.2ボルトの電圧供給源との間に、図示のように結合
される。
さて、上述のすべてのコンポーネントがいかに作動し
相互作用するかを示すために、第２図はメモリにおける
種々のノードN1−N4に生じる電圧を示す。ノードN1で始
まり、トランジスタ51−１ないし51−Ｎの各々のベース
は多ビットアドレス信号A1ないしAnの１ビットを受け
る。これらのアドレスビットは−2.4ボルトおよび−3.2
ボルトのECLハイおよびロー電圧レベルを有する。他方
トランジスタ52は−2.8ボルトの固定ベース電圧を有す
る。
相互作用するかを示すために、第２図はメモリにおける
種々のノードN1−N4に生じる電圧を示す。ノードN1で始
まり、トランジスタ51−１ないし51−Ｎの各々のベース
は多ビットアドレス信号A1ないしAnの１ビットを受け
る。これらのアドレスビットは−2.4ボルトおよび−3.2
ボルトのECLハイおよびロー電圧レベルを有する。他方
トランジスタ52は−2.8ボルトの固定ベース電圧を有す
る。
第２図のメモリの各読出または書込動作はすべての行
のセルを非選択することによりかつ同時にトランジスタ
61をターンオンすることにより始まる。１行のメモリセ
ルを非選択するために、アドレス信号A1ないしAnの１つ
またはそれ以上が−2.4ボルトの高電圧レベルに強制さ
れる。それが生じると、ハイのアドレス信号を受ける対
応のトランジスタ51−１ないし51−Ｎが電流源53から電
流“I"のすべてを通過させる。この電流“I"もまた、ノ
ードN2上に電圧降下を生じる抵抗54を通過する。
のセルを非選択することによりかつ同時にトランジスタ
61をターンオンすることにより始まる。１行のメモリセ
ルを非選択するために、アドレス信号A1ないしAnの１つ
またはそれ以上が−2.4ボルトの高電圧レベルに強制さ
れる。それが生じると、ハイのアドレス信号を受ける対
応のトランジスタ51−１ないし51−Ｎが電流源53から電
流“I"のすべてを通過させる。この電流“I"もまた、ノ
ードN2上に電圧降下を生じる抵抗54を通過する。
好ましくは、抵抗54は、トランジスタ51−１ないし51
−Ｎのどれかを飽和状態にさせることなく可能な限り大
きく作られる。コレクタ−ベース接合が順バイアスされ
ることになると飽和が生じる。そのため抵抗54は、ノー
ドN2の電圧をトランジスタ51−１ないし51−Ｎの最も高
いベース電圧（すなわち、−2.4ボルト）に等しくさせ
るように選ばれる。
−Ｎのどれかを飽和状態にさせることなく可能な限り大
きく作られる。コレクタ−ベース接合が順バイアスされ
ることになると飽和が生じる。そのため抵抗54は、ノー
ドN2の電圧をトランジスタ51−１ないし51−Ｎの最も高
いベース電圧（すなわち、−2.4ボルト）に等しくさせ
るように選ばれる。
ノードN2が−2.4ボルトである間、トランジスタ61が
ターンオンされる。これは、トランジスタ61のゲートの
制御信号PRESEL−Ｐをハイに進ませることによって行な
われる。その結果、トランジスタ56のエミッタがダイオ
ード62xおよびトランジスタ61を介して−5.2ボルトに結
合される。
ターンオンされる。これは、トランジスタ61のゲートの
制御信号PRESEL−Ｐをハイに進ませることによって行な
われる。その結果、トランジスタ56のエミッタがダイオ
ード62xおよびトランジスタ61を介して−5.2ボルトに結
合される。
上記結合によって、トランジスタ56のベース−エミッ
タ接合が順バイアスされ、かつしたがってトランジスタ
56が導通する。これは、約0.8ボルトのトランジスタ56
におけるベース−エミッタ電圧降下を生じ、これはノー
ドN3の電圧を−2.4−0.8、すなわち−3.2ボルトに等し
くさせる。同様な電圧降下が、ダイオード62xを通じて
生じ、ノードN4を−3.2−0.8、すなわち−4.0ボルトに
置く。
タ接合が順バイアスされ、かつしたがってトランジスタ
56が導通する。これは、約0.8ボルトのトランジスタ56
におけるベース−エミッタ電圧降下を生じ、これはノー
ドN3の電圧を−2.4−0.8、すなわち−3.2ボルトに等し
くさせる。同様な電圧降下が、ダイオード62xを通じて
生じ、ノードN4を−3.2−0.8、すなわち−4.0ボルトに
置く。
ノードN3が−3.2ボルトにあるため、メモリセルのト
ランジスタ45および46の両方がターンオフされる。それ
は、セットノードＳおよびリセットノードＲの最も低い
電圧が−3.4ボルトだからであり、かつトランジスタ45
および46をターンオンするために、ノードN3の電圧は少
なくとも−3.4ボルトプラスしきい値電圧VTまで上げら
れなければならないからである。最適には、トランジス
タ45および46の各々は＋1.0ボルトのしきい値電圧を有
する。
ランジスタ45および46の両方がターンオフされる。それ
は、セットノードＳおよびリセットノードＲの最も低い
電圧が−3.4ボルトだからであり、かつトランジスタ45
および46をターンオンするために、ノードN3の電圧は少
なくとも−3.4ボルトプラスしきい値電圧VTまで上げら
れなければならないからである。最適には、トランジス
タ45および46の各々は＋1.0ボルトのしきい値電圧を有
する。
上述の非選択が行なわれた後、読出または書込動作
が、セルの特定の１行を選択しかつ同時にトランジスタ
61をターンオフすることによって続く。１行のメモリセ
ルを選択するために、その行のためのアドレス信号A1な
いしAnのすべてがローでなければならない。それが行な
われると、トランジスタ51−１ないし51−Ｎのすべてが
ターンオフし、かつそのため発生器53からの電流“I"は
何ら抵抗54を通過しない。これは、順次、ノードN2に０
ボルトを生じる。
が、セルの特定の１行を選択しかつ同時にトランジスタ
61をターンオフすることによって続く。１行のメモリセ
ルを選択するために、その行のためのアドレス信号A1な
いしAnのすべてがローでなければならない。それが行な
われると、トランジスタ51−１ないし51−Ｎのすべてが
ターンオフし、かつそのため発生器53からの電流“I"は
何ら抵抗54を通過しない。これは、順次、ノードN2に０
ボルトを生じる。
ノードN2が０ボルトでノードN3が−3.2ボルトの状態
で、トランジスタ56のベース−エミッタ接合が順バイア
スされる。したがってトランジスタ56が導通し、行ライ
ンRxを充電する。この充電は、ベース−エミッタ降下が
約0.8ボルトに達するまで続き、かつそれは行ライン電
圧を−0.8ボルトにする。行ラインのこのような電圧が
メモリセルを選択する、なぜならば、上で説明したよう
に、トランジスタ45および46はそれらのゲート電圧が−
3.4ボルト＋VTまたは−2.4ボルトを越える時ターンオン
するからである。
で、トランジスタ56のベース−エミッタ接合が順バイア
スされる。したがってトランジスタ56が導通し、行ライ
ンRxを充電する。この充電は、ベース−エミッタ降下が
約0.8ボルトに達するまで続き、かつそれは行ライン電
圧を−0.8ボルトにする。行ラインのこのような電圧が
メモリセルを選択する、なぜならば、上で説明したよう
に、トランジスタ45および46はそれらのゲート電圧が−
3.4ボルト＋VTまたは−2.4ボルトを越える時ターンオン
するからである。
比較の目的のために、今第１図の先行技術のメモリチ
ップに戻って参照し、N11ないしN15の符号の付いた種々
のノードに生じる電圧を考察する。ノード11はアドレス
デコーダ20におけるＮ個のトランジスタ21−１ないし21
−Ｎのベース上にあり、かつ各々のそのようなベースは
アドレス信号A1−Anの１ビットを受ける。これらのビッ
トは従来−0.8ボルトおよび−1.6ボルトのハイおよびロ
ーのECL電圧レベルを有している。
ップに戻って参照し、N11ないしN15の符号の付いた種々
のノードに生じる電圧を考察する。ノード11はアドレス
デコーダ20におけるＮ個のトランジスタ21−１ないし21
−Ｎのベース上にあり、かつ各々のそのようなベースは
アドレス信号A1−Anの１ビットを受ける。これらのビッ
トは従来−0.8ボルトおよび−1.6ボルトのハイおよびロ
ーのECL電圧レベルを有している。
アドレスビットA1−Anのすべてがローであるとき、電
流“I"は何らトランジスタ21−１ないし21−Ｎを通過し
ない。したがって、ノードN12の電圧が０ボルトに進
む。それは、順次、ノードN12およびN13間のトランジス
タ26に生じる0.8ボルトのベース−エミッタ降下のた
め、ノードN13に−0.8ボルトの電圧を生じる。
流“I"は何らトランジスタ21−１ないし21−Ｎを通過し
ない。したがって、ノードN12の電圧が０ボルトに進
む。それは、順次、ノードN12およびN13間のトランジス
タ26に生じる0.8ボルトのベース−エミッタ降下のた
め、ノードN13に−0.8ボルトの電圧を生じる。
アドレスビットA1−Anのどれか１つがハイになると、
それらのビットを受ける対応するトランジスタ21−１な
いし21−Ｎが電流“I"を導通させる。それはノードN12
に−0.8ボルトの電圧を生じ、これは順次ノードN13に−
1.6ボルトの電圧を生じる。
それらのビットを受ける対応するトランジスタ21−１な
いし21−Ｎが電流“I"を導通させる。それはノードN12
に−0.8ボルトの電圧を生じ、これは順次ノードN13に−
1.6ボルトの電圧を生じる。
換言すれば、抵抗24およびトランジスタ26によってノ
ードN13上に生じる電圧の揺れおよび電圧レベルは、入
力信号A1ないしAnに生じる電圧の揺れおよび電圧レベル
と同じである。−0.8ボルトおよび−1.6ボルトのこれら
のハイおよびローの電圧はノードN14上に０ボルトおよ
び−5.2ボルトの新しいハイおよびローの電圧を発生さ
せるために、ECL−CMOS電圧変換器を介して送られる。
メモリセル10を選択および非選択するために第１図のメ
モリではこのような電圧変換器が要求される。
ードN13上に生じる電圧の揺れおよび電圧レベルは、入
力信号A1ないしAnに生じる電圧の揺れおよび電圧レベル
と同じである。−0.8ボルトおよび−1.6ボルトのこれら
のハイおよびローの電圧はノードN14上に０ボルトおよ
び−5.2ボルトの新しいハイおよびローの電圧を発生さ
せるために、ECL−CMOS電圧変換器を介して送られる。
メモリセル10を選択および非選択するために第１図のメ
モリではこのような電圧変換器が要求される。
メモリセル10において、セットノードＳおよびリセッ
トノードＲは０ボルトおよび−5.2ボルトのハイおよび
ローの電圧状態を有する。したがって、メモリセルを非
選択することができるためには、ノードN14の電圧は−
5.2ボルトプラストランジスタ15および16のためのしき
い値電圧Vtの上および下に切換えることができなければ
ならない。１ボルトのしきい値電圧を想定すると、それ
は、ノード14の電圧は−4.2ボルトより上および下に切
換わらなければならないことを意味する。
トノードＲは０ボルトおよび−5.2ボルトのハイおよび
ローの電圧状態を有する。したがって、メモリセルを非
選択することができるためには、ノードN14の電圧は−
5.2ボルトプラストランジスタ15および16のためのしき
い値電圧Vtの上および下に切換えることができなければ
ならない。１ボルトのしきい値電圧を想定すると、それ
は、ノード14の電圧は−4.2ボルトより上および下に切
換わらなければならないことを意味する。
この基準は、ECL−CMOS変換器30がアドレスデコーダ2
0とメモリセル10との間に設けられるときに明らかに満
たされる。しかしながら、もし電圧コンバータ30が除去
されかつノードN13が直接ノードN14へ接続されれば、結
果的に生じるメモリは単純には働かないであろう、なぜ
ならばメモリセル10は常に選択されるからである。
0とメモリセル10との間に設けられるときに明らかに満
たされる。しかしながら、もし電圧コンバータ30が除去
されかつノードN13が直接ノードN14へ接続されれば、結
果的に生じるメモリは単純には働かないであろう、なぜ
ならばメモリセル10は常に選択されるからである。
さて第３図に戻ると、この発明の第２の実施例の詳細
が説明される。この実施例は第２図の実施例と同一であ
るが、例外として、放電回路60はアドレスデコーダ50と
同じ供給電圧よりもむしろ、メモリセル40と同じ供給電
圧で作動する。換言すれば、トランジスタ61は−5.2ボ
ルトよりもむしろ−3.4ボルトに接続されるドレインを
有する。この修正では、第２図の実施例よりもさらに電
力の節約が達成される。
が説明される。この実施例は第２図の実施例と同一であ
るが、例外として、放電回路60はアドレスデコーダ50と
同じ供給電圧よりもむしろ、メモリセル40と同じ供給電
圧で作動する。換言すれば、トランジスタ61は−5.2ボ
ルトよりもむしろ−3.4ボルトに接続されるドレインを
有する。この修正では、第２図の実施例よりもさらに電
力の節約が達成される。
この電力の節約はメモリ読出または書込サイクルの予
め選択された部分の間に生じる。同時に、制御信号PRES
EL−Ｐがハイであり、そのためトランジスタ61がターン
オンし、ノードN4を−3.4ボルトへ結合する。同時に、
１またはそれ以上のアドレス信号A1−Anがハイに強制さ
れ、それにより電流“I"は抵抗54を通過しかつ−2.4ボ
ルトの電圧をノードN2に発生する。
め選択された部分の間に生じる。同時に、制御信号PRES
EL−Ｐがハイであり、そのためトランジスタ61がターン
オンし、ノードN4を−3.4ボルトへ結合する。同時に、
１またはそれ以上のアドレス信号A1−Anがハイに強制さ
れ、それにより電流“I"は抵抗54を通過しかつ−2.4ボ
ルトの電圧をノードN2に発生する。
ノードN2が−2.4ボルトでノードN4が−3.4ボルトの状
態で、トランジスタ56はダイオード62xを介して接地か
ら何の電流も通過させない。もしもトランジスタ56が導
通したことを確実にされれば、ダイオード62xにおける
約0.8ボルトの順ダイオード降下が生じなければなら
ず、かつそれは、順次、ノードN3の電圧を−3.4＋0.8す
なわち−2.6ボルトに上昇させるであろう。したがっ
て、トランジスタ56のベースエミッタ電圧は−2.4ボル
トと−2.6ボルトまたは0.2ボルトとの間の差になるであ
ろう。しかし、トランジスタ56は、ベースエミッタが約
0.8ボルトだけ順バイアスされるまでターンオンしない
であろう。
態で、トランジスタ56はダイオード62xを介して接地か
ら何の電流も通過させない。もしもトランジスタ56が導
通したことを確実にされれば、ダイオード62xにおける
約0.8ボルトの順ダイオード降下が生じなければなら
ず、かつそれは、順次、ノードN3の電圧を−3.4＋0.8す
なわち−2.6ボルトに上昇させるであろう。したがっ
て、トランジスタ56のベースエミッタ電圧は−2.4ボル
トと−2.6ボルトまたは0.2ボルトとの間の差になるであ
ろう。しかし、トランジスタ56は、ベースエミッタが約
0.8ボルトだけ順バイアスされるまでターンオンしない
であろう。
したがって、読出／書込サイクルの予め選択された部
分の間、第３図のメモリの行の各々におけるトランジス
タ56がターンオフされる。そして、ターンオフされたト
ランジスタは電流を消費しない。
分の間、第３図のメモリの行の各々におけるトランジス
タ56がターンオフされる。そして、ターンオフされたト
ランジスタは電流を消費しない。
次に、第４図を参照して、この発明のさらに他の実施
例が説明される。この実施例は、第３図の実施例に類似
しており、例外として、放電回路60が異なる放電回路70
と置換えられている。この変形では、第４図のメモリは
第２図および第３図の先に説明した実施例よりも高速で
作動するであろう。
例が説明される。この実施例は、第３図の実施例に類似
しており、例外として、放電回路60が異なる放電回路70
と置換えられている。この変形では、第４図のメモリは
第２図および第３図の先に説明した実施例よりも高速で
作動するであろう。
放電回路70には、バイポーラトランジスタ71、Ｎチャ
ンネル電界効果トランジスタ72、および抵抗73が含まれ
る。これらのコンポーネントのすべてが、図示のよう
に、行ラインRxおよび−3.4ボルトの供給電圧の間に相
互接続される。そのような１つの放電回路70が行ライン
Rxの各々毎に存在する。
ンネル電界効果トランジスタ72、および抵抗73が含まれ
る。これらのコンポーネントのすべてが、図示のよう
に、行ラインRxおよび−3.4ボルトの供給電圧の間に相
互接続される。そのような１つの放電回路70が行ライン
Rxの各々毎に存在する。
読出／書込サイクルの予め選択された部分の間に、制
御信号PRESEL−Ｐがハイに進む。それはトランジスタ72
をターンオンし、トランジスタ71のベースを行ラインRx
に結合する。もしも行ラインがハイの電圧を有せば、ト
ランジスタ71はターンオンしかつそのベース電圧が−3.
4＋0.8すなわち−2.6ボルトに減少されるまで行ライン
を放電する。
御信号PRESEL−Ｐがハイに進む。それはトランジスタ72
をターンオンし、トランジスタ71のベースを行ラインRx
に結合する。もしも行ラインがハイの電圧を有せば、ト
ランジスタ71はターンオンしかつそのベース電圧が−3.
4＋0.8すなわち−2.6ボルトに減少されるまで行ライン
を放電する。
この放電が完全になった後、メモリセル40の実際の読
出／書込が、PRESEL−Ｐ制御信号をローに強制しかつア
ドレス信号A1−Anのすべてをローに強制することによっ
て行なわれる。これはノードN2の電圧を−０ボルトに上
昇させ、これにより順次、トランジスタ56が行ラインRx
を−0.8ボルトに充電する。第４図のメモリにおける行
ラインのこのような充電は迅速に行なわれる、なぜなら
ば行ラインのすべてがトランジスタ72によって互いに分
離されるからであり、かつそれはその行ラインに関連の
寄生容量を減少させる。比較すると、第２図および第３
図のメモリでは、行ラインRxのすべてがノードN4ないし
ダイオード62Xへ結合され、かつそのためノードN4は各
行ラインの寄生容量を増やす。
出／書込が、PRESEL−Ｐ制御信号をローに強制しかつア
ドレス信号A1−Anのすべてをローに強制することによっ
て行なわれる。これはノードN2の電圧を−０ボルトに上
昇させ、これにより順次、トランジスタ56が行ラインRx
を−0.8ボルトに充電する。第４図のメモリにおける行
ラインのこのような充電は迅速に行なわれる、なぜなら
ば行ラインのすべてがトランジスタ72によって互いに分
離されるからであり、かつそれはその行ラインに関連の
寄生容量を減少させる。比較すると、第２図および第３
図のメモリでは、行ラインRxのすべてがノードN4ないし
ダイオード62Xへ結合され、かつそのためノードN4は各
行ラインの寄生容量を増やす。
同様に、第４図のメモリの行ラインRxの放電が分離し
て行なわれる。各行ラインがダイオード72xを介してか
つ寄生容量を再び加えるノードN4を介して放電される第
２図および第３図のメモリと対比されるところである。
て行なわれる。各行ラインがダイオード72xを介してか
つ寄生容量を再び加えるノードN4を介して放電される第
２図および第３図のメモリと対比されるところである。
この発明の種々の好ましい実施例を詳細に説明してき
た。しかしながら、さらに、任意の変更および修正がこ
の発明の性質および精神から逸脱することなくこれらの
詳細に対してなされ得る。
た。しかしながら、さらに、任意の変更および修正がこ
の発明の性質および精神から逸脱することなくこれらの
詳細に対してなされ得る。
たとえば、第２図、第３図および第４図のメモリセル
40において、トランジスタ41および42は抵抗で置換えら
れることができる。また、トランジスタ45および46の一
方が、対応のビットラインに沿って除去されることがで
きる。
40において、トランジスタ41および42は抵抗で置換えら
れることができる。また、トランジスタ45および46の一
方が、対応のビットラインに沿って除去されることがで
きる。
さらに、第２図、第３図および第４図のアドレスデコ
ーダにおいて、多数のトランジスタ51−１ないし51−ｎ
はそのベースがECLロー選択信号を受ける１個のトラン
ジスタと置換えられてもよい。また、そのロー選択信号
の相補信号が固定された基準電圧Vrに変わってトランジ
スタ52のベースへ送られることができる。
ーダにおいて、多数のトランジスタ51−１ないし51−ｎ
はそのベースがECLロー選択信号を受ける１個のトラン
ジスタと置換えられてもよい。また、そのロー選択信号
の相補信号が固定された基準電圧Vrに変わってトランジ
スタ52のベースへ送られることができる。
したがって、この発明は図解された実施例に限定され
るのではなく、添付の請求の範囲によって規定されると
いうことが理解されるべきである。
るのではなく、添付の請求の範囲によって規定されると
いうことが理解されるべきである。
フロントページの続き (72)発明者 リー，ロー・シャン アメリカ合衆国、92129 カリフォルニ ア州、サン・ディエゴ、カミノ・デル・ シュエロ、13870 (72)発明者 マンス―リアン，ババック アメリカ合衆国、92037 カリフォルニ ア州、ラ・ホラ、カミニト・イースト・ ブルック、3269、ナンバー・210 (56)参考文献 特開 平３−152798（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (3)
- 【請求項１】メモリセルの行と、前記メモリセルの行の
ためのアドレス回路とを含むBICMOSメモリであって、前
記アドレス回路は、（a1）アドレスを受けるための入力
端子と、（a2）前記行が前記アドレスによって選択され
ないとき接地バスから第１の電圧へ電流を通過させ、前
記行が選択されるときは前記電流を通過させない１組の
並列バイポーラトランジスタと、（a3）前記接地バスへ
結合されるコレクタと、前記組のバイポーラトランジス
タにおける各コレクタに結合されるベースとを有するバ
イポーラ出力トランジスタとを含み、前記行における各
メモリセルは、（b1）前記接地バスと前記第１の電圧よ
りも大きさが小さい第２の電圧バスとの間に交差結合さ
れるコンプリメンタリ電界効果トランジスタと、（b2）
前記交差結合されたトランジスタのセットおよびリセッ
トノードと、（b3）前記ノードの１つに接続されるソー
スと、それぞれのビットラインに接続されるドレイン
と、１個の行ラインに接続されるゲートとを有するＮ−
チャネル電界効果トランジスタとを含み、 前記アドレス回路の前記バイポーラ出力トランジスタは
前記２の電圧バスへ放電回路を介して結合されるととも
に前記行ラインへ結合されるエミッタを有し、かつ 前記放電回路は制御信号を受ける制御入力を含み、かつ
前記制御信号に応答して、前記行ラインを前記第２の電
圧よりも１個の順バイアスされたダイオード電圧降下分
高い第３の電圧へ放電することによって前記バイポーラ
出力トランジスタをオフにするトランジスタ手段を含む
ことを特徴とする、BICMOSメモリ。 - 【請求項２】前記トランジスタ手段は前記行ラインへダ
イオードを介して結合されるソースと、前記制御入力へ
結合されるゲートと、前記第２の電圧バスへ結合される
ドレインとを有する１つの電界効果トランジスタを含
む、請求項１に記載のBICMOSメモリ。 - 【請求項３】前記トランジスタ手段は、前記行ラインへ
結合されるコレクタと前記第２の電圧バスへ結合される
エミッタとを有する１個のバイポーラトランジスタと、
前記行ラインへ結合されるソースと、前記制御入力に結
合されるゲートと、前記１個のバイポーラトランジスタ
のベースへ結合されかつ抵抗を介して前記第２の電圧バ
スへ結合されるドレインとを有する１個の電界効果トラ
ンジスタとを含む、請求項１に記載のBICMOSメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/569,673 US5047980A (en) | 1990-08-17 | 1990-08-17 | BiCMOS memory having memory cells connected directly to address decoders |
| US569,673 | 1990-08-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06500421A JPH06500421A (ja) | 1994-01-13 |
| JP3240136B2 true JP3240136B2 (ja) | 2001-12-17 |
Family
ID=24276379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51532191A Expired - Lifetime JP3240136B2 (ja) | 1990-08-17 | 1991-08-15 | Ｂｉ―ＣＭＯＳメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5047980A (ja) |
| JP (1) | JP3240136B2 (ja) |
| KR (1) | KR100201727B1 (ja) |
| WO (1) | WO1992003826A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453949A (en) * | 1994-08-31 | 1995-09-26 | Exponential Technology, Inc. | BiCMOS Static RAM with active-low word line |
| US5530392A (en) * | 1995-04-11 | 1996-06-25 | Cirrus Logic, Inc. | Bus driver/receiver circuitry and systems and methods using the same |
| US5663984A (en) * | 1995-05-04 | 1997-09-02 | Cirrus Logic, Inc. | High performance bus driving/receiving circuits, systems and methods |
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810556B2 (ja) * | 1986-04-17 | 1996-01-31 | 株式会社日立製作所 | 半導体メモリ回路 |
| US4858183A (en) * | 1987-06-02 | 1989-08-15 | Texas Instruments Incorporated | ECL high speed semiconductor memory and method of accessing stored information therein |
| JP2593894B2 (ja) * | 1987-11-16 | 1997-03-26 | 富士通株式会社 | 半導体記憶装置 |
-
1990
- 1990-08-17 US US07/569,673 patent/US5047980A/en not_active Expired - Lifetime
-
1991
- 1991-08-15 JP JP51532191A patent/JP3240136B2/ja not_active Expired - Lifetime
- 1991-08-15 WO PCT/US1991/005804 patent/WO1992003826A1/en unknown
-
1993
- 1993-02-15 KR KR1019930700421A patent/KR100201727B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| WO1992003826A1 (en) | 1992-03-05 |
| JPH06500421A (ja) | 1994-01-13 |
| US5047980A (en) | 1991-09-10 |
| KR100201727B1 (ko) | 1999-06-15 |
| KR930701816A (ko) | 1993-06-12 |
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