KR100338791B1 - 워드라인디코더/드라이버회로및방법 - Google Patents

Abstract

반도체 메모리에 대한 행선택 회로가 개시된다.

행선택 회로는 디코더 부 및 드라이버 부를 포함한다.

행선택 회로의 디코더 부는 각각의 다수의 행을 담당하는 복수의 디코더 회

로를 포함한다. 디코더의 두 단계가 행을 선택하는데 이용된다.

첫번째, 복수의 디코더 회로중의 하나가 선택된다.

두번째, 프리디코더가 선택된 디코더 회로에 의해 공급된 다수의 행중의 하

나를 동시적으로 선택하기 위해 제공된다.

단일 전류원이 특정한 회로와 결합된 다수의 행을 제공하는데 이용된다.

행선택 회로의 드라이버 부는 각 행에 대해 드라이버 회로를 포함한다.

각 드라이버는 인버터 단, 드라이버 단, 클램프 및 전압 기준 회로를 포함한다.

선택된 행에 대해, 드라이버 회로는 초고속 액세스 시간을 제공한다.

비선택된 행에 대해, 드라이버 회로는 최소의 전력을 소비한다.

Description

워드 라인 디코더/드라이버 회로 및 방법

발명의 배경

(발명의 분야)

본 발명은 반도체 메모리, 특히 고속 행선턱 회로 및 방법에 관한 것이다.

(종래의 기술에 대한 설명)

행선택 회로는 메모리어레이에 이용되며, (2^N)행 어레이는 행을 선택하기 위해 (N) 비트의 주소입력을 필요로 한다. 행선택 회로는 전형적으로 어레이의 각 행에 대한 디코더 회로 및 드라이버 회로를 포함한다. 각 디코더는 (N) 비트주소입력을 수신하고 해독하며, 그에 반응하여 어래이의 한 행이 선택된다.

선택된 행의 드라이버 회로는 선택된 행을 구동하여, 선택된 행상의 메모리셀 또는 다수의 메모리셀이 액세스 (판독 또는 기록) 되도록 허용한다.

이때 어레이의 다른 모든 행은 비선택된다. 마이크로프로세서 칩상에 캐시 메모리(caesehe memory)와 같은 어떤 응용에 대해서는, 빠른 액세스 시간이 요구된다.

종래의 행선택 회로는 야마구찌(Yamaguchi) 등에 의해 "IEEE Journal of Solid State Circuits" 의 1992년 2월 제 2호, 통권 제27권의 "1.5-ns Access Time, 78-um2 Memory-Cell Size, 64-kb ECL-CHOS SRAM"으로 표제된 논문에서 설명된다.

이 논문은 공동 이미터 결합 논리(ECL) NOR 게이트 구성을 사용하는 행선택 회로(제3B도) 를 교시한다. ECL 차동 구성의 제1 측상에, 두개의 트랜지스터(Q1 및 Q2)는 NOR 게이트 배열로 배열된다. 다수의 NOR 게이트 트랜지스터의 콜렉터는 하나의 노드(이후 "스위칭 노드" 로 인용됨) 에 함께 결합된다.

스위칭 노드는 풀업(pull up)저항을 통해 전원 레일(rail)에 결합된다.

스위칭 노드는 ECL 워드 라인 드라이버 트랜지스터(Qw)를 구동하는데 이용된다.

ECL 차동 구성의 제2 측상에, 제3 트랜지스터는 기준 전압(VBB) 에 결합된 게이트를 구비한다. 상기 차동 구성의 트랜지스터는 세개의 트랜지스터의 이미터에 결합된 전류원을 공유한다.

선택되기에 앞서, Q1 및 Q2는 ON으로 되고, 그리고 스위칭 노드는 풀다운(pull down)된다. 행선택 동작시에, Q1 및 Q2에 인가된 주소신호는 둘다 참 (로우) 으로 되고, 그리고 결과적으로 트랜지스터는 OFF로 된다.

상기 스위칭 노드는 저항을 통해 풀업되며, Qw는 ON으로 되고, 그리고 행이 선택된다. 상술된 행선택 회로는 몇가지 단점을 가진다.

NOR 더코더의 다중 트랜지스터는 스위칭 노드에 많은 양의 캐패시턴스를 생성시킨다. 다수의 NOR 게이트 트랜지스터가 모두 OFF되어, 행의 선택을 지시하는 경우에, 스위칭 노드에서의 캐패시턴스는 노드가 풀업될 수 있는 속도를 하락시킨다.

결과적으로 행의 액세스는 지연된다.

또다른 단점은 상기 회로가 많은 양의 전력을 소비한다는 것이다.

메모리어레이의 각 행은 전용 전류원을 포함한다.

이 전류원은 행이 선택되든지 또는 선택되지 않든지에 관계없이 전력을 낭비하고, 그에 따라서, 소정의 전력에 대해 메모리어레이의 크기가 제한된다.

종래의 행 드라이버 회로는 1988, IEEE 단극성 회로 및 기술 모임에서 아마구찌 구니히코(Kunihiko Yamaguchi) 등에 의한 "An Experimental Soft-Error Immune 64-Kb 3ns Bipolar Ram"으로 표제된 논문에서 설명된다. 이 논문은 2단 달링턴(Darlington) 드라이버 회로 (제 2도) 를 교시한다. 행선택 신호에 반응하여, 두개의 종속 트랜지스터는 행선택 신호의 전류를 증폭시키고 선택된 행을 풀업시킨다.

제1 방전회로는 두개인 종속 트랜지스터 사이의 중간 노드에 결합된다.

제2 방전회로는 달링턴의 두번째 단의 출력 (행을 구동시키는 노드) 에 결합된다.

저항은 제1 방전회로 및 제2 방전회로 사이에 결합된다.

상술된 드라이버 회로는 몇가지 단점을 가진다.

두개의 방전회로는 각각 정전류원을 포함한다. 이들 두개의 전류원은 행이 선택되든지 또는 선택되지 않든지에 관계없이 전력을 낭비한다.

따라서, 메모리어레이의 크기는 소정의 전력에 대해 제한된다.

상기 논문에서 기술되지 않더라도, 저항의 목적은 전류를 중간 노드로부터 제2 방전 경로로 분류(shunt) 시키는 것이라 여겨진다.

이것은 달링턴 구성의 오버슈트 (바운스) 를 감소시킨다.

그러나 저항은 비 오버슈트 조건이 드라이버 회로에 존재하는 경우라도, 항상 전류를 분류시키고 있기 때문에 드라이버 회로의 속도 성능을 저하시킨다.

상기 회로치 또다른 단점은 달링턴의 이득이 처리 종속적이다.

즉, 트랜지스터의 이득이 처리 변화에 종속적이다는 것이다.

발명의 요약

본 발명은 메모리머레이용 행선택 회로를 개시한다.

상기 행선택 회로는 종래의 회로에서 불가능한 최상의 속도 성능 및 감소된 전력 소비를 제공하는 등의 많은 새로운 특징을 포함한다.

상기 행선택 회로는 디코더 부 및 드라이버 부를 포함한다.

(디코더 부)

행선택 회로의 디코더 부는 복수의 디코더 회로를 포함하며, 각 디코더 회로는 다수의 행을 담당한다. 디코딩의 두개의 동시적인 단계가 행을 선택하는데 사용된다. 첫번째, 복수의 더코더 회로중의 하나가 선택되며, 두번째, 프리디코더 (predecoder)가 선택된 디코더 회로에 의해 담당된 다수의 행중의 하나를 선택하기 위해 제공된다.

각 디코더 회로는 차동의 한쌍으로 배열된 제1 트랜지스터 및 제2 트랜지스터, 단일 정전류원, 논리회로, 그리고 다수의 행을 포함한다.

각 행은 행선택 트랜지스터, 풀업 저항, 및 스위칭 노드를 가진다.

단일 프리디코더는 복수의 디코더 회로에 걸쳐 공유된다.

각 디코더에서, 차동 쌍의 제1 트랜지스터 및 제2 트랜지스터는 단일 전류원에 결합된 이미터를 가진다. 제1 트랜지스터는 기준 전압에 결합된 베이스를 가지며, 제2 트랜지스터는 디코더 논리회로의 출력에 결합된 베이스를 가진다.

각 행선택 트랜지스터는 제1 트랜지스터의 콜렉터와 풀업 저항 사이에 결합된 이미터-콜렉터 전류 경로를 가진다.

다수의 행선택 트랜지스터의 베이스는 프리더코더에 의해 선택적으로 가동된다.

행선택 동작동안에, 복수의 더코더 화로중의 하나가 선택된다.

특정한 디코더의 선택은 제1 부분집합(subset) 주소신호가 논리회로의 출력을 참 (로우) 으로 할 때 발생한다.

상기 디코더 논리회로로부터의 참 신호에 반응하여, 제2 차동 트랜지스터는 OFF로 되고, 그리고 전류원으로부터의 전류는 차동 쌍의 제1 트랜지스터를 통해 조절된다.

동시에, 제2 부분집합 주소신호에 반응하여, 프리디코더는 다수의 행선택 트랜지스터중의 하나를 가동시킴에 기해 특정한 디코더에 의해 담당된 행을 선택한다.

따라서, 전류 경로는 제1 트랜지스터의 이미터-콜렉터 경로, 가동된 행선택 트랜지스터의 이미터-콜렉터 경로, 및 마지막으로 선택된 행과 관련된 풀업 저항을 통해서, 특정한 디코더 회로와 결합된 단일 전류원 사이에 설정된다.

결과적으로, 선택된 행의 스위칭 노드는 풀다운되어, 행이 선택되게 된다.

본 발명의 디코더 배열은 많은 효과를 제공한다.

각 행에 대한 스위칭 노드는 디코더-논리회로와 대향되는 차동 쌍의 측으로 이동되며, 그 때문에 실질적으로 캐패시턴스로 인한 지연을 감소시킨다.

다수의 행중의 하나를 선택하는 프리디코더는 다수의 행이 단일 전류원에 의해 담당될 수 있게한다. 이에따라 더 적은 전류원이 요구되기 때문에 메모리어레이의 전력소비는 상당히 감소된다.

(드라이버 부)

상기 어레이의 각 행은 행이 선택되어지는 경우에 행을 구동하기 위해 사용되는 드라이버 회로에 의해 담당된다. 각 행에 대한 드라이버 회로는 인버팅 (inverting) 단, 오버슈트 클램프(overshoot clamp) 를 가진 드라이버 단, 및 Vss제너레이터를 포함한다. 상기 드라이버 회로의 다수의 단은 행이 선택되는 액세스 시간의 속도 증가를 위해 함께 작동한다.

상기 선택된 행에 대해, 인버팅 단은 스위칭 노드에서의 저전위신호를 고전위신호로 반전시킨다.

드라이버 단은 종속 이미터-폴로워 구성으로 배열된 몇개의 트랜지스터를 포함한다.

종속 이미터-폴로워 트랜지스터는 종래의 드라이버 회로에서 이전에 가능했던 것보다 더 빠르게 선택된 행을 풀업시키는 반전된 행선택 신호의 전류를 크게 증폭시킨다.

상기 소개의 클램프는 오버슈트의 조건동안에만 스위치 ON한다.

따라서 클램프는 정상동작동안에 드라이버 단의 이득을 감소시키지 않고 종래의 드라이버 회로보다 최상의 성능을 제공한다.

상기 예외적으로 빠른 액세스 시간에 부가하여, 상기 드라이버 단(50)은 다른 많은 혁신적인 특징을 가진다. 이들 특징은 드라이버 회로의 전류이득의 양을 적합시키고, 드라이버 회로의 전류이득이 실질적으로 독립적인 처리로 실행되도록 하며, 그리고 액세스후에 행을 재빨리 방전시키는 방전 경로를 제공하는 것을 포함한다.

또한 상기 드라이버 회로의 다수의 단은 행이 비선택되는시에 전력소실을 최소화하기 위해 함께 작동한다. 비선택된 행에 대해, 인버터는 비선택된 행의 스위칭 노드에서의 고전위를 Vss 제너레이터에 의해 설정된 더 낮은 임계 전압으로 반전시킨다.

Vss 의 전위는 드라이버 단의 종속 이미터-폴로워 구성에 걸리는 전압강하와 동일하게 세트된다. 따라서, 비선택된 행에 결합된 드라이버 단의 출력 노드에서의 전위는 근사적으로 0에 가깝다.

Vss 제너레이터는 드라이버 단에 대한 전류 미러(mirror)이다.

이 전류 미려는 비선택된 행에서의 전류 및 전압이 처리, 온도 및 전압변화의 경우에도 근사적으로 0으로 존재하도록 한다.

더욱이, 비선택된 행의 클램프 회로는 전류를 소실케 하지 않는다.

그러므로 비선택된 행에서의 DC전력소실은 무시할만하다.

본 발명의 행선택 화로는 수많은 효과를 제공한다.

상기 회로는 초고속 행 액세스 시간을 제공한다.

빠른 액세스 시간을 가정하면 회로에 의해 소실된 전류의 양은 최소이다.

이들 두가지 효과는 소정의 전력에 대해, 회로 설계자가 종래의 디코더/드라이버 회로에서 이전에 가능했던 것보다 더 빠른 액세스 시간을 가지는 더 큰 메모리 어레이를 설계할 수 있는 능력을 가지는 것을 의미한다.

마지막으로, 행선택 회로는 크기에 대한 적용도가 높다.

행선택 기술은 감소전 전력소비 때문에 더 큰 크기 (예를들어, 16K, 64K 등)의 메모리 어레이로 쉽게 채택될 수 있다. 따라서, 본 발명의 행선택 회로는 마이크로프로세서 칩상에 캐시 메모리처럼 어떤 고속 SRAM에 대해 특히 매우 적합하다.

바람직한 실시예의 설명

제 1도를 인용하면, 내장형 액세스 트리(EAT) 메모리어레이의 블럭도가 도시되어 있다. EAT 메모리는 마이크로프로세서 장치를 포함하는 반도체 다이(die) 상에 제1 레벨 캐시로써의 사용으로 의도된 8k 바이트 SRAM이다.

바람직한 실시예에서, 상기 어레이는 메모리셀의 256행 및 256열(R₍₁₎-R₍₂₅₆₎) 을 포함한다. 상기 행은 16행의 블럭으로 분할된다. 본 발명에서 특히 중요한 것은 "디코더"(10), "드라이버"(20), "프리디코더"(22) 로 명명된 소자들이다.

(행선택 블럭도)

제 2도를 인용하면, 본 발명의 행선택 회로가 도시되어 있다.

행선택 회로(10)는 주소 레지스터 뱅크(12) 및 디코더/드라이버 회로(14)를 포함한다. 레지스터 뱅크(12)는 8개의 레지스터 (도시되지 않음), 각 주소신호 A₁-A₈에 대한 각각의 레지스터, 및 고정레벨신호 (하이신호) 를 수신하기 위한 9번째 "가상(dummy)" 레지스터를 포함한다.

상기 디코더/드라이버(14)는 총 32개의 디코더 회로(18₍₁₎-18₍₃₂₎) 및 256개의 드라이버 회로(20₍₁₎-20₍₂₅₆₎) 를 포함한다.

드라이버 회로(20₍₁₎-20₍₂₅₆₎) 는 각각 메모리어레이에서의 각 행(R₍₁₎-R_(25S)) 과 결합된다. 각 디코더(18)는 8개의 행을 당당한다.

예를들어, 행(R₍₁₎-R₍₈₎) 은 디코더(18₍₁₎) 에 담당되며, 행(R₍₉₎-R₍₁₆₎)은 디코더(18₍₂₎)에 담당되는 등 행(R₍₂₄₉₎내지 R₍₂₅₆₎)을 포함한 행(R) 에 대해서는 마지막 디코더(18₍₃₂₎)에 의해 담당된다.

따라서, EAT메모리의 각 블럭에 대해 2개의 디코더 회로가 있다.

장기 더코더/드라이버 회로(14)는 복수의 디코더 회로(18₍₁₎-18₍₃₂₎)에 걸쳐 공유된 프리디코더(22)를 추가로 포함한다.

프리디코더(22)는 각각의 디코더 회로(18₍₁₎-18₍₃₂₎)에 인가된 8개의 출력신호(23)를 가진다. 프리디코더(22)의 8개의 출력신호(23)는 각 디코더(18)에 공급된 8개의 행에 각각 대응한다.

또한, 상기 디코더/드라이버 회로(14)는 레지스터 뱅크(12)의 가상 레지스터로부터 가상 비트를 수신하는 디스에이블 회로(24)를 포함한다. 디스에이블 회로(24)의 출력(25)은 디코더(18₍₁₎-18₍₃₂₎)로의 가상 비트의 도착을 지연시킨다.

지연은 행을 결정하기 위해, 즉 프리디코더의 선택을 전개시키기 위해 프리디코더(22)에 요구된 시간과 근사적으로 동일하다.

행선택 회로(10)는 2개의 클록신호인 세트클록펄스( φ₁) 및 리세트클록펄스 ( φ₂)로 구동된다. 행선택은 세트클록펄스( φ₁)로 이루어진다.

적당한 행 액세스 시간이후에, 리세트클록펄스( φ₂)가 발생하고 행선택 회로(10)는 다음 행선택 동작을 위한 준비로 리세트된다.

세트클록펄스( φ₁)의 발생과 함께, 주소 레지스터(12)는 16개의 신호 A₁-A₈(및 A₁-A₈의 보수) 를 각각 발생시킨다.

모든 디코더(18₍₁₎-18₍₃₂₎)는 제1 부분집합의 주소신호 A₄-A₈(및 A₄-A₈의 보수) 를 수신하고 특정한 디코더(18_(i)) 를 선택한다. 동시에, 프리디코더(22)는 제2 부분집합의 주소신호 A₁-A₃에 반응하여 8개의 출력신호(23)중의 하나를 선택한다.

따라서,특정한 디코더(18_(i))의 특정의 행(R_(i))이 선택된다.

선택된 행(R_(i))은 그의 대응하는 드라이버(20_(i))에 의해 구동된다.

이때 메모리어레이의 모든 다른 행은 비선택된다.

행선택 동안에, 가상 레지스터는 가상 비트를 로우상태로 세트시킨다.

상기는 디스에이블 회로(24)가 행의 정상적인 선택을 방해하지 못하도록 한다.

리세트 동안에, 주소 레지스터 신호 A₁-A₈(및 A₁-A₈의 보수) 는 모두 하이상태로 구동된다. 상기는 모든 디코더(18₍₁₎-18₍₃₂₎) 및 프리디코더(22) 출력이 무효이고 모든 행이 비선택되는 것을 확실하게 한다.

또한 가상 레지스터는 가상 비트를 하이상태로 리세트시킨다.

리세트 가장 비트는 디스에이블 회로(24)를 가동시키고 메모리어레이에서의 어떤 행의 허위 선택클 방지한다.

(디코더 회로)

제 3도를 인용하면, 디코더 회로(18₍₁₎)의 개략도가 실례로 도시되어 있다.

디코더 회로(18₍₁₎) 는 차동 트랜지스터(Q1 및 Q2), 풀다운 트랜지스터(Q3 및 Q4), 및 저항(R1 및 R2)을 포함한다.

Q3 및 R1은 차동 트랜지스터(Q1및 Q2)에 대해 정전류원을 제공한다.

5 개의 트랜지스터(Q5, Q6, Q7, Q8 및 Q9)를 포함하는 5-입력 OR 논리 게이트는 차동 쌍의 Q2측에 제공된다. 전류 조정 노드(C) 는 차동 쌍의 Q1측에 제공된다.

또한 디코더 회로(18_(i)) 는 디스에이블 트랜지스터(Q10) 를 포함한다.

디코더(18₍₁₎)에 담당된 행(R₍₁₎-R₍₈₎)은 행선택 트랜지스터(QR₍₁₎-QR₍₈₎), 행스위칭 노드(F₍₁₎-F₍₈₎), 및 저항(R₃) 을 각각 포함한다.

Q1은 기준 전압(Vb3)에 결합된 베이스, 노드(C)에 결합된 콜렉터, 및 노드 (D)에 결합된 이미터를 가진다. Q2는 노드(E)에 결합된 베이스,기준 전압(Vcc)에 결합된 콜렉터, 및 노드(D) 에 결합된 이미터를 가진다.

Q3은 기준 전압(Vcs)에 결합된 베이스, 노드(D)에 결합된 콜렉터, 및 저항(R1)을 통해 Vee에 결합된 이미터를 가진다. Q4는Vcs에 결합된 베이스, 노드(E)에 결합된 콜렉터, 및 저항(R2)들 통해 Vee에 결합된 이미터를 가진다.

Q10은 디스에이블 회로(24)의 출력에 결합된 베이스, Vee에 결합된 콜렉터, 및 노드(C)에 결합된 이미터를 가진다.

Q5, Q6, Q7, Q8 및 Q9는 루즈신호 A₈-A₄(또는 A₈-A₄의 보수) 의 한 조합에 각각 결합된 베이스를 가진다. 트랜지스터(Q5-Q9)의 콜렉터는 기준 전압(Vcc)에 각각 결합되고 이미터는 노드(E) 에 각각 결합된다.

노드(E) 는 트랜지스터(Q5-Q9) 로 정의된 OR 함수의 출력으로 고려된다.

나머지 31개의 디코더 회로(18₍₂₎-18₍₃₂₎)는 디코더 논리입력이 주소신호 A₈-A₄(및 A₈-A₄의 보수)의 다른 조합에 모두 결합된다는 것 이외에 디코더 회로(18₍₁₎) 와 같다.

결과적으로, 어떤 소정의 주소입력에 대해 32개의 디코더중의 하나가 선택된다.

디코더가 주소 레지스터 출력에 결합되는 방법은 잘 알려져 있기 때문에, 여기에 상세히 설명되지 않는다.

행선택 (QR₁-QR₈) 트랜지스터의 각 콜펙터는 각각 풀업 저항(R3)을 통해 Vcc에 결합된다. 트랜지스터(QR1-QR8)의 이미터는 전류 조정 노드(C)에 각각 결합된다. 트랜지스터((QR1-QR8)는 각각 프리디코더(22)의 8개의 출력에 결합된 베이스를 가진다.

디코더 회로(18)의 리세트동안, 가상 비트는 가상 레지스터에 의해 하이 (참) 상태로 리세트된다.

디스에이블 회로(24)론 통해 리세트 비트는 각 디코더(18₍₁₎-18₍₃₂₎)의 Q10을각각 ON시킨다.

결과적으로, 각 디코더(18₍₁₎-18₍₃₂₎)에서, 전류 경로는 Q3 및 R1에 의해 설정된 전류원으로부터 Q1, 노드(C), 및 Q10을 통해 Vcc로 설정된다. 상기 전류 경로는 리세트동안 프리디코더(22)의 모든 출력은 거짓신호이기 때문에 필수적이다.

전류원(Q3 및 R1)으로부터의 전류는 Q10을 통해 조정되며, 프리디코더(22)에 의한 행의 유효선택에 앞서 임의의 행선택 트랜지스터(QR1-QR8)를 통해 허위 도전을 방지한다.

소정의 주소(A₁-A₈)에 반응하는 행(R_(i))의 선택에 있어서의 행선택 회로(10)의 동작이 이제 설명된다.

설명을 위해, 디코더(18₍₁₎)와 결합된 행(R₍₇₎)의 선택이 일예로써 사용된다.

행(R₍₇₎)은 세트클록펄스( φ₁)가 발생하는 경우에 선택되며, 다음과 같이 동작한다.

1. 주소신호(A₁-A₈) 는 32개의 디코더(18₍₁₎-18₍₃₂₎)중 디코더(18₍₁₎) 를 선택한다. 바꿔말하면, 즉 선택된 디코더(18₍₁₎)에 대해 트랜지스터(Q5 내지 Q9)의 베이스에 각각 인가된 주소신호는 모두 로우신호이다.

노드(E)는 트랜지스터(Q5-Q9)가 OFF이기 때문에 Q4에 의해 풀다운된다.

Q1의 베이스매시의 전위(Vb3)는 Q2의 베이스에서의 전위보다 더 크기 때문에, 전류는 Q2 대신에 Q1을 통해 조정된다.

2. 주소신호(A₁-A₃) 는 QR₇의 베이스에 결합된 프리디코더(22)의 7번째 출력이 참 (하이) 상태로 되게하고 QR₇은 ON으로 된다.

선택된 행(R₍₇₎)에 대해, 전류 경로가 설정된다.

전류는 전류원으로부터 제1 차동 트랜지스터(Q1), 전류 조절 노드(C), QR₇의 이미터-콜렉터 경로를 통하며, R₇과 결합된 저항(R3)을 통해 전원(Vcc)에서 조정된다. 결과적으로, 노드(F₍₇₎)에서의 전위는 풀다운되며, 행의 선택을 지시한다. 바람직한 실시예에서, 선택된 노드(F₍₇₎)는 근사적으로 Vcc 이하의 2V로 풀다운된다. 바람직한 실시예에서, Vee = 5.0V이다.

3. 디스메이블 회로(24)로부터의 지연 세트 (로우) 가상 비트가 디코더 (18₍₁₎) 에 도달하여 Q10을 차단시키면 거의 동시에 디코더(18₍₁₎) 및 프리디코더 (22)의 출력은 유효하게 된다.

결과적으로, 전류원(Q3 및 R1)으로부터의 전류는 상기 정의된 경로에서 조정된다. 여기에서,디코더(18₍₁₎)와 결합된 다른 행이 선택되지 않는 이유를 주목하는 것이 필요하다. 나머지 행선택 트랜지스터( QR₁-QR₆, 및 QR₈)는 프리더코더(22)에 의해 가동되지 않는다. 따라서, 이들 행에 대해 상술된 전류 경로는 설정되지 않고 스위칭 노드(F₍₁₎-F₍₆₎, 및 F₍₈₎)는 하이상태로 존재한다.

또한 선택되지 않을 경우에 디코더 회로(18)의 동작을 주목하는 것이 필요하다.

입력(A₄-A₈) 중의 하나이상이 하이상태이면, 각각 대응하는 트랜지스터(Q9-Q5) 는 ON으로 된다. 결과적으로, 노드(E) 는 Vcc로 풀업된다.

노드(E) 에서의 전위는 Vb3보다 더 크기 때문에, 전류는 Q1 대신에 Q2를 통해 조정되고, 그리하여 이 디코더와 결합된 행은 선택될 수 없다.

대안적인 실시예에서, 디코더 회로(18)는 다소 간소화된다.

상기 간소화는 디코더 회로(18)로부터의 트랜지스터(Q2,Q4) 및 저항(R2)의 제거에 의해 수행된다. Q5-Q9의 이미터는 노드(D)에 직접 결합된다.

상기 실시예는 제 3도에 도시된 디코더와 같은 방식으로 작동한다.

(드라이버 회로)

제 4도를 인용하면, 본 발명의 드라이버 회로(20_(i)) 의 개략도가 도시되어 있다. 각 드라이버 회로(20_(i))는 인버터 단(40), 드라이버 단(50), Vss 제너레이터 (60) 및 클램프 전압 기준 제너레이터(70)를 포함한다.

인버터 단(40)은 PMOS 트랜지스터(P44) 및 NMOS 트랜지스터(N46) 를 구비한 인버터(42)를 포함한다. P44의 게이트는 행선택 노드(F_(i))에 결합되고, 그리고 P44의 소스-드레인 전류 경로는 Vcc와 노드(6)사이에 결합된다.

N46 의 게이트는 행스위칭 노드(F_(i))에 결합되고, 그리고 N46의 소스-드레인 전류 경로는 노드(G) 와 노드(H) 사이에 결합된다. 출력 노드(G) 는 Vcc와 Vss 사이에서 스윙(swing) 된다. 바람직한 실시예에서, Vss는 근사적으로 1.7V이다.

드라이버 단(50)은 종속 3단 이미터-폴로워 구성으로 배열된 단극성 트랜지스터(Q52), 단극성 트랜지스터(Q54), 및 단극성 트랜지스터(Q56), 다이오드(D1), 다이오드(D2), 다이오드(D3), 및 클램프 다이오드(D7), 그리고 NMOS 트랜지스터 (N58) 및 NMOS 트랜지스터(N60)를 포함한다. 트랜지스터(Q52)의 베이스는 노드(G)에 결합되며, 이미터는 노드(I) 에 결합되고, 그리고 콜렉터는 Vcc에 결합된다.

트랜지스터(Q54)의 베이스는 노드(I)에 결합되며, 이미터는 노드(J)에 결합되고, 그리고 콜렉터는Vcc에 결합된다. 트랜지스터(Q56)의 베이스는 노드(J)에 결합되며, 이미터는 노드(K) 에서의 행(Ri) 에 결합되고, 그리고 콜렉터는 Vcc에 결합된다.

D1은 노드(I) 와 노드(J) 사이에 결합되며, D2는 노드(J) 와 노드(K) 사이에 결합되고, 그리고 D3은 노드(L) 및 Vee 사이에 결합된다.

클램프 다이오드(D7)는 노드(I) 와 클램프 기준 전압 회로(70) 사이에 결합된다.

N58 의 게이트는 Vdd에 결합되고, 그리고 소스-드레인 전류 경로는 노드(J) 와 노드(L) 사이에 결합된다.

N60 의 게이트는 Vdd에 결합되고, 그리고 소스-드레인 전류 경로는 노드(K) 와 Vee 사이에 결합된다.

Vss 제너레이터(60)는 3단 이미터-폴로워 구성으로 배열된 단극성 트랜지스터(Q62), 단극성 트랜지스터(Q64), 및 단극성 트랜지스터(Q66), 다이오드(D4), 다이오드(D5) 및 다이오드(D6), 그리고 NMOS 트랜지스터(Q68) 및 전류원(69)을 포함한다.

트랜지스터(Q62, Q64 및 Q66) 및 다이오드(D4, D5,및 D6)는 각각 드라이버 단(50)의 트랜지스터(Q52, Q54 및 Q56) 및 다이오드(D1, D2, 및 D3)와 크기 및 방향면에서 일치된다.

트랜지스터(Q62) 의 베이스 및 콜렉터는 노드(H) 에 결합되고, 그리고 이미터는 노드(M)에 결합된다. 트랜지스터(Q64)의 베이스는 노드(M)에 결합되며, 이미터는 노드(N) 에 결합되고, 그리고 콜렉터는 노드(H) 에 결합된다.

트랜지스터(Q66)의 베이스는 노드(N)에 결합되며,이미터는Vee에 결합되고, 그리고 콜렉터는 노드(H)에 결합된다. D4는 노드(N)와 노드(N) 사이에 결합되며, D5는 노드(N) 와 Vee 사이에 결합되고, 그리고 D6은 노드(P) 와 Vee 사이에 결합된다.

N68의 게이트는 Vdd에 결합되고, 그리고 소스-드래인 전류 경로는 노드(N) 와 노드(P) 사이에 결합된다.

전류원(69)은 Vcc와 노드(H) 사이에 결합된다. 바람직한 실시예에서, 전류원 (69)은 Vss제너레이터(60)에서의 전류를 발생시키고 설정시키는데 이용된다.

Vcc와 노드(H) 사이에 전압은 비교적 크기때문에, 저항과 같이 단순한 전류원으로 충분하다. 다른 응용으로, 트랜지스터를 사용하는 더 세밀한 전류원이 사용될 수 있다.

클램프 전압 기준 제너레이터(70)는 단극성 트랜지스터(Q72), 다이오드(D8)및 다이오드(D9), 그리고 저항(R4 및 R5)을 포함한다.

트괜지스터(Q72) 의 베이스는 Vcs에 결합되며, 콜렉터는 노드(S) 에 결합되고, 그리고 이미터는 R5를 통해 Vee에 결합된다.

D8, D9 및 R4는 Vcc와 노드(S)사이에 직렬로 결합된다. 노드(S)에서 발생된 기준전압은 Vcc 이하의 D8, D9 및 R4에 걸리는 전압강하와 근사적으로 동일하다.

행(R_(i))이 선택되는 경우에 드라이버 회로의 동작이 이제 설명된다.

앞서 언급된 스위칭 노드(F_(i))는 행(R_(j))이 선택되는 경우에 풀다운 (근사적으로 2.0V)된다. 인버팅 단(40)은 노드(F_(i))에서의 행선택 신호를 수신하고 노드(G)에서 행선택 신호를 반전시킨다. 노드(F_(i))에서의 로우신호는 P44를 ON시킨다.

따라서 노드(G) 는 Vcc로 풀업되어 반전을 완료한다.

드라이버 단(50)은 반전된 행선택 신호를 수신, 증폭 및 변환하고 선택된 행(R_(i))을 구동시키는 역할을 수행한다.

노드(G) 에서의 Vcc 전위는 Q52를 ON시켜 노드(I) 를 풀업시키며, 차례로 Q54를 ON시켜 노드(J) 를 풀업시키고, 마지막으로 Q56을 ON시켜 노드(K) 를 풀업시킨다.

Q52, Q54 및 Q56은 3단 이미터-폴로워 구성으로 배열되기 때문에, 노드(G) 에서의 전류는 크게 증폭되고 출력 노드(K) 는 선택된 행(R_(i))을 구동시키기 위해필요한 적합한 전압으로(Vcc에 대하여) 변환된다.

트랜지스터(N60) 는 전류원으로써 작동한다.

노드(K)에서 많은 양의 전류의 발생은 종래의 드라이버 회로에서 이전에 가능했던 것보다 매우 빠르게 선택된 행(R_(i))의 풀업이 발생가능하게 한다.

따라서, 행상의 메모리셀 또는 다수의 메모리셀의 액세스는 이전에 가능했던 것보다 매우 빠르게 발생한다.

예외적으로 빠른 액세스 시간에 부가하여, 드라이버 단(50)은 또한 다른 많은 혁신적인 특징을 가진다.

이들 특징든 회로의 전류 이득의 양을 적합시키며 회로의 전류이득을 처리 독립적으로 형성하며, 회로의 오버슈트를 제거하고, 그리고 행이 비선택되는 경우에 자동적으로 차단하는 전류원을 포함하며, 이에 따라 비선택된 행에서의 전력소비가 최소화된다.

드라이버 단은 노드(K)에서 행을 구동하기 위해 사용된 전류 증폭의 양을 제어하도록 적합될 수 있다.

3 단 이미터-폴로워 구성의 제1 단(Q52) 에서 전류이득( β )의 양은 처리 종속적이다. 그러나 제2 단( Q54및 D1) 및 제3 단( Q56및 D2)에서 이득은 선택적으로 제어가능하다. 예를들어, 제2 단의 이득은 다이오드(D1)의 유효 이미터 영역에 의해 분배된 트랜지스터(Q54)의 유효 이미터 영역과 다이오드(D1)의 유효 이미터 영역의 합에 의해 결정된다. 제3 단의 이득은 다이오드(D2)와 Q56 사이에서 상기와같은 관계에 의해 정의된다. 바람직한 실시예에서, 제1 단의 이득은 근사적으로 100이며, 제2단의 이득은 6이고 제3 단의 이득은 9이다.

제2 단 및, 제3 단의 이득이 독립적인 처리인 것을 주목할 필요가 있다.

바꿔 말하면, 처리변화가 각 트랜지스터의 이득( β )을 한 웨이퍼(wafer) 실행으로부터 다음 웨이퍼 실행에서 다르게 하는지의 여부에 상관없이, 단 2 및 단 3 사이에 이득율은 한 웨이퍼 실행으로부터 다음 웨이퍼 실행에 비교적 일정하게 존재할 것이다.

드라이버 단(50)의 3단 이미터-폴로워 구성에 존재하는 유효한 인덕턴스는 전압 오버슈트의 문제를 발생시킨다. 이 문제를 완화시키기 위해, 드라이버 단은 클램프 다이오드(D7) 및 다이오드(D1 및 D2)를 적합하게 활용한다.

노드(I) 에서의 전압이 클램프 전압 기준 제너레이터(70)에 의해 설정된 전압 기준 이상의 D7의 ON 전압을 초과할 때, 이 초과 전류는 Q72를 통해 Vee로 분류되어, 노드(I) 에서의 전압 오버슈트를 제거한다.

유사한 방법으로, 다이오드(D1 및 D2)는 각각 노드( J 및 K )에서의 Q54 및 Q56의 DC 전류이득을 감소시켜 오버슈트를 방지한다.

클램프 다이오드는 정상조건동안에 OFF로 존재하기 때문에, 전류가 드라이버 회로(50)로부터 분류되지 않는다.

따라서 종속 이미터-폴로워 트랜지스터와 연관된 실제적인 오버슈트 문제는 드라이버 회로(50)의 속도 성능을 감소시키지 않고 실질적으로 제거된다.

또한 드라이버 회로(20)는 행의 비선택동안에 전력소비를 감소시키도록 효과적으로 설계된다. 비선택된 행(R_(i))에 대해, 스위칭 노드(F_(i))는 고전위에서 존재한다.

그러므로, 노드(G)에서의 인버터 단(40)의 출력은 Vss로 존재한다.

드라이버 단(50)에 인가된 Vss 전압은 트랜지스터(Q52, Q54 및 S56) 각각에 대하여 다이오드 하강을 감소시킨다.

순효과는 노드(K) 에서 전압이 근사적으로 0 값과 동일하다는 것이다.

행의 비선택동안에, 트랜지스터(N60)를 통한 행 방전 경로는 노드(K)가 본질적으로 Vee로 존재하기 때문에 무시할만한 전력을 소실한다.

부가적으로 N60은 노드( I 및 J )를 방전시키기 위해 D1 및 D2를 통해 풀다운 전류를 제공한다. 유사하게, 트랜지스터(N58) 및 다이오드(D3)는 노드( I 및 J )에 대해 상기와 같은 기능을 수행한다.

정합된 소자를 가지는 Vss 제너레이터(60)는 Vee에 관하여 드라이버 단(50)에 대한 전류미러이다. 전류미러는 비선택된 행의 노드(K)에서의 전류소실이 처리, 온도, 전압 또는 다른 변화의 경우라도 근사적므로 0에 존재하도록 한다.

마지막으로, 클램플링 다이오드(D7)는 행의 비선택동안에 비활동적이고 그러므로 전력을 소실하지 않는다. 또한 상기는 메모리어레이의 전력소비를 유효하게 감소시킨다.

드라이버 회로의 상술된 특징은 무시할만한 노드(K)에서의 직류 전력 소실을 제공하는 것이다. 각 비선택된 행에 의해 소비된 전력의 양은 실질적으로 종래의드라이버 회로보다 더 적다.

따라서, 소정의 전력에 대해 매우 더 큰 메모리 어레이가 사용될 수 있다.

바람직한 실시예에서, 복수의 행은 단일 Vss 제너레이터 회로(60) 및 단일 클램프 전압 기준 제너레이터 회로(70)를 공유할 수 있다.

예를들어, 단일 Vss 제너레이터 회로(60) 및 단일 클램프 전압 기준 제너레이터 회로(70)는 4개의 개별적인 행을 담당할 수 있다.

제 5도를 인용하면, 본 발명의 대안적인 실시예가 도시되어 있다.

이 실시예는 클램플링 다이오드(D7) 대신에 사용된 클램플링 전제 효과 트랜지스터(FET)(90) 를 포함한다. FET(90)는 역붕괴(reverse breakdown) 되기 어렵다.

또한 FET(90)의 사용은 클램프 전압 기준 제너레이터(70)의 사용요구를 제거한다.

제 5도와 드라이버 회로(20_(i))의 작동은 제 4도에 대해 상기에 설명된 것과 본질적으로 동일하다.

본 발명온 첨부하는 명세서에 설명된 실시예에 관련하여 설명되어 있지만, 다른 대안, 실시예 및 수정은 당업자에게는 명백할 것이다.

예를들어, 본 발명의 행선택 회로는 임의의 크기 메모리로 설계될 수 있다.

상기 명세서는 단지 적절한 예이고, 본 발명의 진정한 영역 및 정신이 다음의 청구항에 의해 개시되도록 의도된다.

제 1도는 본 발명의 EAT 메모리어레이의 블록도,

제 2도는 본 발명의 행(row) 선택 회로의 블록도,

제3도는 본 발명의 디코더의 개략 회로도,

제 4도는 본 발명의 드라이버 회로의 개략도,

제 5도는 본 발명의 제2 실시예에 따른 드라이버 회로의 개략도.

Claims (38)

1. 다수의 행,

   다수의 행중의 하나를 선택하는 행 디코더; 및

   전류원, 제1 트랜지스터 및 제2 트랜지스터를 포함하고 전류원으로부터 다수의 행중의 선택된 행에 전류를 제공하기 위하여 행 디코더와 다수의 행 사이에 결합된 차동 쌍; 을 포함하는 것을 특징으로 하는 반도체 메모리 회로.
2. 제1항에 있어서, 다수의 행중의 하나가 선택되는 경우에, 정전류원으로부터의 전류는 전류원으로부터 선택된 행에 스위치되는 것을 특징으로 하는 회로.
3. 제1항에 있어서, 행 디코더는 차동 쌍의 제2 트랜지스터에 결합된 디코더 논리 회로를 포함하는 것을 특징으로 하는 회로.
4. 제3항에 있어서, 전압 기준은 차동 쌍의 제1 트랜지스터의 제어전극에 결합되고 디코더 논리회로는 차동 쌍의 제2 트랜지스터의 제어전극에 결합되는 것을 특징으로 하는 회로.
5. 제1항에 있어서, 각각의 다수의 행은 행선택 노드 및 풀업 저항을 더 포함하는 것을 특징으로 하는 회로.
6. 제5항에 있어서, 각각의 다수의 행은 행선택 트랜지스터를 더 포함하는 것을 특징으로 하는 회로.
7. 제6항에 있어서, 디코더 회로에서 행이 선택되는 경우에, 전류원으로부터의 전류는 행선택 트랜지스터 및 풀업 저항을 통해 스위치되며, 그리하여 선택된 행에 대한 행선택 노드를 풀 다운시키는 것을 특징으로 하는 회로.
8. 제7항에 있어서, 각각의 다수의 행은 스위칭 노드에 결합된 드라이버 회로 및 인버터를 포함하는 것을 특징으로 하는 회로.
9. 제1항에 있어서, 다수의 행중의 하나를 선택하는 프리디코더를 더 포함하는 것을 특징으로 하는 회로.
10. 제2항에 있어서, 디코더 회로가 비선택되는 경우에, 전류 경로는 차동 쌍의 제2 트랜지스터 및 전류원을 통해 전원으로 설정되는 것을 특징으로 하는 회로,
11. 행선택 신호를 수신하기 위해 결합된 입력 노드;

    행선택 신호를 증폭하기 위한 드라이버 단;

    드라이버 단에서의 오버슈트의 효과를 감소시키기 위해 드라이버 단에 결합된 스위칭 클램프;

    증폭된 행선택 신호를 출력하기 위한 출력 노드; 및

    출력 노드에 결합되고 증폭된 행선택 신호에 반응하여 선택되어지는 행; 을 포함하는 것을 특징으로 하는 반도체 메모리상의 드라이버 회로.
12. 제11항에 있어서, 증폭기 단은 행선택 신호의 전류를 증폭시키기 위해 종속 이미터- 폴로위 구성으로 배열된 복수의 트랜지스터를 포함하는 것을 특징으로 하는 회로,
13. 제11항에 있어서, 증폭기 단은 3단 종속 이미터- 폴로워 트랜지스터를 포함하는 것을 특징으로 하는 회로.
14. 제11항에 있어서, 스위칭 클램프는 증폭기 단에서 소정의 전압이 초과되는 경우에 스위치 ON되며, 그리하여 증폭기 단으로부터 전류를 분류함으로써 증폭기 단에서의 오버슈트의 효과를 최소화하는 것을 특징으로 하는 회로.
15. 제11항에 있어서, 증폭기 단의 전류 이득은 선택적으로 제어되는 것을 특징으로 하는 회로.
16. 제15항에 있이서, 증폭기 단의 이득은 증폭기 단과 각각 결합된 다이오드 및트랜지스터의 유효한 이미터 크기를 변화시켜 선택적으로 제어되는 것을 특징으로 하는 회로.
17. 제16항에 있어서, 증폭기 단의 이득은 처리 독립적인 것을 특징으로 하는 회로.
18. 제11항에 있어서, 증폭기 단은 증폭기단의 행 구동작동동안에 전류원으로써 가동하는 방전 경로를 포함하는 것을 특징으로 하는 회로.
19. 제18항에 있어서, 방전 경로의 전류원은 드라이버 단과 결합된 행이 비선택되는 경우에 자동적으로 차단되는 것을 특징으로 하는 회로.
20. 제11항에 있어서, 행선택 신호를 반전시키고 반전된 행선택 신호를 드라이버 단의 입력 노드에 제공하기 위해 결합된 인버터 단을 더 포함하는 것을 특징으로 하는 회로.
21. 제20항에 있어서, 인버터 단은 제1 전압 범위에서 작동하는 행선택 신호를 제2 전압 범위에서 작동하는 반전된 행선택 신호로 반전시키고 변환하는 것을 특징으로 하는 회로.
22. 제1 전압에서의 행비선택 신호를 수신하고 행비선택 신호를 제2 전압으로 변환하는 변환 단,

    행;

    제2 전압과 근사적으로 동일한 전압강하를 가지며, 변환 단 및 행 사이에 결합된 드라이버 단; 및

    드라이버 단에 결합된 행에서의 전류 소실을 감소시키기 위해 드라이버 단에 결합된 전류 미러(mirror); 를 포함하는 것을 특징으로 하는 반도체 메모리상의 회로.
23. 제22항에 있어서, 제2 전압을 설정하기 위해 변환 단에 결합된 전압 기준 회로를 더 포함하는 것을 특징으로 하는 회로.
24. 제22항에 있어서, 전류 미러는 종속 이미터- 폴로워 구성으로 배열된 복수의 트랜지스터를 포함하는 것을 특징으로 하는 회로.
25. 제22항에 있어서, 드라이버 단은 종속 이미터- 폴로워 구성으로 배열된 복수의 트랜지스터를 포함하는 것을 특징으로 하는 회로.
26. 제22항에 있어서, 행에서의 전압은 근사적으로 0인 것을 특징으로 하는 회로.
27. 각각 다수의 행에 결합되는 복수의 디코더 회로를 제공하는 단계;

    각각의 복수의 디코더 회로에 대해 전류원, 제1 트렌지스터 및 제2 트랜지스터를 포함하는 차동 쌍을 제공하는 단계;

    복수의 디코더 회로중에 특정한 디코더 회로를 선택하는 단계;

    주소입력에 반응하여 특정한 디코더에 결합된 다수의 행중 하나를 선택하는 단계; 및

    선택된 행을 선택하도록, 선택된 행 및 특정한 디코더와 결합된 단일 전류원 사이에 전류 경로를 설정하고 전류를 통하게 하는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리어레이에서 행 선텍방법.
28. 제27항에 있어서, 선택된 행에 대해 행선택 신호를 발생시키도록, 설정된 전류 경로를 따라서 스위칭 노드를 풀다운시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
29. 제27항에 있어서, 선택된 행을 구동하기 위해 행선택 신호를 구동하는 단계를 더 포함하는 것을 특징으로 하는 방법.
30. 제27항에 있어서, 선택된 행상의 메모리셀을 액세스하는 단계를 더 포함하는 것을 특징으로 하는 방법.
31. 증폭 단의 입력 노드에서의 신호를 수신하는 단계;

    직렬의 종속 증폭기 단에서 행선택 신호를 증폭하는 단계;

    증폭된 행선택 신호에 반응하여 메모리어레이에서 선택된 행에 결합된 출력 노드를 풀업하는 단계; 및

    종속 증폭기 단에서 전압 오버슈트 조건의 경우에, 종속 증폭기 단으로부터 초과 전류를 분류시키기 위해 클램프를 ON시키는 단계;를 포함하는 것을 특징으로 하는 메모리어레이에서 선택된 행을 구동하는 방법.
32. 제31항에 있어서, 증폭기 단의 입력 노드에서의 신호를 수신하는 단계이전에 신호를 반전시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
33. 제31항에 있어서, 증폭하는 단계는 신호의 전류이득을 증가시키는 단계를 포함하는 것을 특징으로 하는 방법.
34. 제31항에 있어서, 증폭하는 단계는 이미터- 폴로워 구성으로 배열된 복수의 트랜지스터를 통해 행선택 신호를 증폭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
35. 제31항에 있어서, 선택된 행이 선택되어진 후에 출력 노드를 방전시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
36. 제1 소정의 전압에서 행비선택 신호를 수신하는 단계;

    행비선택 신호를 제2 소정의 전압으로 변환하는 단계;

    제2 소정의 전압의 변환된 행비선택 신호를 제2 소정의 전압과 근사적으로 동일한 전압강하를 가지는 드라이버 회로의 입력 노드에 인가하는 단계;

    드라이버 회로의 출릭 노드에 행비선택 신호를 출력하는 단계, 및

    출력 노드에서의 전류 소실을 최소화하는 전류 미러를 제공하는 단계;를 포함하는 것을 특징으로 하는 메모리어레이에서 비선택된 행의 전력소비를 감소시키는 방법.
37. 제36항에 있어서, 제1 소정의 전압은 기준 전압 회로에 의해 설정되는 것을 특징으로 하는 방법.
38. 행선택 신호 또는 행비선택 신호를 수신하는 입력 노드;

    행선택 신호 또는 행비선택 신호를 변환하는 변환기;

    변환된 행선택 신호를 증폭하거나, 또는 행비선택 신호에 반응하여 증폭기 단의 전력소실을 최소화하기 위해 행비선택 신호의 전위를 감소시키는 증폭기 단;

    행선택 신호에 반응하여 증폭기 단에서의 오버슈트의 효과를 감소시키기 위해 증폭기 단에 결합된 클램프;

    행선택 신호에 반응하여 선택되거나 행비선택 신호에 반응하여 비선택되고 증폭기 단의 출력에 결합된 행; 을 포함하는 것을 특징으로 하는 반도체 메모리상의 행 드라이버 회로.