JP2745873B2 - 改善された信頼性を有するメモリ用のｂｉｃｍｏｓビット・ライン負荷 - Google Patents
改善された信頼性を有するメモリ用のｂｉｃｍｏｓビット・ライン負荷Info
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- JP2745873B2 JP2745873B2 JP3183958A JP18395891A JP2745873B2 JP 2745873 B2 JP2745873 B2 JP 2745873B2 JP 3183958 A JP3183958 A JP 3183958A JP 18395891 A JP18395891 A JP 18395891A JP 2745873 B2 JP2745873 B2 JP 2745873B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般に、リード・モー
ドとライト・モードとを有するメモリに関し、さらに詳
しくは、データ・ビットをメモリ・セルに記憶し、相補
信号ライン対を介してこれらのメモリ・セルに対してデ
ータの読み書きを行うメモリに関する。
ドとライト・モードとを有するメモリに関し、さらに詳
しくは、データ・ビットをメモリ・セルに記憶し、相補
信号ライン対を介してこれらのメモリ・セルに対してデ
ータの読み書きを行うメモリに関する。
【従来の技術】ＭＯＳ型スタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）では、一般にメモリ・セルの
データ・ビットは２つのビット・ライン間の差電圧とし
て表される信号により読み書きが行われる。複数のメモ
リ・セルが１つのビット・ライン対に結合され、１つの
メモリ列(column)を形成し、各メモリ・セルがその列の
１つの行(row) に配置されている。各メモリ・セルは、
１つの行と１つの列との交点において固有のアドレスを
有する。通常、ビット・ライン対はメモリ・セルに対し
てデータを読み書きするために用いられる。ライト・サ
イクルが生じると、データ・ビットが２つのビット・ラ
イン間の差電圧としてビット・ライン対上に駆動され
る。この差電圧は、選択されたメモリ・セルの値を上書
きするのに十分な大きさである。一般に、ビット・ライ
ン上の差電圧は約３Ｖである。リード・サイクルが生じ
ると、選択されたメモリ・セルは選択されたメモリ・セ
ル内に記憶されたデータ・ビットを差動的にビット・ラ
イン対上に乗せ、このときリード・サイクルの差電圧は
１００ｍＶ以下である。
セス・メモリ（ＳＲＡＭ）では、一般にメモリ・セルの
データ・ビットは２つのビット・ライン間の差電圧とし
て表される信号により読み書きが行われる。複数のメモ
リ・セルが１つのビット・ライン対に結合され、１つの
メモリ列(column)を形成し、各メモリ・セルがその列の
１つの行(row) に配置されている。各メモリ・セルは、
１つの行と１つの列との交点において固有のアドレスを
有する。通常、ビット・ライン対はメモリ・セルに対し
てデータを読み書きするために用いられる。ライト・サ
イクルが生じると、データ・ビットが２つのビット・ラ
イン間の差電圧としてビット・ライン対上に駆動され
る。この差電圧は、選択されたメモリ・セルの値を上書
きするのに十分な大きさである。一般に、ビット・ライ
ン上の差電圧は約３Ｖである。リード・サイクルが生じ
ると、選択されたメモリ・セルは選択されたメモリ・セ
ル内に記憶されたデータ・ビットを差動的にビット・ラ
イン対上に乗せ、このときリード・サイクルの差電圧は
１００ｍＶ以下である。
【０００２】
【発明が解決しようとする課題】ライト・サイクルが完
了すると、リード・サイクルが開始し、ライト・サイク
ル終了時にビット・ライン対上に残った差電圧は、続く
リード・サイクル中にデータが誤ってメモリに書き込ま
れないように低レベルまで減圧しなければならない。リ
ード・サイクルが必要以上に延長しないように、ビット
・ライン対上の差電圧も急速に減圧しなければならな
い。このプロセスは、書き込み回復(write recovery)と
呼ばれる。書き込み回復とは、ビット・ライン対の第１
ビット・ラインをそのビット・ライン対の第２ビット・
ラインに結合させ、それぞれのビット・ラインの電圧が
互いに均等になる（以下「等化」という）ようにする
か、あるいは両方のビット・ラインを通常５Ｖの電源電
圧端子ＶDDである基準電圧に結合させる（以下「プリチ
ャージ」という）のいずれか、もしくはその両方からな
る。しかし、たとえこれが実現できたとしても、書き込
み回復は、データが上書きされないように、かつ正しい
データがリード・サイクル中にすばやく検出されるよう
に、ビット・ライン対の第１および第２ビット・ライン
の電圧を十分均等にしなければならない。
了すると、リード・サイクルが開始し、ライト・サイク
ル終了時にビット・ライン対上に残った差電圧は、続く
リード・サイクル中にデータが誤ってメモリに書き込ま
れないように低レベルまで減圧しなければならない。リ
ード・サイクルが必要以上に延長しないように、ビット
・ライン対上の差電圧も急速に減圧しなければならな
い。このプロセスは、書き込み回復(write recovery)と
呼ばれる。書き込み回復とは、ビット・ライン対の第１
ビット・ラインをそのビット・ライン対の第２ビット・
ラインに結合させ、それぞれのビット・ラインの電圧が
互いに均等になる（以下「等化」という）ようにする
か、あるいは両方のビット・ラインを通常５Ｖの電源電
圧端子ＶDDである基準電圧に結合させる（以下「プリチ
ャージ」という）のいずれか、もしくはその両方からな
る。しかし、たとえこれが実現できたとしても、書き込
み回復は、データが上書きされないように、かつ正しい
データがリード・サイクル中にすばやく検出されるよう
に、ビット・ライン対の第１および第２ビット・ライン
の電圧を十分均等にしなければならない。
【０００３】一般に、書き込み回復は、ビット・ライン
負荷として知られる回路により実現され、これらの回路
は各ビット・ライン対上に配置される。ライト・サイク
ル終了時に、ビット・ライン負荷はビット・ライン対の
第１ビット・ラインを第２ビット・ラインに結合させる
か、あるいは各ビット・ラインをＶDDなどの電源電圧端
子に結合させるか、もしくはその両方を行う。バイポー
ラＣＭＯＳ（ＢＩＣＭＯＳ）技術が利用できる場合、Ｃ
ＭＯＳトランジスタより高速なバイポーラ・トランジス
タを利用して、対応するビット・ライン対をプリチャー
ジすることができる。プリチャージ電圧は、ＶDDのよう
なベース・バイアス信号から該当するバイポーラ・トラ
ンジスタのベース・エミッタ間電圧（ＶBE）を差し引い
た値に等しい。
負荷として知られる回路により実現され、これらの回路
は各ビット・ライン対上に配置される。ライト・サイク
ル終了時に、ビット・ライン負荷はビット・ライン対の
第１ビット・ラインを第２ビット・ラインに結合させる
か、あるいは各ビット・ラインをＶDDなどの電源電圧端
子に結合させるか、もしくはその両方を行う。バイポー
ラＣＭＯＳ（ＢＩＣＭＯＳ）技術が利用できる場合、Ｃ
ＭＯＳトランジスタより高速なバイポーラ・トランジス
タを利用して、対応するビット・ライン対をプリチャー
ジすることができる。プリチャージ電圧は、ＶDDのよう
なベース・バイアス信号から該当するバイポーラ・トラ
ンジスタのベース・エミッタ間電圧（ＶBE）を差し引い
た値に等しい。
【０００４】しかし、ライト・サイクル中には、選択さ
れたメモリ・セルの内容を上書きするため、データ入力
バッファは比較的大きな差信号をビット・ラインに与え
る。この差電圧は３Ｖを越えることがある。ビット・ラ
イン負荷のバイポーラ・トランジスタのベースに加えら
れるバイアス信号は、ライト・サイクル中は低論理にな
るので、バイポーラ・トランジスタのベース・エミッタ
接合に大きな逆バイアスが生じることがある。バイポー
ラ・トランジスタは、逆バイアス状態では劣化し、逆バ
イアスが増加するにつれて、劣化の程度も増加する。し
たがって、バイポーラ・トランジスタを使用すること
は、トランジスタが経時的な劣化を受け、最後にはメモ
リを破損する結果になりかねないという信頼性の問題に
直面する。
れたメモリ・セルの内容を上書きするため、データ入力
バッファは比較的大きな差信号をビット・ラインに与え
る。この差電圧は３Ｖを越えることがある。ビット・ラ
イン負荷のバイポーラ・トランジスタのベースに加えら
れるバイアス信号は、ライト・サイクル中は低論理にな
るので、バイポーラ・トランジスタのベース・エミッタ
接合に大きな逆バイアスが生じることがある。バイポー
ラ・トランジスタは、逆バイアス状態では劣化し、逆バ
イアスが増加するにつれて、劣化の程度も増加する。し
たがって、バイポーラ・トランジスタを使用すること
は、トランジスタが経時的な劣化を受け、最後にはメモ
リを破損する結果になりかねないという信頼性の問題に
直面する。
【０００５】
【課題を解決するための手段】したがって、リード・サ
イクルとライト・サイクルを実行するメモリのブロック
内のおいて差動ビット・ライン対に結合されたビット・
ライン負荷の一例が提供される。このビット・ライン負
荷は、バイアス手段と第１，第２，第３および第４トラ
ンジスタとから構成される。バイアス手段は、ライト・
サイクル中において対応するメモリ・ブロックが選択さ
れた場合に、低論理電圧で等化信号を与え、それ以外の
場合には、高論理電圧で等化信号を与える。第１トラン
ジスタは、第１基準電圧を受け取るコレクタ，前記等化
信号を受け取るベースおよびビット・ラインに結合され
たエミッタを有する。第２トランジスタは、前記第１基
準電圧を受け取るコレクタ，等化信号を受け取るベース
および相補ビット・ラインに結合されたエミッタを有す
る。第３トランジスタは、第２基準電圧を受け取る第１
電流電極，負の電源電圧端子に結合された制御電極およ
びビット・ラインに結合された第２電流電極を有する。
第４トランジスタは、第２基準電圧を受け取る第１電流
電極，前記負の電源電圧端子に結合された制御電極およ
び相補ビット・ラインに結合された第２電流電極を有す
る。等化信号の高論理電圧から第１トランジスタまたは
第２トランジスタのベース・エミッタ間ダイオード電圧
降下を差し引いた値と、等化信号の低論理電圧との間の
差は、最悪の状態でも少なくとも１０年間の平均トラン
ジスタ寿命が得られるように十分小さくなっている。
イクルとライト・サイクルを実行するメモリのブロック
内のおいて差動ビット・ライン対に結合されたビット・
ライン負荷の一例が提供される。このビット・ライン負
荷は、バイアス手段と第１，第２，第３および第４トラ
ンジスタとから構成される。バイアス手段は、ライト・
サイクル中において対応するメモリ・ブロックが選択さ
れた場合に、低論理電圧で等化信号を与え、それ以外の
場合には、高論理電圧で等化信号を与える。第１トラン
ジスタは、第１基準電圧を受け取るコレクタ，前記等化
信号を受け取るベースおよびビット・ラインに結合され
たエミッタを有する。第２トランジスタは、前記第１基
準電圧を受け取るコレクタ，等化信号を受け取るベース
および相補ビット・ラインに結合されたエミッタを有す
る。第３トランジスタは、第２基準電圧を受け取る第１
電流電極，負の電源電圧端子に結合された制御電極およ
びビット・ラインに結合された第２電流電極を有する。
第４トランジスタは、第２基準電圧を受け取る第１電流
電極，前記負の電源電圧端子に結合された制御電極およ
び相補ビット・ラインに結合された第２電流電極を有す
る。等化信号の高論理電圧から第１トランジスタまたは
第２トランジスタのベース・エミッタ間ダイオード電圧
降下を差し引いた値と、等化信号の低論理電圧との間の
差は、最悪の状態でも少なくとも１０年間の平均トラン
ジスタ寿命が得られるように十分小さくなっている。
【０００６】
【実施例】図１は、従来技術に従ったビット・ライン負
荷２０および制御回路２５の部分概略図である。例え
ば、Tranによる米国特許第４，８６６，６７４号「Bitl
inePull-Up Circuit for a BICMOS Read/Write Memor
y」（１９８９年９月１２日開示）；Kertisらによる「A
12ns 256K BiCMOS SRAM 」1989 IEEE Solid State Cir
cuits Conference, p187 を参照。ビット・ライン負荷
２０は、「ＶDD」と記された正の電源電圧端子に接続さ
れたコレクタ，「ＥＱＷ」と記された信号を受け取るベ
ースおよび「ＢＩＴＬＩＮＥ」と記された信号を有する
ビット・ライン２３に結合されたエミッタを有するＮＰ
Ｎトランジスタ２１と；ＶDDに結合されたコレクタ，信
号ＥＱＷを受け取るベースおよび「反転ＢＩＴＬＩＮ
Ｅ」と記された信号を有するビット・ライン２４に結合
されたエミッタを有するＮＰＮトランジスタ２２とから
成る。制御回路２５は、「反転Ｗ」と記されたライト信
号を受け取る入力端子と、出力端子とを有するインバー
タ；および「ＢＳ」と記されたブロック選択信号を受け
取る第１入力端子，インバータ２６の出力端子に接続さ
れた第２入力端子およびＥＱＷを与える出力端子を有す
るＮＡＮＤゲート２７によって構成される。
荷２０および制御回路２５の部分概略図である。例え
ば、Tranによる米国特許第４，８６６，６７４号「Bitl
inePull-Up Circuit for a BICMOS Read/Write Memor
y」（１９８９年９月１２日開示）；Kertisらによる「A
12ns 256K BiCMOS SRAM 」1989 IEEE Solid State Cir
cuits Conference, p187 を参照。ビット・ライン負荷
２０は、「ＶDD」と記された正の電源電圧端子に接続さ
れたコレクタ，「ＥＱＷ」と記された信号を受け取るベ
ースおよび「ＢＩＴＬＩＮＥ」と記された信号を有する
ビット・ライン２３に結合されたエミッタを有するＮＰ
Ｎトランジスタ２１と；ＶDDに結合されたコレクタ，信
号ＥＱＷを受け取るベースおよび「反転ＢＩＴＬＩＮ
Ｅ」と記された信号を有するビット・ライン２４に結合
されたエミッタを有するＮＰＮトランジスタ２２とから
成る。制御回路２５は、「反転Ｗ」と記されたライト信
号を受け取る入力端子と、出力端子とを有するインバー
タ；および「ＢＳ」と記されたブロック選択信号を受け
取る第１入力端子，インバータ２６の出力端子に接続さ
れた第２入力端子およびＥＱＷを与える出力端子を有す
るＮＡＮＤゲート２７によって構成される。
【０００７】信号ＥＱＷにより、トランジスタ２１，２
２はビット・ライン２３，２４をプリチャージする。信
号ＢＳが低論理として非アクティブになるか、あるいは
信号反転Ｗが高論理として非アクティブになることに応
答して、ＥＱＷがアクティブになる。ＢＳまたは反転Ｗ
が非アクティブとなり、ビット・ライン２３，２４上の
電圧が実質的に等しくなるまでの間に書き込み回復期間
が生じる。信号ＢＳおよび反転Ｗの両方がアクティブに
なることに応答してＥＱＷが非アクティブになり、これ
は、ビット・ライン負荷２０が置かれたメモリ・ブロッ
クに対するライト・アクセスを示す。ＥＱＷがアクティ
ブになると、トランジスタ２１，２２は対応するビット
・ライン、すなわちビット・ライン２３またはビット・
ライン２４それぞれの電圧をＥＱＷ以下のベース・エミ
ッタ間しきい電圧（ＶBE）まで上昇させる。また、一般
に、ビット・ライン２３とビット・ライン２４（図１に
は図示せず）との間に結合されたＭＯＳトランジスタは
導通状態となり、ビット・ライン２３，２４間の電圧を
等化させる。ビット・ライン負荷２０はバイポーラ・ト
ランジスタ２１，２２を利用しているので、ライト・サ
イクル終了後にビット・ラインに電圧をプリチャージす
るスピードは、ＣＭＯＳトランジスタを利用する場合よ
りも改善される。
２はビット・ライン２３，２４をプリチャージする。信
号ＢＳが低論理として非アクティブになるか、あるいは
信号反転Ｗが高論理として非アクティブになることに応
答して、ＥＱＷがアクティブになる。ＢＳまたは反転Ｗ
が非アクティブとなり、ビット・ライン２３，２４上の
電圧が実質的に等しくなるまでの間に書き込み回復期間
が生じる。信号ＢＳおよび反転Ｗの両方がアクティブに
なることに応答してＥＱＷが非アクティブになり、これ
は、ビット・ライン負荷２０が置かれたメモリ・ブロッ
クに対するライト・アクセスを示す。ＥＱＷがアクティ
ブになると、トランジスタ２１，２２は対応するビット
・ライン、すなわちビット・ライン２３またはビット・
ライン２４それぞれの電圧をＥＱＷ以下のベース・エミ
ッタ間しきい電圧（ＶBE）まで上昇させる。また、一般
に、ビット・ライン２３とビット・ライン２４（図１に
は図示せず）との間に結合されたＭＯＳトランジスタは
導通状態となり、ビット・ライン２３，２４間の電圧を
等化させる。ビット・ライン負荷２０はバイポーラ・ト
ランジスタ２１，２２を利用しているので、ライト・サ
イクル終了後にビット・ラインに電圧をプリチャージす
るスピードは、ＣＭＯＳトランジスタを利用する場合よ
りも改善される。
【０００８】しかし、ビット・ライン負荷２０には問題
がある。書き込み回復期間中、ビット・ライン負荷２０
は、ほぼ（ＥＱＷ−ＶBE）に等しい電圧をビット・ライ
ン２３，２４に与える。しかし、ライト・サイクル中
に、ＥＱＷは低論理となる。一般にＣＭＯＳトランジス
タを用いて構成されるＮＡＮＤゲート２７は、「ＶSS」
と記されている負の電源電圧（通常０Ｖ）に非常に近い
低論理のＥＱＷを与える。従って、トランジスタ２１ま
たはトランジスタ２２のエミッタとベースとの間に大き
な逆バイアスが生じる。最大逆バイアスを「ＶRBMAX 」
と表すと、ＶRBMAX ＝ ＥＱＷ − ＶBE− ＶSS
（１）となる。ＥＱＷが５Ｖに等しい場合、ＶBEは
０．７Ｖに等しく、ＶSSは０Ｖに等しく、ＶRBMAX は
４．３Ｖに等しくなる。時間的には、この大きな逆バイ
アスを継続的に印加することにより、トランジスタ２１
またはトランジスタ２２が破損し、その結果、メモリ全
体が破損することになりかねない。電子的には、ＰＮ接
合にかかる大きな逆バイアスにより、ホット・キャリア
注入が上層の酸化物に生じ、その結果、接合性能が低下
する。これについては、例えば、Burnett およびHu共著
による「Hot-Carrier Degradation in Bipolar Transis
tors at 300 and110K - Effect on BiCMOS Inverter P
erformance IEEE Transactions on Electron Device, v
ol. 37, no. 4, April 1990, pp.1171-1173を参照。ホ
ット・キャリア注入量は、逆バイアスが生じる時間に比
例する。ＶRBMAX の大きさは、所定の最悪状態におい
て、トランジスタの平均寿命に対して逆半対数の関係に
ある。つまり、ＶRBMAX が直線的に減少すると、平均寿
命は指数関数的に増加する。ＶRBMAX が４．３Ｖのと
き、ビット・ライン負荷２０のトランジスタ平均寿命は
きわめて短くなる。 図２は、本発明を取り入れたメモ
リ３０のブロック図である。図２は、本発明を理解する
上で関係のある特徴を示しているが、その他の特徴につ
いては省略してある。概して、メモリ３０はブロック・
プリデコーダ(blockpredecoder)３１，行デコーダ３
２，入出力部３３およびメモリ・ブロック部３４からな
る。入出力部３３は、リード／ライト論理ブロック３
５，列プリデコーダ３６，グローバル・データ・ライン
負荷部３７，データ出力バッファ３８およびデータ入力
バッファ３９からなる。メモリ・ブロック部３４は、複
数のメモリ・ブロックからなり、図示の実施例では、メ
モリ・ブロック部３４は１６のメモリ・ブロック４０〜
５５からなっている。
がある。書き込み回復期間中、ビット・ライン負荷２０
は、ほぼ（ＥＱＷ−ＶBE）に等しい電圧をビット・ライ
ン２３，２４に与える。しかし、ライト・サイクル中
に、ＥＱＷは低論理となる。一般にＣＭＯＳトランジス
タを用いて構成されるＮＡＮＤゲート２７は、「ＶSS」
と記されている負の電源電圧（通常０Ｖ）に非常に近い
低論理のＥＱＷを与える。従って、トランジスタ２１ま
たはトランジスタ２２のエミッタとベースとの間に大き
な逆バイアスが生じる。最大逆バイアスを「ＶRBMAX 」
と表すと、ＶRBMAX ＝ ＥＱＷ − ＶBE− ＶSS
（１）となる。ＥＱＷが５Ｖに等しい場合、ＶBEは
０．７Ｖに等しく、ＶSSは０Ｖに等しく、ＶRBMAX は
４．３Ｖに等しくなる。時間的には、この大きな逆バイ
アスを継続的に印加することにより、トランジスタ２１
またはトランジスタ２２が破損し、その結果、メモリ全
体が破損することになりかねない。電子的には、ＰＮ接
合にかかる大きな逆バイアスにより、ホット・キャリア
注入が上層の酸化物に生じ、その結果、接合性能が低下
する。これについては、例えば、Burnett およびHu共著
による「Hot-Carrier Degradation in Bipolar Transis
tors at 300 and110K - Effect on BiCMOS Inverter P
erformance IEEE Transactions on Electron Device, v
ol. 37, no. 4, April 1990, pp.1171-1173を参照。ホ
ット・キャリア注入量は、逆バイアスが生じる時間に比
例する。ＶRBMAX の大きさは、所定の最悪状態におい
て、トランジスタの平均寿命に対して逆半対数の関係に
ある。つまり、ＶRBMAX が直線的に減少すると、平均寿
命は指数関数的に増加する。ＶRBMAX が４．３Ｖのと
き、ビット・ライン負荷２０のトランジスタ平均寿命は
きわめて短くなる。 図２は、本発明を取り入れたメモ
リ３０のブロック図である。図２は、本発明を理解する
上で関係のある特徴を示しているが、その他の特徴につ
いては省略してある。概して、メモリ３０はブロック・
プリデコーダ(blockpredecoder)３１，行デコーダ３
２，入出力部３３およびメモリ・ブロック部３４からな
る。入出力部３３は、リード／ライト論理ブロック３
５，列プリデコーダ３６，グローバル・データ・ライン
負荷部３７，データ出力バッファ３８およびデータ入力
バッファ３９からなる。メモリ・ブロック部３４は、複
数のメモリ・ブロックからなり、図示の実施例では、メ
モリ・ブロック部３４は１６のメモリ・ブロック４０〜
５５からなっている。
【０００９】ブロック・プリデコーダ３１は、「アドレ
ス」と記された複数のアドレス信号のうち第１部分を受
け取り、それに応答して、「Ａ８」，「反転Ａ８」，
「ＢＰ０〜ＢＰ３」，「ＢＰ４〜ＢＰ７」および「ＢＰ
８〜ＢＰ１５」と記されたプリデコード化されたブロッ
ク信号を与える。特定のメモリ・ブロックは独自の組み
合わせのプリデコード化されたブロック信号を受け取
り、この独自の組み合わせによりいつブロックを選択す
るかが決まる。偶数番号のメモリ・ブロックは、反転Ａ
８を受け取り、奇数番号のメモリ・ブロックはＡ８を受
け取る。メモリブロック４０と４１，４２と４３，４４
と４５，４６と４７，４８と４９，５０と５１，５２と
５３および５４と５５は、信号ＢＰ８，ＢＰ９，ＢＰ１
０，ＢＰ１１，ＢＰ１２，ＢＰ１３，ＢＰ１４およびＢ
Ｐ１５をそれぞれ受け取る。偶数番号のメモリ・ブロッ
クはＢＰ０〜ＢＰ３を受け取り、奇数番号のメモリ・ブ
ロックはＢＰ４〜ＢＰ７を受け取って、さらにデコード
する。行デコーダ３２は、「アドレス」の第２部分を受
け取り、それに応答して、「ＲＳ０〜ＲＳ６３」と記さ
れた行選択信号を与える。ＲＳ０〜ＲＳ６３は、各メモ
リ・ブロックに与えられる。
ス」と記された複数のアドレス信号のうち第１部分を受
け取り、それに応答して、「Ａ８」，「反転Ａ８」，
「ＢＰ０〜ＢＰ３」，「ＢＰ４〜ＢＰ７」および「ＢＰ
８〜ＢＰ１５」と記されたプリデコード化されたブロッ
ク信号を与える。特定のメモリ・ブロックは独自の組み
合わせのプリデコード化されたブロック信号を受け取
り、この独自の組み合わせによりいつブロックを選択す
るかが決まる。偶数番号のメモリ・ブロックは、反転Ａ
８を受け取り、奇数番号のメモリ・ブロックはＡ８を受
け取る。メモリブロック４０と４１，４２と４３，４４
と４５，４６と４７，４８と４９，５０と５１，５２と
５３および５４と５５は、信号ＢＰ８，ＢＰ９，ＢＰ１
０，ＢＰ１１，ＢＰ１２，ＢＰ１３，ＢＰ１４およびＢ
Ｐ１５をそれぞれ受け取る。偶数番号のメモリ・ブロッ
クはＢＰ０〜ＢＰ３を受け取り、奇数番号のメモリ・ブ
ロックはＢＰ４〜ＢＰ７を受け取って、さらにデコード
する。行デコーダ３２は、「アドレス」の第２部分を受
け取り、それに応答して、「ＲＳ０〜ＲＳ６３」と記さ
れた行選択信号を与える。ＲＳ０〜ＲＳ６３は、各メモ
リ・ブロックに与えられる。
【００１０】リード／ライト論理ブロック３５は、入力
として、「反転Ｅ」と記されたイネーブル信号および
「反転Ｗ」と記されたライト信号を受け取る。リード／
ライト論理ブロック３５は、それに応答して、各メモリ
・ブロック４０〜５５に対し「反転ＷＲＴ」と記された
ライト信号を与え、かつデータ出力バッファ３８とデー
タ入力バッファ３９とに対して「ＣＳＷＥ」と記された
制御信号を与える。反転ＷＲＴは、ライト・サイクルが
進行中であることを示すバッファされた信号である。Ｃ
ＳＷＥは、リード・サイクルまたはライト・サイクルが
進行中であることを示す信号である。列プリデコーダ３
６は、「アドレス」の第３部分を受け取り、それに応答
して、「ＣＰＲ０〜ＣＰＲ７」および「ＣＰＷ０〜ＣＰ
Ｗ７」と記された複数のプリデコード化された列信号を
与える。グローバル・データ・ライン負荷３７は、「Ｒ
ＧＤＬ０〜ＲＧＤＬ７」および「反転ＲＧＤＬ０〜反転
ＲＧＤＬ７」と記された８つの差動グローバル・データ
・ライン対のそれぞれに結合する。グローバル・データ
・ライン負荷３７は、それに応答して、「ＰＲＥＤＡＴ
Ａ０〜ＰＲＥＤＡＴＡ７」および「反転ＰＲＥＤＡＴＡ
０〜反転ＰＲＥＤＡＴＡ７」と記された信号を与える。
データ出力バッファ３８は、ＰＲＥＤＡＴＡ０〜ＰＲＥ
ＤＡＴＡ７および反転ＰＲＥＤＡＴＡ０〜反転ＰＲＥＤ
ＡＴＡ７に結合し、それに応答して、「ＤＡＴＡ」と記
された複数のデータ信号を与える。ＤＡＴＡ中の信号の
数は、グローバル・データ・ライン対の数に対応する。
ここでは、ＤＡＴＡには８つのデータ信号があることに
なる。しかし、メモリ３０によって与えられるデータ・
ビットの数は、実施例に応じて変わるため、ＤＡＴＡ中
のデータ信号の数は、任意である。データ入力バッファ
３９は、ＤＡＴＡを受け取り、それに応答して、「ＷＧ
ＤＬ０〜ＷＧＤＬ７」および「反転ＷＧＤＬ０〜反転Ｗ
ＧＤＬ７」と記された８つのライト・データ・ライン信
号対を与える。
として、「反転Ｅ」と記されたイネーブル信号および
「反転Ｗ」と記されたライト信号を受け取る。リード／
ライト論理ブロック３５は、それに応答して、各メモリ
・ブロック４０〜５５に対し「反転ＷＲＴ」と記された
ライト信号を与え、かつデータ出力バッファ３８とデー
タ入力バッファ３９とに対して「ＣＳＷＥ」と記された
制御信号を与える。反転ＷＲＴは、ライト・サイクルが
進行中であることを示すバッファされた信号である。Ｃ
ＳＷＥは、リード・サイクルまたはライト・サイクルが
進行中であることを示す信号である。列プリデコーダ３
６は、「アドレス」の第３部分を受け取り、それに応答
して、「ＣＰＲ０〜ＣＰＲ７」および「ＣＰＷ０〜ＣＰ
Ｗ７」と記された複数のプリデコード化された列信号を
与える。グローバル・データ・ライン負荷３７は、「Ｒ
ＧＤＬ０〜ＲＧＤＬ７」および「反転ＲＧＤＬ０〜反転
ＲＧＤＬ７」と記された８つの差動グローバル・データ
・ライン対のそれぞれに結合する。グローバル・データ
・ライン負荷３７は、それに応答して、「ＰＲＥＤＡＴ
Ａ０〜ＰＲＥＤＡＴＡ７」および「反転ＰＲＥＤＡＴＡ
０〜反転ＰＲＥＤＡＴＡ７」と記された信号を与える。
データ出力バッファ３８は、ＰＲＥＤＡＴＡ０〜ＰＲＥ
ＤＡＴＡ７および反転ＰＲＥＤＡＴＡ０〜反転ＰＲＥＤ
ＡＴＡ７に結合し、それに応答して、「ＤＡＴＡ」と記
された複数のデータ信号を与える。ＤＡＴＡ中の信号の
数は、グローバル・データ・ライン対の数に対応する。
ここでは、ＤＡＴＡには８つのデータ信号があることに
なる。しかし、メモリ３０によって与えられるデータ・
ビットの数は、実施例に応じて変わるため、ＤＡＴＡ中
のデータ信号の数は、任意である。データ入力バッファ
３９は、ＤＡＴＡを受け取り、それに応答して、「ＷＧ
ＤＬ０〜ＷＧＤＬ７」および「反転ＷＧＤＬ０〜反転Ｗ
ＧＤＬ７」と記された８つのライト・データ・ライン信
号対を与える。
【００１１】図２は、本発明が動作するメモリの動作を
理解する上で有用である。メモリ３０は、リード・サイ
クルとライト・サイクルとを実行することができる。メ
モリ３０は、１６のブロックから構成され、各ブロック
は２５６の行と６４の列とから構成される。行デコーデ
ィングとみなすことができる機能は、アドレスの第１部
分を利用して１つのブロックをアクティブにし、そのブ
ロック中の１つのローカル・ワード・ラインをアクティ
ブにする。したがって、行デコーディングにより、メモ
リ（３０）中の４０９６ローカル・ワード・ラインのう
ち１つをデコードする。行でコード機能は、ブロック・
プリデコーダ３１および行デコーダ３２からなる。ＲＳ
０〜ＲＳ６３およびブロック・プリデコーダ３１から受
け取った複数のプリデコード化されたブロック信号に応
答して、ローカル・ワード・ラインはアクティブになっ
たメモリ・ブロック内においてアクティブとなる。列デ
コーディングは、アクティブになったローカル・ワード
・ライン上の６４のビット・ライン対のうち８つのビッ
ト・ライン対をデコードする。行に冗長性を与えること
もできるが、図２では示されていない。メモリ３０の構
成は、行デコーディングおよび列デコーディングそれぞ
れについて利用するアドレス部分を変更するなど、さま
ざまな実施例において変更できる。
理解する上で有用である。メモリ３０は、リード・サイ
クルとライト・サイクルとを実行することができる。メ
モリ３０は、１６のブロックから構成され、各ブロック
は２５６の行と６４の列とから構成される。行デコーデ
ィングとみなすことができる機能は、アドレスの第１部
分を利用して１つのブロックをアクティブにし、そのブ
ロック中の１つのローカル・ワード・ラインをアクティ
ブにする。したがって、行デコーディングにより、メモ
リ（３０）中の４０９６ローカル・ワード・ラインのう
ち１つをデコードする。行でコード機能は、ブロック・
プリデコーダ３１および行デコーダ３２からなる。ＲＳ
０〜ＲＳ６３およびブロック・プリデコーダ３１から受
け取った複数のプリデコード化されたブロック信号に応
答して、ローカル・ワード・ラインはアクティブになっ
たメモリ・ブロック内においてアクティブとなる。列デ
コーディングは、アクティブになったローカル・ワード
・ライン上の６４のビット・ライン対のうち８つのビッ
ト・ライン対をデコードする。行に冗長性を与えること
もできるが、図２では示されていない。メモリ３０の構
成は、行デコーディングおよび列デコーディングそれぞ
れについて利用するアドレス部分を変更するなど、さま
ざまな実施例において変更できる。
【００１２】リード・サイクル中、信号反転Ｅがアクテ
ィブになり、信号反転Ｗが非アクティブになる。リード
／ライト論理ブロック３５は、信号反転ＷＲＴとＣＳＷ
Ｅとを非アクティブに維持する。ブロック・プリデコー
ダ３１は、アドレスの第１部分に応答して、信号Ａ８，
反転Ａ８およびＢＰ０〜ＢＰ１５を選択的にアクティブ
にする。行デコーダ３２は、アドレスの第２部分に応答
して、ＲＳ０〜ＲＳ６３の行選択信号の１つをアクティ
ブにする。プリデコード化された信号Ａ８，反転Ａ８お
よびＢＰ８〜ＢＰ１５群からの対応する信号によって選
択されたメモリ・ブロックは、ＲＳ０〜ＲＳ６３のうち
アクティブな行選択信号と共に、残りのプリデコード化
された信号ＢＰ０〜ＢＰ７を利用して、１つのローカル
・ワード・ラインをアクティブにする。次に、選択され
たブロック内で、アクティブになったローカル・ワード
・ライン上の各メモリ・セルがその内容を対応する差動
ビット・ライン対上に乗せる。さらに、ＣＰＲ０〜ＣＰ
Ｒ７を用いて、ビット・ライン対において列デコーディ
ングが行われる。進行中のサイクルの種類によって、ど
の信号がアクティブになるか、すなわち、リード・サイ
クルについてはＣＰＲ０〜ＣＰＲ７のうちのいずれか、
またライト・サイクルについてはＣＰＷ０〜ＣＰＲ７の
うちのいずれか１つがアクティブになるかが決まる。リ
ード・サイクル中に、ＣＰＲ０〜ＣＰＲ７のうちいずれ
か１つの信号がアクティブになり、選択されたメモリ・
ブロック内の８つのビット・ライン対のうち１つを選択
し、対応するグローバル・データ・ライン対上に出力す
る。これにより、ＣＰＲ０〜ＣＰＲ７は６４ビット・ラ
インのうち８つをデコードする。最後に、８つのビット
・ライン対が選択される。したがって、選択されたメモ
リ・セルは、アクティブになったメモリ・ブロック内の
アクティブになったローカル・ワード・ラインと選択さ
れたビット・ライン対との交点に配置される。
ィブになり、信号反転Ｗが非アクティブになる。リード
／ライト論理ブロック３５は、信号反転ＷＲＴとＣＳＷ
Ｅとを非アクティブに維持する。ブロック・プリデコー
ダ３１は、アドレスの第１部分に応答して、信号Ａ８，
反転Ａ８およびＢＰ０〜ＢＰ１５を選択的にアクティブ
にする。行デコーダ３２は、アドレスの第２部分に応答
して、ＲＳ０〜ＲＳ６３の行選択信号の１つをアクティ
ブにする。プリデコード化された信号Ａ８，反転Ａ８お
よびＢＰ８〜ＢＰ１５群からの対応する信号によって選
択されたメモリ・ブロックは、ＲＳ０〜ＲＳ６３のうち
アクティブな行選択信号と共に、残りのプリデコード化
された信号ＢＰ０〜ＢＰ７を利用して、１つのローカル
・ワード・ラインをアクティブにする。次に、選択され
たブロック内で、アクティブになったローカル・ワード
・ライン上の各メモリ・セルがその内容を対応する差動
ビット・ライン対上に乗せる。さらに、ＣＰＲ０〜ＣＰ
Ｒ７を用いて、ビット・ライン対において列デコーディ
ングが行われる。進行中のサイクルの種類によって、ど
の信号がアクティブになるか、すなわち、リード・サイ
クルについてはＣＰＲ０〜ＣＰＲ７のうちのいずれか、
またライト・サイクルについてはＣＰＷ０〜ＣＰＲ７の
うちのいずれか１つがアクティブになるかが決まる。リ
ード・サイクル中に、ＣＰＲ０〜ＣＰＲ７のうちいずれ
か１つの信号がアクティブになり、選択されたメモリ・
ブロック内の８つのビット・ライン対のうち１つを選択
し、対応するグローバル・データ・ライン対上に出力す
る。これにより、ＣＰＲ０〜ＣＰＲ７は６４ビット・ラ
インのうち８つをデコードする。最後に、８つのビット
・ライン対が選択される。したがって、選択されたメモ
リ・セルは、アクティブになったメモリ・ブロック内の
アクティブになったローカル・ワード・ラインと選択さ
れたビット・ライン対との交点に配置される。
【００１３】８つの選択されたビット・ライン対のそれ
ぞれの差電圧は、グローバル・データ・ライン負荷３７
により受け取られ、検出される。このグローバル・デー
タ・ライン負荷３７は、メモリブロックの出力、すなわ
ち差電流、を信号ＰＲＥＤＡＴＡ０〜ＰＲＥＤＡＴＡ７
および反転ＰＲＥＤＡＴＡ０〜反転ＰＲＥＤＡＴＡ７の
差電圧に変換する。ＰＲＥＤＡＴＡ０〜ＰＲＥＤＡＴＡ
７および反転ＰＲＥＤＡＴＡ０〜反転ＰＲＥＤＡＴＡ７
として差動的に表されるデータ・ビットは、データ出力
バッファ３８により外部からメモリ（３０）に与えられ
る。
ぞれの差電圧は、グローバル・データ・ライン負荷３７
により受け取られ、検出される。このグローバル・デー
タ・ライン負荷３７は、メモリブロックの出力、すなわ
ち差電流、を信号ＰＲＥＤＡＴＡ０〜ＰＲＥＤＡＴＡ７
および反転ＰＲＥＤＡＴＡ０〜反転ＰＲＥＤＡＴＡ７の
差電圧に変換する。ＰＲＥＤＡＴＡ０〜ＰＲＥＤＡＴＡ
７および反転ＰＲＥＤＡＴＡ０〜反転ＰＲＥＤＡＴＡ７
として差動的に表されるデータ・ビットは、データ出力
バッファ３８により外部からメモリ（３０）に与えられ
る。
【００１４】ライト・サイクル中、データの流れは実質
的に逆になる。データ入力バッファ３９がＤＡＴＡを受
け取り、それに応答して、対応するライト・グローバル
・データ・ライン対にそれぞれデータ・ビットを差動的
に与える。メモリ３０は各アクセスについて８データ・
ビットを記憶または出力するように構成されているの
で、ＤＡＴＡは８つの差動ライト・グローバル・データ
・ライン対ＷＧＤＬ０〜ＷＧＤＬ７および反転ＷＧＤＬ
０〜反転ＷＧＤＬ７に与えられる。列プリデコーダ３６
からの信号ＣＰＷ０〜ＣＰＷ７を選択されたメモリ・ブ
ロック内で用いて、列デコードを行い、８つのライト・
グローバル・データ・ラインを８つのビット・ライン対
に結合させる。ライト・サイクル中、ＣＰＷ０〜ＣＰＷ
７のうち１つの信号がアクティブになり、選択されたメ
モリ・ブロック内で８つのビット・ライン対のうち１つ
を選択し、対応するグローバル・データ・ライン対上に
出力する。これにより、ＣＰＷ０〜ＣＰＷ７が６４ビッ
ト・ラインのうち８ラインをデコードする。ローカル・
ワード・ラインのデコードは、リード・サイクルの場合
と同様に行われる。ビット・ライン対上に生じたる差電
圧は、選択されたメモリ・セルの内容を上書きするた
め、リード・サイクルの場合よりもライト・サイクルの
場合の方がはるかに大きい。
的に逆になる。データ入力バッファ３９がＤＡＴＡを受
け取り、それに応答して、対応するライト・グローバル
・データ・ライン対にそれぞれデータ・ビットを差動的
に与える。メモリ３０は各アクセスについて８データ・
ビットを記憶または出力するように構成されているの
で、ＤＡＴＡは８つの差動ライト・グローバル・データ
・ライン対ＷＧＤＬ０〜ＷＧＤＬ７および反転ＷＧＤＬ
０〜反転ＷＧＤＬ７に与えられる。列プリデコーダ３６
からの信号ＣＰＷ０〜ＣＰＷ７を選択されたメモリ・ブ
ロック内で用いて、列デコードを行い、８つのライト・
グローバル・データ・ラインを８つのビット・ライン対
に結合させる。ライト・サイクル中、ＣＰＷ０〜ＣＰＷ
７のうち１つの信号がアクティブになり、選択されたメ
モリ・ブロック内で８つのビット・ライン対のうち１つ
を選択し、対応するグローバル・データ・ライン対上に
出力する。これにより、ＣＰＷ０〜ＣＰＷ７が６４ビッ
ト・ラインのうち８ラインをデコードする。ローカル・
ワード・ラインのデコードは、リード・サイクルの場合
と同様に行われる。ビット・ライン対上に生じたる差電
圧は、選択されたメモリ・セルの内容を上書きするた
め、リード・サイクルの場合よりもライト・サイクルの
場合の方がはるかに大きい。
【００１５】図３は、図２のメモリ３０のメモリ・ブロ
ック５０の一部のブロック図である。メモリ・ブロック
５０は、ローカル・ワード・ライン・ドライバ・ブロッ
ク６０，列デコーダ６２，制御信号発生回路６４および
メモリ・アレイ６６によって構成される。ローカル・ワ
ード・ライン・ドライバ・ブロック６０は、入力行選択
信号ＲＳ０〜ＲＳ６３，ブロック信号ＢＰ０〜ＢＰ３，
ＢＰ１３および反転Ａ８に応答して、代表的なローカル
・ワード・ライン７１を含む２５６のローカル・ワード
・ライン信号を与える。さらに、このドライバ・ブロッ
ク６０は、ＢＰ１３および反転Ａ８に応答して、「Ｂ
Ｓ」と記されたブロック選択信号を与える。メモリ・ア
レイ６６は、ローカル・ワード・ラインとビット・ライ
ン対との各交点において、複数のメモリ・セルによって
構成される。図３において、代表的なメモリ・セル７０
は、ローカル・ワード・ライン７１と、「ＢＬ」と記さ
れた信号を与えるビット・ライン７２および「反転Ｂ
Ｌ」と記された信号を与えるビット・ライン７３からな
るビット・ライン対との交点に配置される。ビット・ラ
イン７２，７３は列デコーダ６２に結合される。また、
列デコーダ６２は「ＷＬＯＣ」と記された信号とＢＳと
を受け取る。ＷＬＯＣとは、ビット・ライン７２，７３
上のメモリ・セルの列アドレスに対応する、「ＷＬＯＣ
０〜ＷＬＯＣ７」（図３には図示せず）と記された信号
群の内の１つの信号である。ＷＬＯＣは、この事実を強
調するために、汎用的に示されたものである。ビット・
ライン７２，７３に結合されているのは、ビット・ライ
ン負荷７４であり、この負荷７４は入力としてＥＱＢＩ
ＡＳ，ＥＱＬＯＣおよびＷＬＯＣを受け取る。制御回路
６４は、信号ＥＱＢＩＡＳおよびＣＰＷを受け取り、信
号ＥＱＬＯＣおよびＷＬＯＣを与える。ＣＰＷは、ビッ
ト・ライン７２，７３上のメモリ・セルの列アドレスに
対応する、信号群ＣＰＷ０〜ＣＰＷ７（これらはメモリ
・ブロックに入る）のうちの１つの信号である。ＣＰＷ
は、この事実を強調するために、汎用的に示されたもの
である。他の制御回路は、信号群ＣＰＷ０〜ＣＰＷ７の
うちその他の対応するプリデコード化された列信号を受
け取る。列デコーダ６２は、８つの信号ＣＰＲ０〜ＣＰ
Ｒ７を受け取り、メモリ・アレイ６６中の各ビット・ラ
イン対に結合し、８つのリード・グローバル・データ・
ライン対（図３には図示せず）に結合する。図３では、
ＲＧＤＬ０を与える第１リード・グローバル・データ・
ライン８０と反転ＲＧＤＬ０を与える第２リード・グロ
ーバル・データ・ライン８０とが列デコーダ６２の出力
に結合されてなるリード・グローバル・データ・ライン
対、およびＷＧＤＬ０を与える第１リード・グローバル
・データ・ライン８２と反転ＷＧＤＬ０を与える第２ラ
イト・グローバル・データ・ライン８３とが列デコーダ
６２の入力に結合されてなるライト・グローバル・デー
タ・ライン対が示されている。
ック５０の一部のブロック図である。メモリ・ブロック
５０は、ローカル・ワード・ライン・ドライバ・ブロッ
ク６０，列デコーダ６２，制御信号発生回路６４および
メモリ・アレイ６６によって構成される。ローカル・ワ
ード・ライン・ドライバ・ブロック６０は、入力行選択
信号ＲＳ０〜ＲＳ６３，ブロック信号ＢＰ０〜ＢＰ３，
ＢＰ１３および反転Ａ８に応答して、代表的なローカル
・ワード・ライン７１を含む２５６のローカル・ワード
・ライン信号を与える。さらに、このドライバ・ブロッ
ク６０は、ＢＰ１３および反転Ａ８に応答して、「Ｂ
Ｓ」と記されたブロック選択信号を与える。メモリ・ア
レイ６６は、ローカル・ワード・ラインとビット・ライ
ン対との各交点において、複数のメモリ・セルによって
構成される。図３において、代表的なメモリ・セル７０
は、ローカル・ワード・ライン７１と、「ＢＬ」と記さ
れた信号を与えるビット・ライン７２および「反転Ｂ
Ｌ」と記された信号を与えるビット・ライン７３からな
るビット・ライン対との交点に配置される。ビット・ラ
イン７２，７３は列デコーダ６２に結合される。また、
列デコーダ６２は「ＷＬＯＣ」と記された信号とＢＳと
を受け取る。ＷＬＯＣとは、ビット・ライン７２，７３
上のメモリ・セルの列アドレスに対応する、「ＷＬＯＣ
０〜ＷＬＯＣ７」（図３には図示せず）と記された信号
群の内の１つの信号である。ＷＬＯＣは、この事実を強
調するために、汎用的に示されたものである。ビット・
ライン７２，７３に結合されているのは、ビット・ライ
ン負荷７４であり、この負荷７４は入力としてＥＱＢＩ
ＡＳ，ＥＱＬＯＣおよびＷＬＯＣを受け取る。制御回路
６４は、信号ＥＱＢＩＡＳおよびＣＰＷを受け取り、信
号ＥＱＬＯＣおよびＷＬＯＣを与える。ＣＰＷは、ビッ
ト・ライン７２，７３上のメモリ・セルの列アドレスに
対応する、信号群ＣＰＷ０〜ＣＰＷ７（これらはメモリ
・ブロックに入る）のうちの１つの信号である。ＣＰＷ
は、この事実を強調するために、汎用的に示されたもの
である。他の制御回路は、信号群ＣＰＷ０〜ＣＰＷ７の
うちその他の対応するプリデコード化された列信号を受
け取る。列デコーダ６２は、８つの信号ＣＰＲ０〜ＣＰ
Ｒ７を受け取り、メモリ・アレイ６６中の各ビット・ラ
イン対に結合し、８つのリード・グローバル・データ・
ライン対（図３には図示せず）に結合する。図３では、
ＲＧＤＬ０を与える第１リード・グローバル・データ・
ライン８０と反転ＲＧＤＬ０を与える第２リード・グロ
ーバル・データ・ライン８０とが列デコーダ６２の出力
に結合されてなるリード・グローバル・データ・ライン
対、およびＷＧＤＬ０を与える第１リード・グローバル
・データ・ライン８２と反転ＷＧＤＬ０を与える第２ラ
イト・グローバル・データ・ライン８３とが列デコーダ
６２の入力に結合されてなるライト・グローバル・デー
タ・ライン対が示されている。
【００１６】動作中、メモリ・ブロック５０は、プリデ
コードされた信号反転Ａ８とＢＰ１３をアクティブにす
ることにより選択される。反転Ａ８とＢＰ１３とがアク
ティブになると、ローカル・ワード・ライン・ドライバ
６０が信号ＢＳをアクティブにして、選択されたビット
・ライン負荷をアクティブにし、列デコーダ６２によっ
て実行される列デコードをアクティブにする。メモリ・
ブロック５０が選択されると、ローカル・ワード・ライ
ン・ドライバ・ブロック６０は、ＲＳ０〜ＲＳ６３およ
び８つの別のプリデコードされたブロック信号ＢＰ０〜
ＢＰ７に応答して、２５６ワード・ラインのうち１つを
与える。リード・サイクルにおいて、メモリ・ブロック
５０が選択され、ローカル・ワード・ライン・ドライバ
・ブロック６０がローカル・ワード・ライン７１をアク
ティブにすると、メモリ・セル７７０はそこに記憶され
たデータ・ビットをビット・ライン７２，７３に差動的
に結合する。ビット・ライン負荷７４は、ビット・ライ
ン７２，７３に対してアクティブ・プルアップを行う。
バイナリ１がメモリ・セル７０に記憶されると、正の差
電圧がＢＬと反転ＢＬとの間に生じる。バイナリ０がメ
モリ・セル７０に記憶されると、負の差電圧がＢＬと反
転ＢＬとの間に生じる。いずれの場合でも、メモリ・セ
ル７０のトランジスタは、ビット・ライン負荷７４によ
って与えられる電圧を減圧させるのに十分なゲート・サ
イズを有しており、そのため差電圧は列デコーダ６２に
よって認識できるようになる。つぎに、列デコーダ６２
は、各リード・グローバル・データ・ライン対に対して
１対のビット・ラインをデコードする。各選択されたビ
ット・ライン対は、対応するリード・グローバル・デー
タ・ライン対に結合され、対応する選択されたメモリ・
セルに記憶された情報は検出され、対応するリード・グ
ローバル・データ・ライン上に差電流として与えられ
る。
コードされた信号反転Ａ８とＢＰ１３をアクティブにす
ることにより選択される。反転Ａ８とＢＰ１３とがアク
ティブになると、ローカル・ワード・ライン・ドライバ
６０が信号ＢＳをアクティブにして、選択されたビット
・ライン負荷をアクティブにし、列デコーダ６２によっ
て実行される列デコードをアクティブにする。メモリ・
ブロック５０が選択されると、ローカル・ワード・ライ
ン・ドライバ・ブロック６０は、ＲＳ０〜ＲＳ６３およ
び８つの別のプリデコードされたブロック信号ＢＰ０〜
ＢＰ７に応答して、２５６ワード・ラインのうち１つを
与える。リード・サイクルにおいて、メモリ・ブロック
５０が選択され、ローカル・ワード・ライン・ドライバ
・ブロック６０がローカル・ワード・ライン７１をアク
ティブにすると、メモリ・セル７７０はそこに記憶され
たデータ・ビットをビット・ライン７２，７３に差動的
に結合する。ビット・ライン負荷７４は、ビット・ライ
ン７２，７３に対してアクティブ・プルアップを行う。
バイナリ１がメモリ・セル７０に記憶されると、正の差
電圧がＢＬと反転ＢＬとの間に生じる。バイナリ０がメ
モリ・セル７０に記憶されると、負の差電圧がＢＬと反
転ＢＬとの間に生じる。いずれの場合でも、メモリ・セ
ル７０のトランジスタは、ビット・ライン負荷７４によ
って与えられる電圧を減圧させるのに十分なゲート・サ
イズを有しており、そのため差電圧は列デコーダ６２に
よって認識できるようになる。つぎに、列デコーダ６２
は、各リード・グローバル・データ・ライン対に対して
１対のビット・ラインをデコードする。各選択されたビ
ット・ライン対は、対応するリード・グローバル・デー
タ・ライン対に結合され、対応する選択されたメモリ・
セルに記憶された情報は検出され、対応するリード・グ
ローバル・データ・ライン上に差電流として与えられ
る。
【００１７】ライト・サイクルにおいて、データは８つ
のライト・グローバル・データ・ライン対から対応する
選択されたメモリ・セルに差動的に与えられる。デコー
ドはリード・サイクルの場合と同様にして行われるが、
データはライト・サイクル中に、信号ＷＧＤＬ０と反転
ＷＧＤＬ０とを与えるライト・グローバル・データ・ラ
イン８２，８３から列デコーダ６２によって受け取られ
る。リード・サイクルとライト・サイクルとの間の主要
な相違点は、リード・サイクル中には小さな差電圧がビ
ット・ライン対上に生じるが、ライト・サイクル中に
は、列デコーダ６２により大きな差電圧がビット・ライ
ン対上に生じることである。ライト・サイクル中にビッ
ト・ライン対上に生じる電圧は、対応すメモリ・セルに
記憶されたビットを上書きするのに十分な大きさでなけ
ればならないが、ビット・ライン負荷は、ライト・サイ
クル後に、ビット・ライン上の電圧を十分にプリチャー
ジして等化することにより次のリードサイクルに支障を
きたさないようにしなければならない。
のライト・グローバル・データ・ライン対から対応する
選択されたメモリ・セルに差動的に与えられる。デコー
ドはリード・サイクルの場合と同様にして行われるが、
データはライト・サイクル中に、信号ＷＧＤＬ０と反転
ＷＧＤＬ０とを与えるライト・グローバル・データ・ラ
イン８２，８３から列デコーダ６２によって受け取られ
る。リード・サイクルとライト・サイクルとの間の主要
な相違点は、リード・サイクル中には小さな差電圧がビ
ット・ライン対上に生じるが、ライト・サイクル中に
は、列デコーダ６２により大きな差電圧がビット・ライ
ン対上に生じることである。ライト・サイクル中にビッ
ト・ライン対上に生じる電圧は、対応すメモリ・セルに
記憶されたビットを上書きするのに十分な大きさでなけ
ればならないが、ビット・ライン負荷は、ライト・サイ
クル後に、ビット・ライン上の電圧を十分にプリチャー
ジして等化することにより次のリードサイクルに支障を
きたさないようにしなければならない。
【００１８】図４は、メモリ３０で使用するビット・ラ
イン負荷７４、およびビット・ライン負荷７４をバイア
スするＮＰＮトランジスタ１０１，１０２および抵抗器
１０５の概略図を示す。ビット・ライン負荷７４は、Ｎ
ＰＮトランジスタ１０３，１０４；抵抗器１０５；およ
びＰチャンネル・トランジスタ１０６，１０７，１０８
によって構成される。トランジスタ１０１は、ＶDDに接
続されたコレクタ，信号ＥＱＢＩＡＳを受け取るベース
およびノード１１０に接続されたエミッタを有する。ト
ランジスタ１０２は、ＶDD接続されたコレクタ，信号Ｂ
ＱＢＩＡＳを受け取るベースおよびノード１１１に接続
されたエミッタを有する。トランジスタ１０３は、ノー
ド１１０に接続されたコレクタ，信号ＥＱＬＯＣを受け
取るベースおよびビット・ライン７２に接続されたエミ
ッタを有する。トランジスタ１０４は、ノード１１０に
接続されたコレクタ，信号ＥＱＬＯＣを受け取るベース
およびビット・ライン７３に接続されたエミッタを有す
る。抵抗器１０５は、ＶDDに接続された第１端子および
ノード１１０に接続された第２端子を有する。トランジ
スタ１０６は、ノード１１１に接続されたソース，ＶSS
に接続されたゲートおよびビット・ライン７２に接続さ
れたドレインを有する。トランジスタ１０７は、ノード
１１１に接続されたソース，ＶSSに接続されたゲートお
よびビット・ライン７３に接続されたドレインを有す
る。トランジスタ１０８は、ビット・ライン７２に接続
された第１電流電極，信号ＷＬＯＣを受け取るゲートお
よびビット・ライン７３に接続された第２電流電極を有
する。トランジスタ１０８のどの電流電極がソースとし
て機能するか、またどの電流電極がドレインとして機能
するかは、ビット・ライン７２，７３のそれぞれの電圧
によって決まる。
イン負荷７４、およびビット・ライン負荷７４をバイア
スするＮＰＮトランジスタ１０１，１０２および抵抗器
１０５の概略図を示す。ビット・ライン負荷７４は、Ｎ
ＰＮトランジスタ１０３，１０４；抵抗器１０５；およ
びＰチャンネル・トランジスタ１０６，１０７，１０８
によって構成される。トランジスタ１０１は、ＶDDに接
続されたコレクタ，信号ＥＱＢＩＡＳを受け取るベース
およびノード１１０に接続されたエミッタを有する。ト
ランジスタ１０２は、ＶDD接続されたコレクタ，信号Ｂ
ＱＢＩＡＳを受け取るベースおよびノード１１１に接続
されたエミッタを有する。トランジスタ１０３は、ノー
ド１１０に接続されたコレクタ，信号ＥＱＬＯＣを受け
取るベースおよびビット・ライン７２に接続されたエミ
ッタを有する。トランジスタ１０４は、ノード１１０に
接続されたコレクタ，信号ＥＱＬＯＣを受け取るベース
およびビット・ライン７３に接続されたエミッタを有す
る。抵抗器１０５は、ＶDDに接続された第１端子および
ノード１１０に接続された第２端子を有する。トランジ
スタ１０６は、ノード１１１に接続されたソース，ＶSS
に接続されたゲートおよびビット・ライン７２に接続さ
れたドレインを有する。トランジスタ１０７は、ノード
１１１に接続されたソース，ＶSSに接続されたゲートお
よびビット・ライン７３に接続されたドレインを有す
る。トランジスタ１０８は、ビット・ライン７２に接続
された第１電流電極，信号ＷＬＯＣを受け取るゲートお
よびビット・ライン７３に接続された第２電流電極を有
する。トランジスタ１０８のどの電流電極がソースとし
て機能するか、またどの電流電極がドレインとして機能
するかは、ビット・ライン７２，７３のそれぞれの電圧
によって決まる。
【００１９】基本動作において、ビット・ライン負荷７
４は２つの機能を果たす。まず第１に、ビット・ライン
負荷７４はビット・ライン７２，７３の両方に対してア
クティブ・プルアップを行い、リード・サイクル中に電
圧ＢＬ，反転ＢＬが正しく発生するようにする。リード
・サイクル中に、トランジスタ１０３，１０４は、差電
流に応答して、ビット・ライン７２，７３に電圧を与え
る。さらに、トランジスタ１０６，１０７（これら２つ
のトランジスタは常に導通状態である）は、ビット・ラ
イン７２，７３を若干プルアップする。トランジスタ１
０８も、リード・サイクル中に導通状態となり、差電圧
を低レベルに制限する。ただし、ここでいう低レベルと
は、検出できるレベルのことである。第２の機能として
は、ビット・ライン負荷７４は、書き込み回復期間中
に、ビット・ライン７２，７３の電圧を等化し、プリチ
ャージする。書き込み回復は、ライト・サイクルからリ
ード・サイクルに遷移する際に生じる。プリチャージ
は、所定の電圧をビット・ライン７２，７３に与えるト
ランジスタ１０３，１０４によって行われ、等化はビッ
ト・ライン７２，７３を互いに結合させるトランジスタ
１０８によって行われる。トランジスタ１０３，１０
４，１０８の動作により、ビット・ライン７２，７３の
電圧は、書き込み回復期間終了時点で実質的に等しくな
る。ビット・ライン負荷７４は図１のビット・ライン負
荷２０を改善したものである。これは、バイポーラ・ト
ランジスタ１０３，１０４にかかる最悪ケースの逆バイ
アスが所定の電圧に制限され、この所定の電圧により、
最悪の状態でもトランジスタは許容できる平均寿命が得
られるためである。
４は２つの機能を果たす。まず第１に、ビット・ライン
負荷７４はビット・ライン７２，７３の両方に対してア
クティブ・プルアップを行い、リード・サイクル中に電
圧ＢＬ，反転ＢＬが正しく発生するようにする。リード
・サイクル中に、トランジスタ１０３，１０４は、差電
流に応答して、ビット・ライン７２，７３に電圧を与え
る。さらに、トランジスタ１０６，１０７（これら２つ
のトランジスタは常に導通状態である）は、ビット・ラ
イン７２，７３を若干プルアップする。トランジスタ１
０８も、リード・サイクル中に導通状態となり、差電圧
を低レベルに制限する。ただし、ここでいう低レベルと
は、検出できるレベルのことである。第２の機能として
は、ビット・ライン負荷７４は、書き込み回復期間中
に、ビット・ライン７２，７３の電圧を等化し、プリチ
ャージする。書き込み回復は、ライト・サイクルからリ
ード・サイクルに遷移する際に生じる。プリチャージ
は、所定の電圧をビット・ライン７２，７３に与えるト
ランジスタ１０３，１０４によって行われ、等化はビッ
ト・ライン７２，７３を互いに結合させるトランジスタ
１０８によって行われる。トランジスタ１０３，１０
４，１０８の動作により、ビット・ライン７２，７３の
電圧は、書き込み回復期間終了時点で実質的に等しくな
る。ビット・ライン負荷７４は図１のビット・ライン負
荷２０を改善したものである。これは、バイポーラ・ト
ランジスタ１０３，１０４にかかる最悪ケースの逆バイ
アスが所定の電圧に制限され、この所定の電圧により、
最悪の状態でもトランジスタは許容できる平均寿命が得
られるためである。
【００２０】具体的には、トランジスタ１０１は、信号
ＥＱＢＩＡＳの電圧以下のベース・エミッタ間ダイオー
ド電圧降下（ＶBE）の電圧、すなわち（ＥＱＢＩＡＳ−
ＶBE）をノード１１０に与える。同様に、トランジスタ
１０２は（ＥＱＢＩＡＳ−ＶBE）に等しい電圧をノード
１１１に与える。ここで、ベース・エミッタ間ダイオー
ド電圧降下ＶBEは、全てのトランジスタに対して等しい
ものと仮定することに注目されたい。現実には、バイポ
ーラ・トランジスタのエミッタ・サイズより、トランジ
スタのＶBEが部分的に決まる。しかし、さまざまなトラ
ンジスタのＶBEのばらつきは、本発明に影響を与えるも
のではない。ＥＱＢＩＡＳはＶDDよりいくぶん低めに設
定され、ＶDDのばらつきとは実質的に無関係に行われ
る。ＶDDが約５Ｖの場合、ＥＱＢＩＡＳは約４．２Ｖに
設定される。トランジスタ１０１のＶBEが０．７Ｖの場
合、ノード１１０の電圧は約３．５Ｖに等しい。
ＥＱＢＩＡＳの電圧以下のベース・エミッタ間ダイオー
ド電圧降下（ＶBE）の電圧、すなわち（ＥＱＢＩＡＳ−
ＶBE）をノード１１０に与える。同様に、トランジスタ
１０２は（ＥＱＢＩＡＳ−ＶBE）に等しい電圧をノード
１１１に与える。ここで、ベース・エミッタ間ダイオー
ド電圧降下ＶBEは、全てのトランジスタに対して等しい
ものと仮定することに注目されたい。現実には、バイポ
ーラ・トランジスタのエミッタ・サイズより、トランジ
スタのＶBEが部分的に決まる。しかし、さまざまなトラ
ンジスタのＶBEのばらつきは、本発明に影響を与えるも
のではない。ＥＱＢＩＡＳはＶDDよりいくぶん低めに設
定され、ＶDDのばらつきとは実質的に無関係に行われ
る。ＶDDが約５Ｖの場合、ＥＱＢＩＡＳは約４．２Ｖに
設定される。トランジスタ１０１のＶBEが０．７Ｖの場
合、ノード１１０の電圧は約３．５Ｖに等しい。
【００２１】書き込み回復期間中、トランジスタ１０
３，１０４はビット・ライン７２，７３の電圧を（ＥＱ
ＬＯＣ−ＶBE）まで増加させる。信号ＥＱＬＯＣは、リ
ード・サイクル中には約ＥＱＢＩＡＳのレベルで与えら
れる。ＥＱＬＯＣは、対応するメモリ・ブロックがライ
ト・サイクル中に選択されると、ＶSS以上の約２ＶＬＬ
ＬＢＥの低論理レベルでで非アクティブになり、それ以
外の場合には、約ＥＱＢＩＡＳの高論理レベル、すなわ
ち約４．２Ｖでアクティブとなる。トランジスタ１０
３，１０４にかかる最大逆バイアス電圧（ＶRBMAX ）、
ＶRBMAX Ｘ ＝ ＢＬ（ＨＩＧＨ）−ＥＱＬＯＣ（ＬＯ
Ｗ） （２）すなわち約３．５ − １．４ ＝ ２．
１Ｖがライト・サイクル中に生じる。ＶBEが０．７Ｖに
等しく、かつＶSSが０Ｖに等しい場合、ＶRBMAX は約
２．１Ｖに等しくなり、これは図１の従来のビット・ラ
イン負荷２０のレベルよりはるかに小さいレベルであ
る。
３，１０４はビット・ライン７２，７３の電圧を（ＥＱ
ＬＯＣ−ＶBE）まで増加させる。信号ＥＱＬＯＣは、リ
ード・サイクル中には約ＥＱＢＩＡＳのレベルで与えら
れる。ＥＱＬＯＣは、対応するメモリ・ブロックがライ
ト・サイクル中に選択されると、ＶSS以上の約２ＶＬＬ
ＬＢＥの低論理レベルでで非アクティブになり、それ以
外の場合には、約ＥＱＢＩＡＳの高論理レベル、すなわ
ち約４．２Ｖでアクティブとなる。トランジスタ１０
３，１０４にかかる最大逆バイアス電圧（ＶRBMAX ）、
ＶRBMAX Ｘ ＝ ＢＬ（ＨＩＧＨ）−ＥＱＬＯＣ（ＬＯ
Ｗ） （２）すなわち約３．５ − １．４ ＝ ２．
１Ｖがライト・サイクル中に生じる。ＶBEが０．７Ｖに
等しく、かつＶSSが０Ｖに等しい場合、ＶRBMAX は約
２．１Ｖに等しくなり、これは図１の従来のビット・ラ
イン負荷２０のレベルよりはるかに小さいレベルであ
る。
【００２２】トランジスタ１０１および抵抗器１０５に
よってノード１１０に与えられる電圧は、いくつかのビ
ット・ライン負荷間で分配してもよい。同様に、トラン
ジスタ１０２によりノード１１１に与えられる電圧もい
くつかのビット・ライン負荷間で分配してもよい。した
がって、ビット・ライン負荷７４は、ビット・ライン負
荷回路を等価的に表したものであり、各ビット・ライン
負荷に固有の全ての構成要素を表すものではない。好適
な実施例では、ノード１１０は６４のビット・ライン負
荷によって共有されている。ノード１１０の電圧は、ブ
ロック５０内の８つの同一の回路によって与えられ、こ
れらの回路それぞれはトランジスタ１０１および抵抗器
１０５に相当する構成要素を有する。ノード１１１の電
圧は図２の１６個全てのメモリ・ブロック４０〜５５の
間で共有されており、各メモリ・ブロックが同一の回路
を成し、この回路はノード１１１に接続されたエミッタ
を有するトランジスタ１０２に相当するトランジスタか
ら成っている。
よってノード１１０に与えられる電圧は、いくつかのビ
ット・ライン負荷間で分配してもよい。同様に、トラン
ジスタ１０２によりノード１１１に与えられる電圧もい
くつかのビット・ライン負荷間で分配してもよい。した
がって、ビット・ライン負荷７４は、ビット・ライン負
荷回路を等価的に表したものであり、各ビット・ライン
負荷に固有の全ての構成要素を表すものではない。好適
な実施例では、ノード１１０は６４のビット・ライン負
荷によって共有されている。ノード１１０の電圧は、ブ
ロック５０内の８つの同一の回路によって与えられ、こ
れらの回路それぞれはトランジスタ１０１および抵抗器
１０５に相当する構成要素を有する。ノード１１１の電
圧は図２の１６個全てのメモリ・ブロック４０〜５５の
間で共有されており、各メモリ・ブロックが同一の回路
を成し、この回路はノード１１１に接続されたエミッタ
を有するトランジスタ１０２に相当するトランジスタか
ら成っている。
【００２３】トランジスタ１０１と抵抗器１０５とを組
み合わせてノード１１０に電圧を与えることは、セルフ
・ブースト(self-boosting) を防ぐという好ましい効果
が得られる。セルフ・ブーストは、バイポーラ・トラン
ジスタのベース電圧が急速に上昇するとき生じ、この場
合、エミッタが容量の高い負荷に結合されることにな
る。ベース・エミッタＰＮ接合は、関連接合容量を有す
る。ベース電圧が急速に上昇すると、大きなベース・エ
ミッタ間電圧が生じる（これは、容量の高い負荷が急速
な昇圧に抵抗するためである）。ＰＮ接合の容量は、Ｖ
BEが１ダイオード電圧降下を上回ると、大幅に上昇す
る。したがって、エミッタ電圧が上昇するにつれて、ベ
ース・エミッタ接合容量はベース電圧レベルを上昇させ
る。セルフ・ブーストは、ベースのチャージを低減する
ことにより阻止することができる。ベースのチャージを
低減する１つの方法として、ベース・コレクタ間ダイオ
ードを順方向バイアスすることにより、トランジスタを
飽和状態にする方法がある。トランジスタ１０１および
抵抗器１０５は、大きなコレクタ電流が（書き込み回復
中に）流れる際に、トランジスタ１０３，１０４のコレ
クタ電圧を減圧することにより、トランジスタ１０３，
１０４のベースに対するセルフ・ブーストの影響を低減
させる。抵抗器１０５は、実質的に電流が流れない（こ
れはＥＱＬＯＣが低論理のときに生じる）場合に、ノー
ド１１０の電圧をＶDDにする。実際には、小さな逆飽和
電流が流れるが、抵抗器１０５のサイズを正しく設定し
ておけば、この電流は無視できる。ＥＱＬＯＣが高論理
に変化すると、トランジスタ１０３またはトランジスタ
１０４のいずれかがアクティブとなる。これは、そのベ
ース・エミッタ接合が低電圧でビット・ラインに順方向
バイアスされ、かつそのベース・コレクタ接合が逆方向
バイアスされるからである。ノード１１０に流れるコレ
クタ電流が与えられる。適切な電流であれば、ノード１
１０の電圧は、抵抗器１０５のＩＲ降下により降下し始
める。しかし、トランジスタ１０１は、ノード１１０の
電圧が（ＥＱＢＩＡＳ−ＶBE）以下に低下するすること
を防ぐ。トランジスタ１０３またはトランジスタ１０４
のベース電圧が（ＥＱＢＩＡＳ−ＶBE）以上の１ダイオ
ード電圧降下分だけ上昇すると、過剰ベース・チャージ
がベース・コレクタ間ダイオードを介してディスチャー
ジし、セルフ・ブーストは停止する。トランジスタ１０
３のコレクタ電流が低下するにつれて、抵抗１０５はト
ランジスタ１０３のコレクタ電圧を上昇させ、トランジ
スタ１０３を非飽和状態にする。
み合わせてノード１１０に電圧を与えることは、セルフ
・ブースト(self-boosting) を防ぐという好ましい効果
が得られる。セルフ・ブーストは、バイポーラ・トラン
ジスタのベース電圧が急速に上昇するとき生じ、この場
合、エミッタが容量の高い負荷に結合されることにな
る。ベース・エミッタＰＮ接合は、関連接合容量を有す
る。ベース電圧が急速に上昇すると、大きなベース・エ
ミッタ間電圧が生じる（これは、容量の高い負荷が急速
な昇圧に抵抗するためである）。ＰＮ接合の容量は、Ｖ
BEが１ダイオード電圧降下を上回ると、大幅に上昇す
る。したがって、エミッタ電圧が上昇するにつれて、ベ
ース・エミッタ接合容量はベース電圧レベルを上昇させ
る。セルフ・ブーストは、ベースのチャージを低減する
ことにより阻止することができる。ベースのチャージを
低減する１つの方法として、ベース・コレクタ間ダイオ
ードを順方向バイアスすることにより、トランジスタを
飽和状態にする方法がある。トランジスタ１０１および
抵抗器１０５は、大きなコレクタ電流が（書き込み回復
中に）流れる際に、トランジスタ１０３，１０４のコレ
クタ電圧を減圧することにより、トランジスタ１０３，
１０４のベースに対するセルフ・ブーストの影響を低減
させる。抵抗器１０５は、実質的に電流が流れない（こ
れはＥＱＬＯＣが低論理のときに生じる）場合に、ノー
ド１１０の電圧をＶDDにする。実際には、小さな逆飽和
電流が流れるが、抵抗器１０５のサイズを正しく設定し
ておけば、この電流は無視できる。ＥＱＬＯＣが高論理
に変化すると、トランジスタ１０３またはトランジスタ
１０４のいずれかがアクティブとなる。これは、そのベ
ース・エミッタ接合が低電圧でビット・ラインに順方向
バイアスされ、かつそのベース・コレクタ接合が逆方向
バイアスされるからである。ノード１１０に流れるコレ
クタ電流が与えられる。適切な電流であれば、ノード１
１０の電圧は、抵抗器１０５のＩＲ降下により降下し始
める。しかし、トランジスタ１０１は、ノード１１０の
電圧が（ＥＱＢＩＡＳ−ＶBE）以下に低下するすること
を防ぐ。トランジスタ１０３またはトランジスタ１０４
のベース電圧が（ＥＱＢＩＡＳ−ＶBE）以上の１ダイオ
ード電圧降下分だけ上昇すると、過剰ベース・チャージ
がベース・コレクタ間ダイオードを介してディスチャー
ジし、セルフ・ブーストは停止する。トランジスタ１０
３のコレクタ電流が低下するにつれて、抵抗１０５はト
ランジスタ１０３のコレクタ電圧を上昇させ、トランジ
スタ１０３を非飽和状態にする。
【００２４】図３に戻って、図４のトランジスタ１０
３，１０４のベース・エミッタ接合に対する逆バイアス
源は２つあることがわかる。１つは、上述のように、逆
バイアスはライト・サイクル中に生じることがある。ビ
ット・ライン７２，７３の電圧は、プリチャージが完了
すると（ＥＱＬＯＣ−ＶBE）になる。ライト・サイクル
中に、ＥＱＬＯＣは低論理電圧として与えられる。その
ため、ＥＱＬＯＣの高論理電圧と低論理電圧との間の差
は、所定の電圧まで限定して、最悪の状態においても許
容できるトランジスタの寿命を確保しなければならな
い。第２に、ライト・サイクル中に、図２のデータ入力
バッファ３９が、記憶すべきデータ・ビットをライト・
グローバル・データ・ライン対上に差動的に与えること
である。列デコーダ６２は、プリデコードされた信号Ｗ
ＬＯＣ０〜ＷＬＯＣ７を用いてライト・グローバル・デ
ータ・ライン対を選択されたビット・ライン対に結合さ
せる。最悪の場合のベース・エミッタ間逆バイアスがＥ
ＱＬＯＣによって設定される所定の電圧以下になるよう
にするため、図２のデータ入力バッファ３９は、ライト
・グローバル・データ・ラインの高論理電圧、例えばＷ
ＧＤＬ０または反転ＷＧＤＬ０を（ＥＱＬＯＣ−ＶBE）
に限定する。ここで、列デコーダ６２は、ライト・グロ
ーバル・データ・ラインをビット・ライン対に結合する
場合、この電圧を若干減圧することに注意されたい。
３，１０４のベース・エミッタ接合に対する逆バイアス
源は２つあることがわかる。１つは、上述のように、逆
バイアスはライト・サイクル中に生じることがある。ビ
ット・ライン７２，７３の電圧は、プリチャージが完了
すると（ＥＱＬＯＣ−ＶBE）になる。ライト・サイクル
中に、ＥＱＬＯＣは低論理電圧として与えられる。その
ため、ＥＱＬＯＣの高論理電圧と低論理電圧との間の差
は、所定の電圧まで限定して、最悪の状態においても許
容できるトランジスタの寿命を確保しなければならな
い。第２に、ライト・サイクル中に、図２のデータ入力
バッファ３９が、記憶すべきデータ・ビットをライト・
グローバル・データ・ライン対上に差動的に与えること
である。列デコーダ６２は、プリデコードされた信号Ｗ
ＬＯＣ０〜ＷＬＯＣ７を用いてライト・グローバル・デ
ータ・ライン対を選択されたビット・ライン対に結合さ
せる。最悪の場合のベース・エミッタ間逆バイアスがＥ
ＱＬＯＣによって設定される所定の電圧以下になるよう
にするため、図２のデータ入力バッファ３９は、ライト
・グローバル・データ・ラインの高論理電圧、例えばＷ
ＧＤＬ０または反転ＷＧＤＬ０を（ＥＱＬＯＣ−ＶBE）
に限定する。ここで、列デコーダ６２は、ライト・グロ
ーバル・データ・ラインをビット・ライン対に結合する
場合、この電圧を若干減圧することに注意されたい。
【００２５】制御信号ＥＱＬＯＣ，ＷＬＯＣおよびその
他の関連信号の典型的な波形を図５に示す。図示の信号
は、ＷＬＯＣ，ＥＱＢＩＡＳ，ＢＬ，反転ＢＬおよびＥ
ＱＬＯＣである。図５は、各信号の電圧の経時変化を示
す。横軸の「ｔ１」と記された点は、ライト・サイクル
とリード・サイクルとの間の近似的な時間的分岐点を示
す。ｔ１以前では、ライト・サイクルが進行中であり、
ｔ１と「ｔ２」と記された時点との間は書き込み回復期
間である。ＥＱＢＩＡＳは約４．２Ｖで一定である。ラ
イト・サイクル中に、ＢＬと反転ＢＬとの間に電圧が生
じる。上述のように、ＢＬ，反転ＢＬの電圧は、図２の
データ入力バッファ３９によりライト・グローバル・デ
ータ・ラインに与えられ、これらのライト・グローバル
・データ・ラインは図３の列デコーダ６２に結合され、
ビット・ライン対を結合する。図示の例では、バイナリ
１がＢＬと反転ＢＬとの間の正の差電圧として与えられ
ている。ＢＬは約３．５Ｖであり、反転ＢＬは、ＶSS以
上の約１ＶBE、すなわち約０．７Ｖである。したがっ
て、約２．８Ｖの差電圧があり、この電圧は、選択され
たメモリ・セルがライトサイクル中に上書きされる場合
に高速データ転送を確保するのに十分である。ＥＱＬＯ
Ｃのレベルは、（ＶSS ＋ ２ＶBE）、すなわち約１．
４Ｖである。書き込み回復期間が始まると、ＥＱＬＯＣ
はｔ１で上昇し始める。ＥＱＬＯＣが上昇するにつれ
て、反転ＢＬも上昇する。同時に、ＷＬＯＣは非アクテ
ィブになり、そのため図４のトランジスタ１０８は導通
状態になり、ビット・ライン７２，７３を互いに結合さ
せる。反転ＢＬの電圧は、「ｔ２」と記された時点にお
いてこの電圧がＢＬの電圧とほぼ等しくなるまで上昇す
る。「ＶRB103 」と記された最大逆バイアスは、この場
合、トランジスタ１０３において生じる。図示の実施例
では、ＶRB103 は、３．５ − １．４ ＝ ２．１Ｖ
である。従って、ＶRB103 は、図１の従来のビット・ラ
イン負荷２０に伴うＶRBMAX ＝ ４．３Ｖよりもはる
かに小さい。ＥＱＬＯＣに対して選ばれた高論理電圧お
よび低論理電圧，トランジスタ１０６、１０７（図４に
図示）のソース電圧およびデータ入力バッファ３９（図
２に図示）によって与えられる電圧（この電圧は最終的
に対応するビット・ラインに結合される）により、約
２．１Ｖの最悪ケースの逆バイアスが確保され、最悪の
状態においても少なくとも１０年間の平均トランジスタ
寿命が保証される。また、ＥＱＬＯＣの高論理電圧およ
び低論理電圧により、ライト・サイクルにおいて高速デ
ータ転送が確保される。最悪状態は、所定のメモリ・セ
ルがＶDDの最大規定電圧および最小規定温度で連続的に
書き込まれる場合に生じる。ここで、より小さい最悪ケ
ースの逆バイアス電圧を選ぶことによりその他のトラン
ジスタ寿命も確保できることに注目されたい。
他の関連信号の典型的な波形を図５に示す。図示の信号
は、ＷＬＯＣ，ＥＱＢＩＡＳ，ＢＬ，反転ＢＬおよびＥ
ＱＬＯＣである。図５は、各信号の電圧の経時変化を示
す。横軸の「ｔ１」と記された点は、ライト・サイクル
とリード・サイクルとの間の近似的な時間的分岐点を示
す。ｔ１以前では、ライト・サイクルが進行中であり、
ｔ１と「ｔ２」と記された時点との間は書き込み回復期
間である。ＥＱＢＩＡＳは約４．２Ｖで一定である。ラ
イト・サイクル中に、ＢＬと反転ＢＬとの間に電圧が生
じる。上述のように、ＢＬ，反転ＢＬの電圧は、図２の
データ入力バッファ３９によりライト・グローバル・デ
ータ・ラインに与えられ、これらのライト・グローバル
・データ・ラインは図３の列デコーダ６２に結合され、
ビット・ライン対を結合する。図示の例では、バイナリ
１がＢＬと反転ＢＬとの間の正の差電圧として与えられ
ている。ＢＬは約３．５Ｖであり、反転ＢＬは、ＶSS以
上の約１ＶBE、すなわち約０．７Ｖである。したがっ
て、約２．８Ｖの差電圧があり、この電圧は、選択され
たメモリ・セルがライトサイクル中に上書きされる場合
に高速データ転送を確保するのに十分である。ＥＱＬＯ
Ｃのレベルは、（ＶSS ＋ ２ＶBE）、すなわち約１．
４Ｖである。書き込み回復期間が始まると、ＥＱＬＯＣ
はｔ１で上昇し始める。ＥＱＬＯＣが上昇するにつれ
て、反転ＢＬも上昇する。同時に、ＷＬＯＣは非アクテ
ィブになり、そのため図４のトランジスタ１０８は導通
状態になり、ビット・ライン７２，７３を互いに結合さ
せる。反転ＢＬの電圧は、「ｔ２」と記された時点にお
いてこの電圧がＢＬの電圧とほぼ等しくなるまで上昇す
る。「ＶRB103 」と記された最大逆バイアスは、この場
合、トランジスタ１０３において生じる。図示の実施例
では、ＶRB103 は、３．５ − １．４ ＝ ２．１Ｖ
である。従って、ＶRB103 は、図１の従来のビット・ラ
イン負荷２０に伴うＶRBMAX ＝ ４．３Ｖよりもはる
かに小さい。ＥＱＬＯＣに対して選ばれた高論理電圧お
よび低論理電圧，トランジスタ１０６、１０７（図４に
図示）のソース電圧およびデータ入力バッファ３９（図
２に図示）によって与えられる電圧（この電圧は最終的
に対応するビット・ラインに結合される）により、約
２．１Ｖの最悪ケースの逆バイアスが確保され、最悪の
状態においても少なくとも１０年間の平均トランジスタ
寿命が保証される。また、ＥＱＬＯＣの高論理電圧およ
び低論理電圧により、ライト・サイクルにおいて高速デ
ータ転送が確保される。最悪状態は、所定のメモリ・セ
ルがＶDDの最大規定電圧および最小規定温度で連続的に
書き込まれる場合に生じる。ここで、より小さい最悪ケ
ースの逆バイアス電圧を選ぶことによりその他のトラン
ジスタ寿命も確保できることに注目されたい。
【００２６】図６は、図４のビット・ライン負荷ととも
に使用する制御信号発生回路６４の部分的な概略図であ
る。回路６４は、ＮＡＮＤゲート１２１，Ｎチャンネル
・トランジスタ１３５，１３６，１３７，抵抗器１３
８，Ｐチャンネル・トランジスタ１３９，ＮＰＮトラン
ジスタ１４０，１４１，１４２，１４３，Ｎチャンネル
・トランジスタ１４４，Ｐチャンネル・トランジスタ１
４５およびインバータ１４６によって構成される。ＮＡ
ＮＤゲート１２１は、Ｐチャンネル・トランジスタ１３
１，１３２およびＮチャンネル・トランジスタ１３３，
１３４によって構成される。
に使用する制御信号発生回路６４の部分的な概略図であ
る。回路６４は、ＮＡＮＤゲート１２１，Ｎチャンネル
・トランジスタ１３５，１３６，１３７，抵抗器１３
８，Ｐチャンネル・トランジスタ１３９，ＮＰＮトラン
ジスタ１４０，１４１，１４２，１４３，Ｎチャンネル
・トランジスタ１４４，Ｐチャンネル・トランジスタ１
４５およびインバータ１４６によって構成される。ＮＡ
ＮＤゲート１２１は、Ｐチャンネル・トランジスタ１３
１，１３２およびＮチャンネル・トランジスタ１３３，
１３４によって構成される。
【００２７】トランジスタ１３１は、ＥＱＢＩＡＳに接
続されたソース，信号ＢＳを受け取るゲートおよびＮＡ
ＮＤゲート１２１の出力端子となるドレインを有する。
トランジスタ１３２は、ＥＱＢＩＡＳに接続されたソー
ス，「ＣＰＷ」と記された信号を受け取るゲートおよび
トランジスタ１３１のドレインに接続されたドレインを
有する。トランジスタ１３３は、トランジスタ１３１の
ドレインに接続されたドレイン，信号ＢＳを受け取るゲ
ートおよびソースを有する。トランジスタ１３２は、ト
ランジスタ１３３のソースに接続されたドレイン，信号
ＣＰＷを受け取るゲートおよびＶSSに接続されたソース
を有する。トランジスタ１３５は、ドレイン，信号ＢＳ
を受け取るゲートおよびソースを有する。トランジスタ
１３６は、トランジスタ１３５のソースに接続されたド
レイン，信号ＣＰＷを受け取るゲートおよびソースを有
する。トランジスタ１３７は、トランジスタ１３６のソ
ースに接続されたドレイン，トランジスタ１３１のドレ
インに接続されたゲートおよびＶSSに接続されたソース
を有する。抵抗器１３８は、ＥＱＢＩＡＳに接続された
第１端子およびＥＱＬＯＣを与える第２端子を有する。
トランジスタ１３９は、ＥＱＢＩＡＳに接続されたソー
ス，信号ＷＬＯＣを受け取るゲートおよび抵抗器１３８
の第２端子に接続されたドレインを有する。トランジス
タ１４０は、ＶDDに接続されたコレクタ，トランジスタ
１３１のドレインに接続されたベースおよび抵抗器１３
８の第２端子とトランジスタ１３９のドレインとに接続
されたエミッタを有する。トランジスタ１４１は、トラ
ンジスタ１４０のエミッタに接続されたコレクタ，抵抗
器１３８の第２端子とトランジスタ１３９のドレインと
に接続されたベースおよびトランジスタ１３５のドレイ
ンに接続されたエミッタを有する。トランジスタ１４２
は、トランジスタ１４１のエミッタに接続されたコレク
タ，トランジスタ１３７のドレインに接続されたベース
およびＶSSに接続されたエミッタを有する。トランジス
タ１４３は、ＶDDに接続されたコレクタ，トランジスタ
１３１のドレインに接続されたベースおよびエミッタを
有する。トランジスタ１４４は、トランジスタ１４１の
エミッタに接続された第１電流電極，ＶDDに接続された
ゲートおよびトランジスタ１４３のエミッタに接続され
た第２電流電極を有する。トランジスタ１４５は、ＶDD
に接続されたソース，信号ＷＬＯＣを受け取るゲートお
よびトランジスタ１４３のエミッタに接続されたドレイ
ンを有する。インバータ１４６は、トランジスタ１４３
のエミッタに接続された入力端子および信号ＷＬＯＣを
与える出力端子を有する。
続されたソース，信号ＢＳを受け取るゲートおよびＮＡ
ＮＤゲート１２１の出力端子となるドレインを有する。
トランジスタ１３２は、ＥＱＢＩＡＳに接続されたソー
ス，「ＣＰＷ」と記された信号を受け取るゲートおよび
トランジスタ１３１のドレインに接続されたドレインを
有する。トランジスタ１３３は、トランジスタ１３１の
ドレインに接続されたドレイン，信号ＢＳを受け取るゲ
ートおよびソースを有する。トランジスタ１３２は、ト
ランジスタ１３３のソースに接続されたドレイン，信号
ＣＰＷを受け取るゲートおよびＶSSに接続されたソース
を有する。トランジスタ１３５は、ドレイン，信号ＢＳ
を受け取るゲートおよびソースを有する。トランジスタ
１３６は、トランジスタ１３５のソースに接続されたド
レイン，信号ＣＰＷを受け取るゲートおよびソースを有
する。トランジスタ１３７は、トランジスタ１３６のソ
ースに接続されたドレイン，トランジスタ１３１のドレ
インに接続されたゲートおよびＶSSに接続されたソース
を有する。抵抗器１３８は、ＥＱＢＩＡＳに接続された
第１端子およびＥＱＬＯＣを与える第２端子を有する。
トランジスタ１３９は、ＥＱＢＩＡＳに接続されたソー
ス，信号ＷＬＯＣを受け取るゲートおよび抵抗器１３８
の第２端子に接続されたドレインを有する。トランジス
タ１４０は、ＶDDに接続されたコレクタ，トランジスタ
１３１のドレインに接続されたベースおよび抵抗器１３
８の第２端子とトランジスタ１３９のドレインとに接続
されたエミッタを有する。トランジスタ１４１は、トラ
ンジスタ１４０のエミッタに接続されたコレクタ，抵抗
器１３８の第２端子とトランジスタ１３９のドレインと
に接続されたベースおよびトランジスタ１３５のドレイ
ンに接続されたエミッタを有する。トランジスタ１４２
は、トランジスタ１４１のエミッタに接続されたコレク
タ，トランジスタ１３７のドレインに接続されたベース
およびＶSSに接続されたエミッタを有する。トランジス
タ１４３は、ＶDDに接続されたコレクタ，トランジスタ
１３１のドレインに接続されたベースおよびエミッタを
有する。トランジスタ１４４は、トランジスタ１４１の
エミッタに接続された第１電流電極，ＶDDに接続された
ゲートおよびトランジスタ１４３のエミッタに接続され
た第２電流電極を有する。トランジスタ１４５は、ＶDD
に接続されたソース，信号ＷＬＯＣを受け取るゲートお
よびトランジスタ１４３のエミッタに接続されたドレイ
ンを有する。インバータ１４６は、トランジスタ１４３
のエミッタに接続された入力端子および信号ＷＬＯＣを
与える出力端子を有する。
【００２８】回路６４は、まず入力信号間で確立される
論理関係により、さらに図６に示す構成要素の機能のし
かたにより理解することができる。ＢＳは、対応するビ
ット・ライン対が配置されるブロックがアクティブにな
ると高論理になる信号である。ＣＰＷは、対応するビッ
ト・ライン対に対する書き込みが生じると高論理になる
信号であり、信号群ＣＰＷ０〜ＣＰＷ７のうち１つに相
当する。トランジスタ１４０のエミッタで与えられるＥ
ＱＬＯＣは、信号ＢＳとＣＰＷとの間の論理ＮＡＮＤで
ある。一方、ＷＬＯＣはＣＰＷとＢＳとの間の論理ＮＡ
ＮＤの反転として、すなわちＢＳとＣＰＷとの論理ＡＮ
Ｄとして与えられる。ＷＬＯＣはＣＭＯＳレベルで与え
られ、その高論理は約ＶDDであり低論理は約ＶSSである
が、ＥＱＬＯＣは高論理は約ＥＱＢＩＡＳで、低論理は
約ＶSS＋２ＶBEで与えられる。上述のように、ＥＱＬＯ
Ｃの低論理電圧を制限することにより、図４のトランジ
スタ１０３，１０４の平均寿命が向上する。
論理関係により、さらに図６に示す構成要素の機能のし
かたにより理解することができる。ＢＳは、対応するビ
ット・ライン対が配置されるブロックがアクティブにな
ると高論理になる信号である。ＣＰＷは、対応するビッ
ト・ライン対に対する書き込みが生じると高論理になる
信号であり、信号群ＣＰＷ０〜ＣＰＷ７のうち１つに相
当する。トランジスタ１４０のエミッタで与えられるＥ
ＱＬＯＣは、信号ＢＳとＣＰＷとの間の論理ＮＡＮＤで
ある。一方、ＷＬＯＣはＣＰＷとＢＳとの間の論理ＮＡ
ＮＤの反転として、すなわちＢＳとＣＰＷとの論理ＡＮ
Ｄとして与えられる。ＷＬＯＣはＣＭＯＳレベルで与え
られ、その高論理は約ＶDDであり低論理は約ＶSSである
が、ＥＱＬＯＣは高論理は約ＥＱＢＩＡＳで、低論理は
約ＶSS＋２ＶBEで与えられる。上述のように、ＥＱＬＯ
Ｃの低論理電圧を制限することにより、図４のトランジ
スタ１０３，１０４の平均寿命が向上する。
【００２９】ＮＡＮＤゲート１２１の出力端子は、トラ
ンジスタ１３１のドレインによって与えられる。ＮＡＮ
Ｄゲート１２１の出力端子が高論理の場合、トランジス
タ１４０のベース・エミッタ接合は順方向にバイアスさ
れて、ＥＱＬＯＣを高論理にする。ＮＡＮＤゲート１２
１の出力が高論理の場合、トランジスタ１３１またはト
ランジスタ１３１のいずれか、またはその両方が導通状
態となる。トランジスタ１３１，１３２はともに、約
４．２Ｖの電圧ＥＱＢＩＡＳに接続されたＰチャンネル
・トランジスタであるので、ゲートの低論理電圧により
トランジスタは導通状態となる。各トランジスタのドレ
イン・ソース間電圧ＶDSは約０Ｖであり、ＮＡＮＤゲー
ト１２１の出力端子電圧はほぼＥＱＢＩＡＳである。し
たがって、ＥＱＬＯＣの高論理電圧は、ほぼＥＱＢＩＡ
Ｓである。一方、（ＥＱＢＩＡＳ−ＶBE）がインバータ
１４６の入力端子に表れ、トランジスタ１４５によりＶ
DDにラッチされる。この電圧は、インバータ１４６によ
り高論理として認識され、インバータ１３６の出力端子
は低論理に駆動される。トランジスタ１３９は飽和状態
になり、ＥＱＬＯＣをＥＱＢＩＡＳに上昇させる。つま
り、インバータ１４６とトランジスタ１３９とは、弱い
ラッチを形成し、ＥＱＬＯＣが低論理から高論理になる
とＥＱＬＯＣをＥＱＢＩＡＳに上昇させる。トランジス
タ１３７は、ＮＡＮＤゲート１２１の出力により導通状
態になり、トランジスタ１４２のベースをＶSSに結合さ
せ、トランジスタ１４２のベース・エミッタ接合が順方
向バイアスされるのを防ぎ、したがって電流がトランジ
スタ１４１または１４２に流れ込むのを防ぐ。
ンジスタ１３１のドレインによって与えられる。ＮＡＮ
Ｄゲート１２１の出力端子が高論理の場合、トランジス
タ１４０のベース・エミッタ接合は順方向にバイアスさ
れて、ＥＱＬＯＣを高論理にする。ＮＡＮＤゲート１２
１の出力が高論理の場合、トランジスタ１３１またはト
ランジスタ１３１のいずれか、またはその両方が導通状
態となる。トランジスタ１３１，１３２はともに、約
４．２Ｖの電圧ＥＱＢＩＡＳに接続されたＰチャンネル
・トランジスタであるので、ゲートの低論理電圧により
トランジスタは導通状態となる。各トランジスタのドレ
イン・ソース間電圧ＶDSは約０Ｖであり、ＮＡＮＤゲー
ト１２１の出力端子電圧はほぼＥＱＢＩＡＳである。し
たがって、ＥＱＬＯＣの高論理電圧は、ほぼＥＱＢＩＡ
Ｓである。一方、（ＥＱＢＩＡＳ−ＶBE）がインバータ
１４６の入力端子に表れ、トランジスタ１４５によりＶ
DDにラッチされる。この電圧は、インバータ１４６によ
り高論理として認識され、インバータ１３６の出力端子
は低論理に駆動される。トランジスタ１３９は飽和状態
になり、ＥＱＬＯＣをＥＱＢＩＡＳに上昇させる。つま
り、インバータ１４６とトランジスタ１３９とは、弱い
ラッチを形成し、ＥＱＬＯＣが低論理から高論理になる
とＥＱＬＯＣをＥＱＢＩＡＳに上昇させる。トランジス
タ１３７は、ＮＡＮＤゲート１２１の出力により導通状
態になり、トランジスタ１４２のベースをＶSSに結合さ
せ、トランジスタ１４２のベース・エミッタ接合が順方
向バイアスされるのを防ぎ、したがって電流がトランジ
スタ１４１または１４２に流れ込むのを防ぐ。
【００３０】ＢＳおよびＣＰＷが高論理になることによ
りＮＡＮＤゲート１２１の出力端子が低論理になると、
ＥＱＬＯＣは約（ＶSS＋２ＶBE）となる。トランジスタ
１４０のベース・エミッタ接合は、逆方向バイアスさ
れ、トランジスタ１３９は非導通状態になる。トランジ
スタ１３５，１３６はともに導通状態になり、トランジ
スタ１４２のコレクタをトランジスタ１４２のベースに
結合させる。トランジスタ１３７は非導通状態になる。
したがって、ＥＱＬＯＣは２つのダイオード接続された
トランジスタ１４１，１４２を介してＶSSに接続され
る。抵抗器１３８はバイアス電流を与え、トランジスタ
１４１，１４２のベース・エミッタ間ダイオードを順方
向バイアスに維持する。
りＮＡＮＤゲート１２１の出力端子が低論理になると、
ＥＱＬＯＣは約（ＶSS＋２ＶBE）となる。トランジスタ
１４０のベース・エミッタ接合は、逆方向バイアスさ
れ、トランジスタ１３９は非導通状態になる。トランジ
スタ１３５，１３６はともに導通状態になり、トランジ
スタ１４２のコレクタをトランジスタ１４２のベースに
結合させる。トランジスタ１３７は非導通状態になる。
したがって、ＥＱＬＯＣは２つのダイオード接続された
トランジスタ１４１，１４２を介してＶSSに接続され
る。抵抗器１３８はバイアス電流を与え、トランジスタ
１４１，１４２のベース・エミッタ間ダイオードを順方
向バイアスに維持する。
【００３１】ＷＬＯＣについては、ＮＡＮＤゲート１２
１の出力が高論理になると、インバータ１４６の入力端
子電圧は高論理となり、インバータ１４６の出力端子は
低論理となる。そして、トランジスタ１４５は導通状態
となり、インバータ１４６の入力端子電圧が低論理から
高論理になると、弱いラッチとなる。ＮＡＮＤゲート１
２１の出力が低論理になると、トランジスタ１４３は非
導通状態となる。それから、インバータ１４６の入力端
子に発生した高電圧により、トランジスタ１４４は導通
状態となり、トランジスタ１４２を介してインバータ１
４６の入力端子電圧をＶSSにディスチャージする。この
ディスチャージは、電圧がインバータ１４６のスイッチ
・ポイント以下になるまで続く。ここで、回路６４は図
５に示す波形を与える１実施例にすぎず、その他の回路
も可能であることに注目されたい。
１の出力が高論理になると、インバータ１４６の入力端
子電圧は高論理となり、インバータ１４６の出力端子は
低論理となる。そして、トランジスタ１４５は導通状態
となり、インバータ１４６の入力端子電圧が低論理から
高論理になると、弱いラッチとなる。ＮＡＮＤゲート１
２１の出力が低論理になると、トランジスタ１４３は非
導通状態となる。それから、インバータ１４６の入力端
子に発生した高電圧により、トランジスタ１４４は導通
状態となり、トランジスタ１４２を介してインバータ１
４６の入力端子電圧をＶSSにディスチャージする。この
ディスチャージは、電圧がインバータ１４６のスイッチ
・ポイント以下になるまで続く。ここで、回路６４は図
５に示す波形を与える１実施例にすぎず、その他の回路
も可能であることに注目されたい。
【００３２】以上より、改善された書き込み回復および
改善された信頼性を有するメモリを説明してきたことが
明らかであろう。図示の実施例では、メモリは複数のメ
モリ・ブロックからなり、各メモリ・ブロックがローカ
ル・ワード・ラインとビット・ライン対との間の交点に
配置される複数のメモリ・セルを有している。各ビット
・ライン対には、ビット・ライン負荷が結合され、この
ビット・ライン負荷は、第１および第２バイポーラ・ト
ランジスタおよび第３，第４，第５ＰチャンネルＭＯＳ
トランジスタによって構成される。第１および第２バイ
ポーラ・トランジスタは、最悪ケースの逆バイアスが所
定の電圧に限定されるようにバイアスされる。最悪ケー
スの逆バイアスを制限することは、第１および第２トラ
ンジスタのベースをバイアスするために用いる等化信号
の高論理電圧を制限して、等化信号の低論理電圧を最小
にし、かつライト・サイクル中にビット・ラインの高論
理電圧を制限することにより実現できる。最悪ケースの
逆バイアスを印加しても最悪状態の下で第１および第２
トランジスタが所定の平均寿命を確保できるように、所
定の電圧が選ばれる。バイポーラ・トランジスタを用い
ることにより、ビット・ライン負荷は高速書き込み回復
が可能となり、最悪ケースの逆バイアスを制限すること
により信頼性が向上する。
改善された信頼性を有するメモリを説明してきたことが
明らかであろう。図示の実施例では、メモリは複数のメ
モリ・ブロックからなり、各メモリ・ブロックがローカ
ル・ワード・ラインとビット・ライン対との間の交点に
配置される複数のメモリ・セルを有している。各ビット
・ライン対には、ビット・ライン負荷が結合され、この
ビット・ライン負荷は、第１および第２バイポーラ・ト
ランジスタおよび第３，第４，第５ＰチャンネルＭＯＳ
トランジスタによって構成される。第１および第２バイ
ポーラ・トランジスタは、最悪ケースの逆バイアスが所
定の電圧に限定されるようにバイアスされる。最悪ケー
スの逆バイアスを制限することは、第１および第２トラ
ンジスタのベースをバイアスするために用いる等化信号
の高論理電圧を制限して、等化信号の低論理電圧を最小
にし、かつライト・サイクル中にビット・ラインの高論
理電圧を制限することにより実現できる。最悪ケースの
逆バイアスを印加しても最悪状態の下で第１および第２
トランジスタが所定の平均寿命を確保できるように、所
定の電圧が選ばれる。バイポーラ・トランジスタを用い
ることにより、ビット・ライン負荷は高速書き込み回復
が可能となり、最悪ケースの逆バイアスを制限すること
により信頼性が向上する。
【００３３】本発明は好適な実施例に基づき説明してき
たが、本発明は多くの点で変更でき、以上具体的に説明
してきた以外の多くの実施例が可能であることは当業者
には明かである。例えば、本発明は、マイクロプロセッ
サのレジスタ・セットのような別のタイプのメモリ記憶
素子とともに用いることができ、シングル・チップ・メ
モリ用に限定されないものではない。故に、本発明の真
の精神と範中に該当する本発明の全ての変形例は添付の
クレームに含まれるものとする。
たが、本発明は多くの点で変更でき、以上具体的に説明
してきた以外の多くの実施例が可能であることは当業者
には明かである。例えば、本発明は、マイクロプロセッ
サのレジスタ・セットのような別のタイプのメモリ記憶
素子とともに用いることができ、シングル・チップ・メ
モリ用に限定されないものではない。故に、本発明の真
の精神と範中に該当する本発明の全ての変形例は添付の
クレームに含まれるものとする。
【００３４】本発明の１例として、１つの実施例におい
て、メモリ（３０）のライト・サイクル中にビット・ラ
イン（７２）または相補ビット・ライン（７３）のいず
れかに与えられる電圧は、等化信号の高論理信号から１
ベース・エミッタ間ダイオード電圧降下を差し引いたレ
ベルを上回らない。
て、メモリ（３０）のライト・サイクル中にビット・ラ
イン（７２）または相補ビット・ライン（７３）のいず
れかに与えられる電圧は、等化信号の高論理信号から１
ベース・エミッタ間ダイオード電圧降下を差し引いたレ
ベルを上回らない。
【００３５】また、本発明の別の例では、ビット・ライ
ン負荷（７４）は、ビット・ライン（７２）に結合され
た第１電流電極，第２等化信号を受け取る制御電極およ
び相補ビット・ライン（７３）に結合された第２電流電
極を有する第５トランジスタによりさらに構成される。
ン負荷（７４）は、ビット・ライン（７２）に結合され
た第１電流電極，第２等化信号を受け取る制御電極およ
び相補ビット・ライン（７３）に結合された第２電流電
極を有する第５トランジスタによりさらに構成される。
【００３６】本発明の別の例では、第２基準電圧が等化
信号の高論理電圧から第１トランジスタ（１０３）また
は第２トランジスタ（１０４）のいずれかの１ベース・
エミッタ間ダイオード電圧降下を差し引いたレベル以下
である。
信号の高論理電圧から第１トランジスタ（１０３）また
は第２トランジスタ（１０４）のいずれかの１ベース・
エミッタ間ダイオード電圧降下を差し引いたレベル以下
である。
【００３７】本発明のさらに別の例では、第３トランジ
スタ（１０６）および第４トランジスタ（１０７）はＰ
チャンネルＭＯＳトランジスタである。
スタ（１０６）および第４トランジスタ（１０７）はＰ
チャンネルＭＯＳトランジスタである。
【００３８】さらに、本発明の別の例では、第２基準電
圧が、正の電源電圧端子に結合されたコレクタ，第２バ
イアス信号を受け取るベースおよび第２基準電圧を与え
るエミッタを有する第７トランジスタ（１０２）によっ
て与えられる。
圧が、正の電源電圧端子に結合されたコレクタ，第２バ
イアス信号を受け取るベースおよび第２基準電圧を与え
るエミッタを有する第７トランジスタ（１０２）によっ
て与えられる。
【００３９】また、さらに本発明の別の例では、第１バ
イアス信号が等化信号に実質的に等しく、第２バイアス
信号が第１バイアス信号に実質的に等しい。
イアス信号が等化信号に実質的に等しく、第２バイアス
信号が第１バイアス信号に実質的に等しい。
【図１】従来技術にしたがったビット・ライン負荷およ
び制御回路の部分的な概略図である。
び制御回路の部分的な概略図である。
【図２】本発明を取り入れたメモリのブロック図であ
る。
る。
【図３】図２のメモリのメモリ・ブロックの一部のブロ
ック図である。
ック図である。
【図４】図３のメモリ・ブロックに示すビット・ライン
負荷および共通の電圧駆動回路の概略図である。
負荷および共通の電圧駆動回路の概略図である。
【図５】図４に関係のある信号のタイミング・チャート
である。
である。
【図６】図４のビット・ライン負荷とともに用いる図３
のビット・ライン負荷制御回路の部分的な概略図であ
る。
のビット・ライン負荷制御回路の部分的な概略図であ
る。
３０ メモリ ３１ ブロック・プリデコーダ ３２ 行デコーダ ３３ 入出力部 ３５ リード／ライト論理ブロック ３６ 列プリデコーダ ３７ グローバル・データ・ライン負荷部 ３８ データ出力バッファ ３９ データ入力バッファ ４０〜５５ メモリ・ブロック ６０ ローカル・ワード・・ライン・ドライバ ６２ 列デコーダ ６４ 制御信号発生回路 ６６ メモリ・アレイ ７０ メモリ・セル ７１ ローカル・ワード・ライン ７２，７３ ビット・ライン ７４ ビット・ライン負荷 ８０，８１ リード・グローバル・データ・ライン ８２，８３ ライト・グローバル・データ・ライン １０１，１０２ ＮＰＮトランジスタ １０５ 抵抗器 １０６，１０７，１０８ Ｐチャンネル・トランジスタ １２１ ＮＡＮＤゲート １３１，１３２ Ｐチャンネル・トランジスタ １３３，１３４ Ｎチャンネル・トランジスタ １３５，１３６，１３７ Ｎチャンネル・トランジスタ １３８ 抵抗器 １３９ Ｐチャンネル・トランジスタ １４０，１４１，１４２，１４３ ＮＰＮトランジスタ １４４ Ｎチャンネル・トランジスタ １４５ Ｐチャンネル・トランジスタ １４６ インバータ
Claims (3)
- 【請求項１】リード・サイクルおよびライト・サイクル
を実行するメモリ（３０）のブロック内の差動ビット・
ライン対（７２，７３）に結合されるビット・ライン負
荷（７４）であって； ライト・サイクル中にメモリ・ブロック（５０）が選択
されると低論理電圧で等化信号を与え、それ以外の場合
には高論理で前記等化信号を与えるバイアス手段（６
４）； 第１基準電圧を受け取るコレクタ，前記等化信号を受け
取るベースおよびビット・ライン（７２）に結合された
エミッタを有する第１トランジスタ（１０３）； 前記第１基準電圧を受け取るコレクタ，前記等化信号を
受け取るベースおよび相補ビット・ライン（７３）に結
合されたエミッタを有する第２トランジスタ（１０
４）； 第２基準電圧を受け取る第１電流電極，負の電源電圧端
子に結合された制御電極および前記ビット・ライン（７
２）に結合された第２電流電極を有する第３トランジス
タ（１０６）；および 前記第２基準電圧を受け取る第１電流電極，前記負の電
源電圧端子に結合された制御電極および前記相補ビット
・ライン（７３）に結合された第２電流電極を有する第
４トランジスタ（１０７）； 正の電源電圧端子に結合されたコレクタ，第１バイアス
信号を受け取るベースおよび前記第１基準電圧を与える
エミッタを有する第５トランジスタ（１０１）；および 前記正の電源電圧端子に結合された第１端子および前記
第５トランジスタ（１０１）の前記エミッタに結合され
た第２端子を有する抵抗器（１０５）； によって構成され、前記等化信号の前記高論理電圧から
前記第１トランジスタまたは前記第２トランジスタのい
ずれかの１ベース・エミッタ間ダイオード電圧降下を差
し引いた電圧と、前記等化信号の前記低論理電圧との間
の差が所定の電圧に制限され、この所定の電圧により最
悪の状態においても所定の平均トランジスタ寿命が確保
されることを特徴とするＢＩＣＭＯＳビット・ライン負
荷（７４）。 - 【請求項２】メモリ（３０）のブロック内の差動ビット
・ライン対（７２，７３）に結合されるビット・ライン
負荷（７４）であって： 電源電圧端子に結合されたコレクタ，バイアス信号を受
け取るベースおよび第１基準電圧を与えるエミッタを有
する第１トランジスタ（１０１）； 前記電源電圧端子に結合された第１端子および前記第１
トランジスタ（１０１）の前記エミッタに結合された第
２端子を有する抵抗器（１０５）； 前記第１基準電圧を受け取るコレクタ，等化信号を受け
取るベースおよびビット・ライン（７２）に結合された
エミッタを有する第２トランジスタ（１０３）；および 前記第１基準電圧を受け取るコレクタ，前記等化信号を
受け取るベースおよび相補ビット・ライン（７３）に結
合されたエミッタを有する第３トランジスタ（１０
４）； によって構成されることを特徴とするビット・ライン負
荷（７４）。 - 【請求項３】メモリ（３０）のブロック（５０）内の差
動ビット・ライン対（７２，７３）に結合されるビット
・ライン負荷（７４）であって： 第１基準電圧端子に結合されたコレクタ，等化信号を受
け取るベースおよびビット・ライン（７２）に結合され
たエミッタを有する第１トランジスタ（１０３）； 前記第１基準電圧端子に結合されたコレクタ，前記等化
信号を受け取るベースおよび相補ビット・ライン（７
３）に結合されたエミッタを有する第２トランジスタ
（１０４）； 第２基準電圧端子に結合されたコレクタ，バイアス信号
を受け取るベースおよびエミッタを有する第３トランジ
スタ（１０２）； 前記第３トランジスタ（１０２）の前記エミッタに結合
された第１電流電極，第３基準電圧端子に結合された制
御電極および前記ビット・ライン（７２）に結合された
第２電流電極を有する第４トランジスタ（１０６）；お
よび 前記第３トランジスタ（１０２）の前記エミッタに結合
された第１電流電極，前記第３基準電圧端子に結合され
た制御電極および前記相補ビット・ライン（７３）に結
合された第２電流電極を有する第５トランジスタ（１０
７）； によって構成されることを特徴とするビット・ライン負
荷（７４）。
Applications Claiming Priority (2)
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| US07/548,809 US5155703A (en) | 1990-07-06 | 1990-07-06 | Bicmos bit line load for a memory with improved reliability |
| US548809 | 1990-07-06 |
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| JP2745873B2 true JP2745873B2 (ja) | 1998-04-28 |
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