JPH0291886A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0291886A JPH0291886A JP63241926A JP24192688A JPH0291886A JP H0291886 A JPH0291886 A JP H0291886A JP 63241926 A JP63241926 A JP 63241926A JP 24192688 A JP24192688 A JP 24192688A JP H0291886 A JPH0291886 A JP H0291886A
- Authority
- JP
- Japan
- Prior art keywords
- eqs
- data bus
- data buses
- precharging
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体メモリ装置に関し、特に書き込み終了後
に、バス線をプリチャージ及びイコライズする回路方式
に関する。
に、バス線をプリチャージ及びイコライズする回路方式
に関する。
［従来の技術］
従来、この種の半導体メモリ装置は第４図に示すような
構成となっている。この従来例はメモリセルから出力回
路までと入力回路からメモリセルまての経路を表したも
のであり、４１はｐ ｒｖｌ○ＳトランジスタＱ４６．
Ｑ４７．Ｑ４８．Ｑ４９゜Ｑ５０て構成されるデータバ
ス線ＤＢ、Ｄπをプリチャージ及び゛イコライズするた
めの回路であり、■可否信号によって制御される。４２
は信号ＷＥ−のバッファ回路、４３は書き込み回路、４
４は入力回路、４５はセンスアンプ回路、４６は出力回
路である。また第５図は電源電圧５．０Ｖの時の書き込
み後のデータバスのプリチャージ及びイコライズ中の波
形を示す波形図である。
構成となっている。この従来例はメモリセルから出力回
路までと入力回路からメモリセルまての経路を表したも
のであり、４１はｐ ｒｖｌ○ＳトランジスタＱ４６．
Ｑ４７．Ｑ４８．Ｑ４９゜Ｑ５０て構成されるデータバ
ス線ＤＢ、Ｄπをプリチャージ及び゛イコライズするた
めの回路であり、■可否信号によって制御される。４２
は信号ＷＥ−のバッファ回路、４３は書き込み回路、４
４は入力回路、４５はセンスアンプ回路、４６は出力回
路である。また第５図は電源電圧５．０Ｖの時の書き込
み後のデータバスのプリチャージ及びイコライズ中の波
形を示す波形図である。
次に、従来例の書き込み動作及び書き込み後の読み出し
動作について説明する。まず書き込み動作について説明
する。ＷＥ（ライトイネーブル１言号）が低レベルとな
ると、書き込み回路４３が活性化され、ＤＩＮ（データ
人力信号）から入力されたデータが入力回路４４を介し
て書き込み回路４３へ伝達される。伝達されたデータは
書き込み回路４３によってＤＢ、丁■（データバス線）
に伝達され、選択されたメモリセルヘデータを書き込む
。この時センスアンプ４５は非活性化状態となっている
。次に書き込み後の読み出し動作について説明する。書
き込み直後はＤＢ、ＤＢ（データバス線）の１氏レベル
側は第５図に示すようにはｉｌ Ｇ Ｎ Ｄレベルまで
放電されているため、例えは書き込み終了後に書き込み
データと逆データを読出す場合にアクセスが遅くなる。
動作について説明する。まず書き込み動作について説明
する。ＷＥ（ライトイネーブル１言号）が低レベルとな
ると、書き込み回路４３が活性化され、ＤＩＮ（データ
人力信号）から入力されたデータが入力回路４４を介し
て書き込み回路４３へ伝達される。伝達されたデータは
書き込み回路４３によってＤＢ、丁■（データバス線）
に伝達され、選択されたメモリセルヘデータを書き込む
。この時センスアンプ４５は非活性化状態となっている
。次に書き込み後の読み出し動作について説明する。書
き込み直後はＤＢ、ＤＢ（データバス線）の１氏レベル
側は第５図に示すようにはｉｌ Ｇ Ｎ Ｄレベルまで
放電されているため、例えは書き込み終了後に書き込み
データと逆データを読出す場合にアクセスが遅くなる。
これに対処すべく、Ｗπくライトイネーブル信号）が低
レベルから高レベル（書き込み終了）になると、内部ク
ロック信号■頁瓦（一定期間低レベル）を発生させ、第
４図の回路４１において一部期間ＰＭＯ５）ランジスタ
Ｑ４４．Ｑ４！５．Ｑ４７を導通状態として、Ｄ Ｂ、
丁■（データバス線）のプリチャージ及びイコライズ
を行い、書き込み後の読み出し動作か遅れないようにし
ている。
レベルから高レベル（書き込み終了）になると、内部ク
ロック信号■頁瓦（一定期間低レベル）を発生させ、第
４図の回路４１において一部期間ＰＭＯ５）ランジスタ
Ｑ４４．Ｑ４！５．Ｑ４７を導通状態として、Ｄ Ｂ、
丁■（データバス線）のプリチャージ及びイコライズ
を行い、書き込み後の読み出し動作か遅れないようにし
ている。
［発明が解決しようとする問題点］
上述した従来の半導体メモリ装置は、書き込み後のデー
タバス線のプリチャージ及びイコライズにＰＭＯ３）ラ
ンジスタを用いているので、メモリ容量の増加にともな
いデータバス線の付加が大きくなってくると、データバ
ス線のプリチャージ及びイコライズに時間がかかり、ア
クセスが遅れるという欠点がある。
タバス線のプリチャージ及びイコライズにＰＭＯ３）ラ
ンジスタを用いているので、メモリ容量の増加にともな
いデータバス線の付加が大きくなってくると、データバ
ス線のプリチャージ及びイコライズに時間がかかり、ア
クセスが遅れるという欠点がある。
［発明の従来技術に対する相違点］
上述した従来の半導体メモリ装置に対し、本発明は書き
込み終了後のデータバス線のプリチャージ及びイコライ
ズにＰＭＯ３＋−ランジスタとバイポーラトランジスタ
を併用するという相違点を有する。
込み終了後のデータバス線のプリチャージ及びイコライ
ズにＰＭＯ３＋−ランジスタとバイポーラトランジスタ
を併用するという相違点を有する。
［問題点を解決するための手段］
本発明の要旨はメモリセルに接続された１対のデータバ
ス線と、該１対のデータバス線をプリチャージすると共
にイコライズする回路とを有する半導体メモリ装置にお
いて、上記プリチャージすると共にイコライズする回路
は電源と上記１対のデータバス線との間ζこ並列に配設
された電界効果Ｉ・ランジスタとバイポーラトランジス
タとを含んで構成されたことである。
ス線と、該１対のデータバス線をプリチャージすると共
にイコライズする回路とを有する半導体メモリ装置にお
いて、上記プリチャージすると共にイコライズする回路
は電源と上記１対のデータバス線との間ζこ並列に配設
された電界効果Ｉ・ランジスタとバイポーラトランジス
タとを含んで構成されたことである。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例の半導体メモリ装置の構成
図である。従来、この種の半導体メモリ装置との相違点
は、データバス線のプリチャージ及びイコライズ回路に
第１図の１１に示すＰＭＯＳトランジスタＱ１３．Ｑ１
４．Ｑ１５．Ｑ１６゜Ｑ１７とＮＰＮバイポーラトラン
ジスタＢ１１゜Ｂ１２とを併用したことである。第２図
は書き込み後のデータバス線のプリチャージ及びイコラ
イズ中の電圧波形を示すタイミングを示した波形図であ
る。
図である。従来、この種の半導体メモリ装置との相違点
は、データバス線のプリチャージ及びイコライズ回路に
第１図の１１に示すＰＭＯＳトランジスタＱ１３．Ｑ１
４．Ｑ１５．Ｑ１６゜Ｑ１７とＮＰＮバイポーラトラン
ジスタＢ１１゜Ｂ１２とを併用したことである。第２図
は書き込み後のデータバス線のプリチャージ及びイコラ
イズ中の電圧波形を示すタイミングを示した波形図であ
る。
次に本実施例の回路動作について第２図を参照しつつ説
明する。書込みが終了（Ｗ Ｅが低レベルから高し・＼
ルになる）となると、データバス線をプリチャージ及び
イコライズするための内部クロック（言回Ｅ Ｏ，Ｓお
よびＥＱＳ （ＥＣＣ３Ｓ逆相（言回）を発生させる（
第２図）。これによりＥＱＳをケート入力とするＰＭＯ
３）ランジスタＱ１４．Ｑ１５、Ｑ１７及びＥＱＳをペ
ース人力とするバイポーラトランジスタＢｌｌ、Ｂ１２
は■π１は一部期間低レベル、ＥＱＳは一部期間高レベ
ルとなるので、導通状態となり、データバス線のプリチ
ャージ及びイコライズを行う。すなわち、Ｐ Ｍ Ｏ３
＋・ランジスタに比べてバイポーラトランジスタは負荷
の駆動能力がすくれているため時刻ｔ１からｔ２のν月
間では、はぼバイポーラトランジスタＢｌｌ、Ｂ１２に
よってプリチャージが高速に行われる。次に時刻ｔ２か
らｔ３の期間はＰ ＩＶＩ ＯＳトランジスタＱ１４．
Ｑ１５．Ｑ１７によってブノチャージ及びイコライズが
行われる（プリチャージにＰＭＯ５）ランジスタを併用
しているのは、バイポーラトランジスタだけでは電Ｒ電
圧までブリチャージ動作が行えないためである）。
明する。書込みが終了（Ｗ Ｅが低レベルから高し・＼
ルになる）となると、データバス線をプリチャージ及び
イコライズするための内部クロック（言回Ｅ Ｏ，Ｓお
よびＥＱＳ （ＥＣＣ３Ｓ逆相（言回）を発生させる（
第２図）。これによりＥＱＳをケート入力とするＰＭＯ
３）ランジスタＱ１４．Ｑ１５、Ｑ１７及びＥＱＳをペ
ース人力とするバイポーラトランジスタＢｌｌ、Ｂ１２
は■π１は一部期間低レベル、ＥＱＳは一部期間高レベ
ルとなるので、導通状態となり、データバス線のプリチ
ャージ及びイコライズを行う。すなわち、Ｐ Ｍ Ｏ３
＋・ランジスタに比べてバイポーラトランジスタは負荷
の駆動能力がすくれているため時刻ｔ１からｔ２のν月
間では、はぼバイポーラトランジスタＢｌｌ、Ｂ１２に
よってプリチャージが高速に行われる。次に時刻ｔ２か
らｔ３の期間はＰ ＩＶＩ ＯＳトランジスタＱ１４．
Ｑ１５．Ｑ１７によってブノチャージ及びイコライズが
行われる（プリチャージにＰＭＯ５）ランジスタを併用
しているのは、バイポーラトランジスタだけでは電Ｒ電
圧までブリチャージ動作が行えないためである）。
第３図は本発明の第２実施例のデータバス線のプリチャ
ージ及びイコライズ回路を示す回路図であり、ＥＱＳ信
号をゲート人力とするＰＭＯ３）ランジスタＱ３１．Ｑ
３２．Ｑ３３．Ｑ３４．Ｑ３５とＥＱＳ信−号をゲート
入力とするＮＭＯＳトランジスタＱ３６とＥＱＳ信号を
ベース人力とするＮＰＮ型バイポーラトランジスタＢ３
１．Ｂ３２から構成される。
ージ及びイコライズ回路を示す回路図であり、ＥＱＳ信
号をゲート人力とするＰＭＯ３）ランジスタＱ３１．Ｑ
３２．Ｑ３３．Ｑ３４．Ｑ３５とＥＱＳ信−号をゲート
入力とするＮＭＯＳトランジスタＱ３６とＥＱＳ信号を
ベース人力とするＮＰＮ型バイポーラトランジスタＢ３
１．Ｂ３２から構成される。
本実施例と第１実施例との相違点は、データバス線のイ
コライズにＰｒｖＩＯ５ｈランジスタＱ３５とＮＭＯ３
ｌ□ランジスタＱ３６を用い、ＮＭＯＳトランジスタ０
３６はＥＱＳ信号で制御される点である。
コライズにＰｒｖＩＯ５ｈランジスタＱ３５とＮＭＯ３
ｌ□ランジスタＱ３６を用い、ＮＭＯＳトランジスタ０
３６はＥＱＳ信号で制御される点である。
動作については、上述した第１実施例と同様である。こ
れにより、データバス線のイコライズはさらに高速に行
うことができる。
れにより、データバス線のイコライズはさらに高速に行
うことができる。
［発明の効果］
以上説明したように本発明は、データバス線のプリチャ
ージ及びイコライズにＰＭＯ５）ランジスタとバイポー
ラトランジスタを併用して用いることによりメモリ容量
の増加にともない、データバス線の負荷が大きくなって
も書き込み後のプリチャージ及びイコライズ動作を高速
に１テうことが可能となり、読み出し動作の遅れを改善
できるという効果がある。
ージ及びイコライズにＰＭＯ５）ランジスタとバイポー
ラトランジスタを併用して用いることによりメモリ容量
の増加にともない、データバス線の負荷が大きくなって
も書き込み後のプリチャージ及びイコライズ動作を高速
に１テうことが可能となり、読み出し動作の遅れを改善
できるという効果がある。
尚、前述の各実施例は、バイポーラトランジスタとして
ＮＰＮ型を用いた場合を示したが、ＰＮＰ型を用いても
全く同様に本発明が適用できることは言うまでもない。
ＮＰＮ型を用いた場合を示したが、ＰＮＰ型を用いても
全く同様に本発明が適用できることは言うまでもない。
第１図は本発明の第１実施例に係る半導体メモノ装置の
構成を示す回路図、第２図は第１実施例の動作中の電圧
変化を示す波形図、第３図は第２実施例のデータバス線
のプリチャージ及び′イコライズ回路を示す回路図、第
４図は従来の半導体メモリ装置の構成を示す回路図、第
５図は従来例の動作を説明する波形図である。 ０．１１〜Ｑ１７．Ｑ３１〜３５゜ ０４１〜４７・・・・・・ＰＭＯ５）ランジスタ、Ｑ３
６・・・・・・・・・ＮＭＯＳ）ランジスタ、Ｂｌｌ、
Ｂ１２゜ Ｂ３１．Ｂ３２・・・・・ＮＰＮ型バイポーラトランジ
スタ、 ＥＱＳ、ＥＱＳ活号・・・・内部クロック信号、Ｗπ・
・・・・・・・・ライトイネーブル信号、ＤＢ、ＤＢ−
・−−−−−データバス線。
構成を示す回路図、第２図は第１実施例の動作中の電圧
変化を示す波形図、第３図は第２実施例のデータバス線
のプリチャージ及び′イコライズ回路を示す回路図、第
４図は従来の半導体メモリ装置の構成を示す回路図、第
５図は従来例の動作を説明する波形図である。 ０．１１〜Ｑ１７．Ｑ３１〜３５゜ ０４１〜４７・・・・・・ＰＭＯ５）ランジスタ、Ｑ３
６・・・・・・・・・ＮＭＯＳ）ランジスタ、Ｂｌｌ、
Ｂ１２゜ Ｂ３１．Ｂ３２・・・・・ＮＰＮ型バイポーラトランジ
スタ、 ＥＱＳ、ＥＱＳ活号・・・・内部クロック信号、Ｗπ・
・・・・・・・・ライトイネーブル信号、ＤＢ、ＤＢ−
・−−−−−データバス線。
Claims (1)
- 【特許請求の範囲】 メモリセルに接続された１対のデータバス線と、該１対
のデータバス線をプリチャージすると共にイコライズす
る回路とを有する半導体メモリ装置において、 上記プリチャージすると共にイコライズする回路は電源
と上記１対のデータバス線との間に並列に配設された電
界効果トランジスタとバイポーラトランジスタとを含ん
で構成されたことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241926A JPH0291886A (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241926A JPH0291886A (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0291886A true JPH0291886A (ja) | 1990-03-30 |
Family
ID=17081619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241926A Pending JPH0291886A (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0291886A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229489A (ja) * | 1990-07-06 | 1992-08-18 | Motorola Inc | 改善された信頼性を有するメモリ用のｂｉｃｍｏｓビット・ライン負荷 |
| US5229967A (en) * | 1990-09-04 | 1993-07-20 | Nogle Scott G | BICMOS sense circuit for sensing data during a read cycle of a memory |
| JPH07169275A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体メモリ装置 |
| US5491655A (en) * | 1993-07-08 | 1996-02-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having non-selecting level generation circuitry for providing a low potential during reading mode and high level potential during another operation mode |
-
1988
- 1988-09-27 JP JP63241926A patent/JPH0291886A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229489A (ja) * | 1990-07-06 | 1992-08-18 | Motorola Inc | 改善された信頼性を有するメモリ用のｂｉｃｍｏｓビット・ライン負荷 |
| US5229967A (en) * | 1990-09-04 | 1993-07-20 | Nogle Scott G | BICMOS sense circuit for sensing data during a read cycle of a memory |
| US5491655A (en) * | 1993-07-08 | 1996-02-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having non-selecting level generation circuitry for providing a low potential during reading mode and high level potential during another operation mode |
| US5506805A (en) * | 1993-07-08 | 1996-04-09 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device having circuitry for enlarging write recovery margin |
| US5515326A (en) * | 1993-07-08 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device having circuitry for lowering potential of bit lines at commencement of data writing |
| US5544105A (en) * | 1993-07-08 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device having circuitry for lowering potential of bit lines at commencement of data writing |
| US5629900A (en) * | 1993-07-08 | 1997-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device operable to write data accurately at high speed |
| US5659513A (en) * | 1993-07-08 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device having improved characteristics |
| JPH07169275A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体メモリ装置 |
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