JPH07169275A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07169275A JPH07169275A JP5314638A JP31463893A JPH07169275A JP H07169275 A JPH07169275 A JP H07169275A JP 5314638 A JP5314638 A JP 5314638A JP 31463893 A JP31463893 A JP 31463893A JP H07169275 A JPH07169275 A JP H07169275A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Dram (AREA)
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Abstract
(57)【要約】
【目的】 プリチャージが容易でサイクルタイムが短縮
できる半導体メモリ装置を提供する。 【構成】 リードライトバスドライブ回路６０における
インバータＩＮＶ１，ＩＮＶ２、ノア回路ＮＲ１〜ＮＲ
４、Ｐ型トランジスタＴｒ１，Ｔｒ３およびＮ型トラン
ジスタＴｒ２，Ｔｒ４からなる回路ブロックは、ライト
時以外において、リードライトバスＲＷＢＵＳＴ，ＲＷ
ＢＵＳＮの両方を第１の電位にチャージするが、リード
ライトバスドライブ回路６０におけるインバータＩＮＶ
３，ＩＮＶ４，ＩＮＶ５およびナンド回路ＮＤ１からな
る回路ブロックが、このチャージをさらに付勢する。す
なわち、ライト終了後、次のライトまたはリードが開始
されるまでの少なくとも一部の期間に、リードライトバ
スの両方を第１の電位にドライブする。
できる半導体メモリ装置を提供する。 【構成】 リードライトバスドライブ回路６０における
インバータＩＮＶ１，ＩＮＶ２、ノア回路ＮＲ１〜ＮＲ
４、Ｐ型トランジスタＴｒ１，Ｔｒ３およびＮ型トラン
ジスタＴｒ２，Ｔｒ４からなる回路ブロックは、ライト
時以外において、リードライトバスＲＷＢＵＳＴ，ＲＷ
ＢＵＳＮの両方を第１の電位にチャージするが、リード
ライトバスドライブ回路６０におけるインバータＩＮＶ
３，ＩＮＶ４，ＩＮＶ５およびナンド回路ＮＤ１からな
る回路ブロックが、このチャージをさらに付勢する。す
なわち、ライト終了後、次のライトまたはリードが開始
されるまでの少なくとも一部の期間に、リードライトバ
スの両方を第１の電位にドライブする。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にリードライトバスを高速にプリチャージする技
術に関する。
し、特にリードライトバスを高速にプリチャージする技
術に関する。
【０００２】
【従来の技術】近年、ＭＰＵの高速化にともない、半導
体メモリの高速化の要求が高まっており、様々な高速メ
モリが提案されている。その中の一つに、外部クロック
に同期したＤＲＡＭ、シンクロナスＤＲＡＭがあり、高
速化実現の手段として、内部パイプライン構造を用いて
いるものがある（特願平４−６７７９５号「半導体メモ
リ装置」）。このパイプライン構造を持つシンクロナス
ＤＲＡＭは、一例として、図５に示すような構成をして
おり、端子ＤＱからセンスアンプまでのライトパスおよ
びリードパスを形成している。
体メモリの高速化の要求が高まっており、様々な高速メ
モリが提案されている。その中の一つに、外部クロック
に同期したＤＲＡＭ、シンクロナスＤＲＡＭがあり、高
速化実現の手段として、内部パイプライン構造を用いて
いるものがある（特願平４−６７７９５号「半導体メモ
リ装置」）。このパイプライン構造を持つシンクロナス
ＤＲＡＭは、一例として、図５に示すような構成をして
おり、端子ＤＱからセンスアンプまでのライトパスおよ
びリードパスを形成している。
【０００３】コマンド制御回路１０は、外部からの入力
信号¬ＲＡＳ，¬ＣＡＳ，¬ＷＥ（¬はローアクティブ
あるいは否定を表わす）および外部入力クロック信号Ｃ
ＬＫを入力し、ライト活性化信号ＷＲおよびリード活性
化信号ＲＥを出力する。インターナルクロック発生回路
２０は、外部入力クロック信号ＣＬＫを入力し、内部ク
ロック信号ＩＣＬＫ１，ＩＣＬＫ２，ＩＣＬＫ３を発生
する。
信号¬ＲＡＳ，¬ＣＡＳ，¬ＷＥ（¬はローアクティブ
あるいは否定を表わす）および外部入力クロック信号Ｃ
ＬＫを入力し、ライト活性化信号ＷＲおよびリード活性
化信号ＲＥを出力する。インターナルクロック発生回路
２０は、外部入力クロック信号ＣＬＫを入力し、内部ク
ロック信号ＩＣＬＫ１，ＩＣＬＫ２，ＩＣＬＫ３を発生
する。
【０００４】ライトリード制御回路３０は、ライト活性
化信号ＷＲ、リード活性化信号ＲＥおよび内部クロック
信号ＩＣＬＫ２を入力し、ライト用パルス信号ＷＰＡＬ
１およびリード用パルス信号ＲＰＡＬを出力する。ライ
トデータ初段回路４０は、Ｄ−Ｆ／Ｆ回路からなり、端
子ＤＱからの外部入力データと、内部クロック信号ＩＣ
ＬＫ１を入力し、ライトデータＷＤＡＴＡ１を出力す
る。ライトデータラッチ回路５０は、Ｄ−Ｆ／Ｆ回路か
らなり、ライトデータＷＤＡＴＡ１を内部クロック信号
ＩＣＬＫ２に同期してラッチし、ライトデータＷＤＡＴ
Ａ２として出力する。
化信号ＷＲ、リード活性化信号ＲＥおよび内部クロック
信号ＩＣＬＫ２を入力し、ライト用パルス信号ＷＰＡＬ
１およびリード用パルス信号ＲＰＡＬを出力する。ライ
トデータ初段回路４０は、Ｄ−Ｆ／Ｆ回路からなり、端
子ＤＱからの外部入力データと、内部クロック信号ＩＣ
ＬＫ１を入力し、ライトデータＷＤＡＴＡ１を出力す
る。ライトデータラッチ回路５０は、Ｄ−Ｆ／Ｆ回路か
らなり、ライトデータＷＤＡＴＡ１を内部クロック信号
ＩＣＬＫ２に同期してラッチし、ライトデータＷＤＡＴ
Ａ２として出力する。
【０００５】リードライトバスドライブ回路６２は、ラ
イトデータＷＤＡＴＡ２と、ライト用パルス信号ＷＰＡ
Ｌ１とを入力し、リードライトバス対ＲＷＢＵＳ・Ｔ／
Ｎをドライブする。ライトスイッチ回路７０は、リード
ライトバス対ＲＷＢＵＳ・Ｔ／Ｎからのデータを入力
し、ライトスイッチ信号ＷＳＷおよびライトバス対ＷＢ
ＵＳ・Ｔ／Ｎからのデータをライトバス対ＷＢＵＳ・Ｔ
／Ｎに出力する。ライトスイッチ回路７０は、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎからのデータのいずれか
がＬのとき、ライトスイッチ信号ＷＳＷをＨにし、ライ
トバス対ＷＢＵＳ・Ｔ／Ｎを介してライト用のデータを
出力する。また、ライトスイッチ回路７０は、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎの電位がいずれもＨであ
るとき、ライトスイッチ信号ＷＳＷをＬにする。すなわ
ち、リードライトバスドライブ回路６２の出力は、リー
ド用のデータであると同時に制御信号でもある。
イトデータＷＤＡＴＡ２と、ライト用パルス信号ＷＰＡ
Ｌ１とを入力し、リードライトバス対ＲＷＢＵＳ・Ｔ／
Ｎをドライブする。ライトスイッチ回路７０は、リード
ライトバス対ＲＷＢＵＳ・Ｔ／Ｎからのデータを入力
し、ライトスイッチ信号ＷＳＷおよびライトバス対ＷＢ
ＵＳ・Ｔ／Ｎからのデータをライトバス対ＷＢＵＳ・Ｔ
／Ｎに出力する。ライトスイッチ回路７０は、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎからのデータのいずれか
がＬのとき、ライトスイッチ信号ＷＳＷをＨにし、ライ
トバス対ＷＢＵＳ・Ｔ／Ｎを介してライト用のデータを
出力する。また、ライトスイッチ回路７０は、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎの電位がいずれもＨであ
るとき、ライトスイッチ信号ＷＳＷをＬにする。すなわ
ち、リードライトバスドライブ回路６２の出力は、リー
ド用のデータであると同時に制御信号でもある。
【０００６】センスアンプ８０は、ライトスイッチ信号
ＷＳＷがＨのときに、ライトバス対ＷＢＵＳ・Ｔ／Ｎの
データをを入力し、ライトスイッチ信号ＷＳＷがＬのと
きに、リードバス対ＲＢＵＳ・Ｔ／Ｎにリード用のデー
タを出力する。第１のデータアンプ回路９０は、リード
バス対ＲＢＵＳ・Ｔ／Ｎのデータおよびリード用パルス
信号ＲＰＡＬを入力し、リードライトバス対ＲＷＢＵＳ
・Ｔ／Ｎにリード用のデータを出力する。このリード用
のデータのＨおよびＬを表わす電圧は、ライトスイッチ
回路７０がＨおよびＬと看做す電圧の中間にあり、かつ
読み出しデータのＨおよびＬの両方が、ライトスイッチ
回路７０にとってはＨと看做せる電圧に設定されてい
る。
ＷＳＷがＨのときに、ライトバス対ＷＢＵＳ・Ｔ／Ｎの
データをを入力し、ライトスイッチ信号ＷＳＷがＬのと
きに、リードバス対ＲＢＵＳ・Ｔ／Ｎにリード用のデー
タを出力する。第１のデータアンプ回路９０は、リード
バス対ＲＢＵＳ・Ｔ／Ｎのデータおよびリード用パルス
信号ＲＰＡＬを入力し、リードライトバス対ＲＷＢＵＳ
・Ｔ／Ｎにリード用のデータを出力する。このリード用
のデータのＨおよびＬを表わす電圧は、ライトスイッチ
回路７０がＨおよびＬと看做す電圧の中間にあり、かつ
読み出しデータのＨおよびＬの両方が、ライトスイッチ
回路７０にとってはＨと看做せる電圧に設定されてい
る。
【０００７】第２のデータアンプ回路１００は、リード
ライトバス対ＲＷＢＵＳ・Ｔ／Ｎのデータおよびリード
用パルス信号ＲＰＡＬを入力し、リードデータＲＤＡＴ
Ａ１を出力する。リードデータラッチ回路１１０は、Ｄ
−Ｆ／Ｆ回路からなり、リードデータＲＤＡＴＡ１およ
び内部クロック信号ＩＣＬＫ３を入力し、リードデータ
ＲＤＡＴＡ２を出力する。データアウトバッファ回路１
２０は、リードデータＲＤＡＴＡ２を入力し、端子ＤＱ
にデータを出力する。
ライトバス対ＲＷＢＵＳ・Ｔ／Ｎのデータおよびリード
用パルス信号ＲＰＡＬを入力し、リードデータＲＤＡＴ
Ａ１を出力する。リードデータラッチ回路１１０は、Ｄ
−Ｆ／Ｆ回路からなり、リードデータＲＤＡＴＡ１およ
び内部クロック信号ＩＣＬＫ３を入力し、リードデータ
ＲＤＡＴＡ２を出力する。データアウトバッファ回路１
２０は、リードデータＲＤＡＴＡ２を入力し、端子ＤＱ
にデータを出力する。
【０００８】次に図５で示されたシンクロナスＤＲＡＭ
の動作について図６を参照して説明する。まず、ライト
動作について説明する。アクティブコマンドを入力し、
ワード線を選択した後のサイクルＣｌにおいて、外部入
力クロック信号ＣＬＫの立ち上がりエッジに対応して、
入力信号¬ＲＡＳ，¬ＣＡＳ，¬ＷＥをそれぞれハイレ
ベル（以降、ハイレベルはＨと記す），ローレベル，ロ
ーレベル（以降、ローレベルはＬと記す）とすると、コ
マンド制御回路１０がサイクルＣ１の間、ライト活性化
信号ＷＲを出力する。サイクルＣ１で内部クロック信号
ＩＣＬＫ１が、サイクルＣ２で内部クロック信号ＩＣＬ
Ｋ２が、サイクルＣ３で内部クロック信号ＩＣＬＫ３が
それぞれ、１ショットのＨパルスとなる。
の動作について図６を参照して説明する。まず、ライト
動作について説明する。アクティブコマンドを入力し、
ワード線を選択した後のサイクルＣｌにおいて、外部入
力クロック信号ＣＬＫの立ち上がりエッジに対応して、
入力信号¬ＲＡＳ，¬ＣＡＳ，¬ＷＥをそれぞれハイレ
ベル（以降、ハイレベルはＨと記す），ローレベル，ロ
ーレベル（以降、ローレベルはＬと記す）とすると、コ
マンド制御回路１０がサイクルＣ１の間、ライト活性化
信号ＷＲを出力する。サイクルＣ１で内部クロック信号
ＩＣＬＫ１が、サイクルＣ２で内部クロック信号ＩＣＬ
Ｋ２が、サイクルＣ３で内部クロック信号ＩＣＬＫ３が
それぞれ、１ショットのＨパルスとなる。
【０００９】また、サイクルＣ１でＨとなったライト活
性化信号ＷＲは、サイクルＣ２でＬとなる。サイクルＣ
２において、内部クロック信号ＩＣＬＫ２が１ショット
Ｈとなると、ライト用パルス信号ＷＰＡＬ１がサイクル
Ｃ２の間、Ｈとなる。ライト用のデータは、サイクルＣ
１の外部入力クロックＣＬＫの立ち上がりエッジに同期
して端子ＤＱから入力され、サイクルＣ１で、内部クロ
ック信号ＩＣＬＫ１の１ショットＨに同期して、ライト
データ初段回路４０がこれをラッチし、ライトデータＷ
ＤＡＴＡ１として出力する。
性化信号ＷＲは、サイクルＣ２でＬとなる。サイクルＣ
２において、内部クロック信号ＩＣＬＫ２が１ショット
Ｈとなると、ライト用パルス信号ＷＰＡＬ１がサイクル
Ｃ２の間、Ｈとなる。ライト用のデータは、サイクルＣ
１の外部入力クロックＣＬＫの立ち上がりエッジに同期
して端子ＤＱから入力され、サイクルＣ１で、内部クロ
ック信号ＩＣＬＫ１の１ショットＨに同期して、ライト
データ初段回路４０がこれをラッチし、ライトデータＷ
ＤＡＴＡ１として出力する。
【００１０】ライトデータラッチ回路５０は、内部クロ
ック信号ＩＣＬＫ２に同期して、ライトデータＷＤＡＴ
Ａ１をラッチし、ライトデータＷＤＡＴＡ２として出力
する。サイクルＣ２で、内部クロック信号ＩＣＬＫ２が
１ショットＨとなると、ライトリード制御回路３０は、
ライト用パルス信号ＷＰＡＬ１をサイクルＣ２の間、Ｈ
にする。
ック信号ＩＣＬＫ２に同期して、ライトデータＷＤＡＴ
Ａ１をラッチし、ライトデータＷＤＡＴＡ２として出力
する。サイクルＣ２で、内部クロック信号ＩＣＬＫ２が
１ショットＨとなると、ライトリード制御回路３０は、
ライト用パルス信号ＷＰＡＬ１をサイクルＣ２の間、Ｈ
にする。
【００１１】ライト用パルス信号ＷＰＡＬ１がＨになる
と、リードライトバスドライブ回路６２は、ライトデー
タＷＤＡＴＡ２を取り込み、リードライトバス対ＲＷＢ
ＵＳ・Ｔ／Ｎに出力する。リードライトバス対ＲＷＢＵ
Ｓ・Ｔ／Ｎに出力されたデータのどちらかのビットがＬ
であると、ライトスイッチ信号ＷＳＷがＨとなり、デー
タは、ライトスイッチ回路７０およびライトバス対ＷＢ
ＵＳＴ／Ｎを経てセンスアンプ８０に書き込まれる。
と、リードライトバスドライブ回路６２は、ライトデー
タＷＤＡＴＡ２を取り込み、リードライトバス対ＲＷＢ
ＵＳ・Ｔ／Ｎに出力する。リードライトバス対ＲＷＢＵ
Ｓ・Ｔ／Ｎに出力されたデータのどちらかのビットがＬ
であると、ライトスイッチ信号ＷＳＷがＨとなり、デー
タは、ライトスイッチ回路７０およびライトバス対ＷＢ
ＵＳＴ／Ｎを経てセンスアンプ８０に書き込まれる。
【００１２】次に図５のシンクロナスＤＲＡＭのリード
動作について説明する。コマンド制御回路１０は、それ
ぞれ、Ｈ，Ｌ，Ｈとされた入力信号¬ＲＡＳ，¬ＣＡ
Ｓ，¬ＷＥを、サイクルＣ２の外部入力クロック信号Ｃ
ＬＫの立ち上がりエッジで検出し、サイクルＣ２の間、
リード活性化信号ＲＥをＨとする。リード活性化信号Ｒ
Ｅは、サイクルＣ３でＬとなる。また、サイクルＣ２で
内部クロック信号ＩＣＬＫ１が、サイクルＣ３で内部ク
ロック信号ＩＣＬＫ２が、サイクルＣ４で内部クロック
信号ＩＣＬＫ３がそれぞれ１ショットのＨパルスとな
る。
動作について説明する。コマンド制御回路１０は、それ
ぞれ、Ｈ，Ｌ，Ｈとされた入力信号¬ＲＡＳ，¬ＣＡ
Ｓ，¬ＷＥを、サイクルＣ２の外部入力クロック信号Ｃ
ＬＫの立ち上がりエッジで検出し、サイクルＣ２の間、
リード活性化信号ＲＥをＨとする。リード活性化信号Ｒ
Ｅは、サイクルＣ３でＬとなる。また、サイクルＣ２で
内部クロック信号ＩＣＬＫ１が、サイクルＣ３で内部ク
ロック信号ＩＣＬＫ２が、サイクルＣ４で内部クロック
信号ＩＣＬＫ３がそれぞれ１ショットのＨパルスとな
る。
【００１３】サイクルＣ３で、内部クロック信号ＩＣＬ
Ｋ２が１ショットＨとなると、リード用パルス信号ＲＰ
ＡＬが１ショットＨとなる。リードデータは、サイクル
Ｃ３でリード用パルス信号ＲＰＡＬがＨとなると、セン
スアンプ８０内のデータを第１のデータアンプ回路９０
がリードバス対ＲＢＵＳ・Ｔ／Ｎを介して入力し、中間
レベルのＨ，Ｌを有するリードデータとして、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎに出力する。リードライ
トバス対ＲＷＢＵＳ・Ｔ／Ｎに出力されたリードデータ
は、第２のデータアンプ回路１００により増幅され、リ
ードデータＲＤＡＴＡ１として出力される。
Ｋ２が１ショットＨとなると、リード用パルス信号ＲＰ
ＡＬが１ショットＨとなる。リードデータは、サイクル
Ｃ３でリード用パルス信号ＲＰＡＬがＨとなると、セン
スアンプ８０内のデータを第１のデータアンプ回路９０
がリードバス対ＲＢＵＳ・Ｔ／Ｎを介して入力し、中間
レベルのＨ，Ｌを有するリードデータとして、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎに出力する。リードライ
トバス対ＲＷＢＵＳ・Ｔ／Ｎに出力されたリードデータ
は、第２のデータアンプ回路１００により増幅され、リ
ードデータＲＤＡＴＡ１として出力される。
【００１４】サイクルＣ４で、内部クロック信号ＩＣＬ
Ｋ３が１ショットＨとなると、リードデータラッチ回路
１１０は、リードデータＲＤＡＴＡ１をラッチし、リー
ドデータＲＤＡＴＡ２を出力する。出力されたリードデ
ータＲＤＡＴＡ２は、データアウトバッファ回路１２０
を介して端子ＤＱに出力される。
Ｋ３が１ショットＨとなると、リードデータラッチ回路
１１０は、リードデータＲＤＡＴＡ１をラッチし、リー
ドデータＲＤＡＴＡ２を出力する。出力されたリードデ
ータＲＤＡＴＡ２は、データアウトバッファ回路１２０
を介して端子ＤＱに出力される。
【００１５】次に図５のリードライトバスドライブ回路
６２、ライトスイッチ回路７０および第１のデータアン
プ回路の具体例について図７を参照して説明する。リー
ドライトバスドライブ回路６２は、ライトデータＷＤＡ
ＴＡ２を入力するインバータＩＮＶ１と、ライト用パル
ス信号ＷＰＡＬ１を入力するインバータＩＮＶ２と、ラ
イトデータＷＤＡＴＡ２とインバータＩＮＶ２の出力と
を入力する２つのノアゲートＮＲ１，ＮＲ２と、インバ
ータＩＮＶ１の出力と、インバータＩＮＶ２の出力とを
入力する２つのノアゲートＮＲ３，ＮＲ４と、ノアゲー
トＮＲ１の出力をゲートに入力し、電源とリードライト
バス対ＲＷＢＵＳＴ／Ｎの片方であるリードライトバス
ＲＷＢＵＳＴとの間に配されたＰ型トランジスタＴｒ１
と、ノアゲートＮＲ２の出力をゲートに入力し、グラン
ドとリードライトバスＲＷＢＵＳＴとの間に配されたＮ
型トランジスタＴｒ２と、ノアゲートＮＲ３の出力をゲ
ートに入力し、電源とリードライトバスＲＷＢＵＳＮと
の間に配されたＰ型トランジスタＴｒ３と、ノアゲート
ＮＲ４の出力をゲートに入力し、グランドとリードライ
トバスＲＷＢＵＳＮとの間に配されたＮ型トランジスタ
Ｔｒ４とで構成されている。
６２、ライトスイッチ回路７０および第１のデータアン
プ回路の具体例について図７を参照して説明する。リー
ドライトバスドライブ回路６２は、ライトデータＷＤＡ
ＴＡ２を入力するインバータＩＮＶ１と、ライト用パル
ス信号ＷＰＡＬ１を入力するインバータＩＮＶ２と、ラ
イトデータＷＤＡＴＡ２とインバータＩＮＶ２の出力と
を入力する２つのノアゲートＮＲ１，ＮＲ２と、インバ
ータＩＮＶ１の出力と、インバータＩＮＶ２の出力とを
入力する２つのノアゲートＮＲ３，ＮＲ４と、ノアゲー
トＮＲ１の出力をゲートに入力し、電源とリードライト
バス対ＲＷＢＵＳＴ／Ｎの片方であるリードライトバス
ＲＷＢＵＳＴとの間に配されたＰ型トランジスタＴｒ１
と、ノアゲートＮＲ２の出力をゲートに入力し、グラン
ドとリードライトバスＲＷＢＵＳＴとの間に配されたＮ
型トランジスタＴｒ２と、ノアゲートＮＲ３の出力をゲ
ートに入力し、電源とリードライトバスＲＷＢＵＳＮと
の間に配されたＰ型トランジスタＴｒ３と、ノアゲート
ＮＲ４の出力をゲートに入力し、グランドとリードライ
トバスＲＷＢＵＳＮとの間に配されたＮ型トランジスタ
Ｔｒ４とで構成されている。
【００１６】ライトスイッチ回路７０は、リードライト
バス対ＲＷＢＵＳ・Ｔ／Ｎを構成するリードライトバス
ＲＷＢＵＳＴ，ＲＷＢＵＳＮ上のデータのナンドをとる
ナンドゲートＮＤ２と、ナンドゲートＮＤ２の出力であ
るライトスイッチ信号ＷＳＷをゲートに入力し、リード
ライトバスＲＷＢＵＳＴとライトバスＷＢＵＳＴとの間
の断続を行なうトランスファゲートＴＧ１と、ライトス
イッチ信号ＷＳＷをゲートに入力し、リードライトバス
ＲＷＢＵＳＮとライトバスＷＢＵＳＮとの間の断続を行
なうトランスファーゲートＴＧ２と、ライトスイッチ信
号ＷＳＷをゲートに入力し、電源とライトバスＷＢＵＳ
Ｔとの間に配設されたＰ型トランジスタＴｒ１１と、ラ
イトスイッチ信号ＷＳＷをゲートに入力し、電源とライ
トバスＷＢＵＳＮとの間に配設されたＰ型トランジスタ
Ｔｒ１２とで構成されている。
バス対ＲＷＢＵＳ・Ｔ／Ｎを構成するリードライトバス
ＲＷＢＵＳＴ，ＲＷＢＵＳＮ上のデータのナンドをとる
ナンドゲートＮＤ２と、ナンドゲートＮＤ２の出力であ
るライトスイッチ信号ＷＳＷをゲートに入力し、リード
ライトバスＲＷＢＵＳＴとライトバスＷＢＵＳＴとの間
の断続を行なうトランスファゲートＴＧ１と、ライトス
イッチ信号ＷＳＷをゲートに入力し、リードライトバス
ＲＷＢＵＳＮとライトバスＷＢＵＳＮとの間の断続を行
なうトランスファーゲートＴＧ２と、ライトスイッチ信
号ＷＳＷをゲートに入力し、電源とライトバスＷＢＵＳ
Ｔとの間に配設されたＰ型トランジスタＴｒ１１と、ラ
イトスイッチ信号ＷＳＷをゲートに入力し、電源とライ
トバスＷＢＵＳＮとの間に配設されたＰ型トランジスタ
Ｔｒ１２とで構成されている。
【００１７】第１のデータアンプ回路９０は、リード用
パルス信号ＲＰＡＬにより制御され、リードバス対ＲＢ
ＵＳ・Ｔ／Ｎ上のデータの電圧レベルを増幅する。すな
わち、リードバスＲＢＵＳＴとリードバスＲＢＵＳＮと
に接続された差動増幅器９１と、グランドとリードライ
トバスＲＷＢＵＳＴとの間に直列に配され、ゲートがそ
れぞれリードバスＲＢＵＳＴとリード用パルス信号ＲＰ
ＡＬのラインに接続されたＮ型トランジスタＴｒ８，Ｔ
ｒ１０と、グランドとリードライトバスＲＷＢＵＳＮと
の間に直列に配設され、ゲートがそれぞれリードバスＲ
ＢＵＳＮとリード用パルス信号ＲＰＡＬのラインに接続
されたＮ型トランジスタＴｒ７，Ｔｒ９とで構成されて
いる。
パルス信号ＲＰＡＬにより制御され、リードバス対ＲＢ
ＵＳ・Ｔ／Ｎ上のデータの電圧レベルを増幅する。すな
わち、リードバスＲＢＵＳＴとリードバスＲＢＵＳＮと
に接続された差動増幅器９１と、グランドとリードライ
トバスＲＷＢＵＳＴとの間に直列に配され、ゲートがそ
れぞれリードバスＲＢＵＳＴとリード用パルス信号ＲＰ
ＡＬのラインに接続されたＮ型トランジスタＴｒ８，Ｔ
ｒ１０と、グランドとリードライトバスＲＷＢＵＳＮと
の間に直列に配設され、ゲートがそれぞれリードバスＲ
ＢＵＳＮとリード用パルス信号ＲＰＡＬのラインに接続
されたＮ型トランジスタＴｒ７，Ｔｒ９とで構成されて
いる。
【００１８】次に図８を参照して、図７で示されるリー
ドライトバス対ＲＷＢＵＳ・Ｔ／Ｎ、リードバス対ＲＢ
ＵＳ・Ｔ／Ｎ、ライトバス対ＷＢＵＳ・Ｔ／Ｎおよびラ
イトスイッチ回路の動作についてアナログ的に説明す
る。
ドライトバス対ＲＷＢＵＳ・Ｔ／Ｎ、リードバス対ＲＢ
ＵＳ・Ｔ／Ｎ、ライトバス対ＷＢＵＳ・Ｔ／Ｎおよびラ
イトスイッチ回路の動作についてアナログ的に説明す
る。
【００１９】サイクルＣ２で、ライト用パルス信号ＷＰ
ＡＬ１がＨの期間、ライトデータＷＤＡＴＡ２のレベル
に応じてあらかじめＨにプリチャージされていたリード
ライトバス対を構成するリードライトバスＲＷＢＵＳ
Ｔ，ＲＷＢＵＳＮのいづれか一方がＨもう一方がＬとな
る。これにより、ライトスイッチ信号ＷＳＷはＨにな
り、トランスファーゲートＴＧ１，ＴＧ２がオンとな
る。あらかじめＰ型トランジスタＴｒ１１，Ｔｒ１２に
よりＨにプリチャージされていたライトバス対ＷＢＵＳ
・Ｔ／Ｎにリードライトバス対ＲＷＢＵＳ・Ｔ／Ｎのデ
ータが伝搬する。ここでは、ライトデータＷＤＡＴＡ２
がＨであるので、リードライトバスＲＷＢＵＳＴおよび
ライトバスＷＢＵＳＴがＨ、リードライトバスＲＷＢＵ
ＳＮおよびライトバスＷＢＵＳＮがＬとなる。
ＡＬ１がＨの期間、ライトデータＷＤＡＴＡ２のレベル
に応じてあらかじめＨにプリチャージされていたリード
ライトバス対を構成するリードライトバスＲＷＢＵＳ
Ｔ，ＲＷＢＵＳＮのいづれか一方がＨもう一方がＬとな
る。これにより、ライトスイッチ信号ＷＳＷはＨにな
り、トランスファーゲートＴＧ１，ＴＧ２がオンとな
る。あらかじめＰ型トランジスタＴｒ１１，Ｔｒ１２に
よりＨにプリチャージされていたライトバス対ＷＢＵＳ
・Ｔ／Ｎにリードライトバス対ＲＷＢＵＳ・Ｔ／Ｎのデ
ータが伝搬する。ここでは、ライトデータＷＤＡＴＡ２
がＨであるので、リードライトバスＲＷＢＵＳＴおよび
ライトバスＷＢＵＳＴがＨ、リードライトバスＲＷＢＵ
ＳＮおよびライトバスＷＢＵＳＮがＬとなる。
【００２０】次に、ライト用パルス信号ＷＰＡＬ１がＬ
となると、リードライトバスＲＷＢＵＳＴ，ＲＷＢＵＳ
ＮがともにＨにプリチャージされる。これによりライト
スイッチＷＳＷはＬとなり、トランスファゲートＴＧ
１，ＴＧ２はオフとなる。ライトバスＷＢＵＳＴ，ＷＢ
ＵＳＮはＰ型トランジスタＴｒ１１，Ｔｒ１２より、Ｈ
にプリチャージされる。
となると、リードライトバスＲＷＢＵＳＴ，ＲＷＢＵＳ
ＮがともにＨにプリチャージされる。これによりライト
スイッチＷＳＷはＬとなり、トランスファゲートＴＧ
１，ＴＧ２はオフとなる。ライトバスＷＢＵＳＴ，ＷＢ
ＵＳＮはＰ型トランジスタＴｒ１１，Ｔｒ１２より、Ｈ
にプリチャージされる。
【００２１】このサイクルＣ２の間は、リード用パルス
信号ＲＰＡＬはＬであるので、Ｎ型トランジスタＴｒ
９，Ｔｒ１０はオフであり、差動増幅器９１も活性化せ
ず、リードバス対ＲＢＵＳ・Ｔ／Ｎを構成するリードバ
スＲＢＵＳＴ，ＲＢＵＳＮは中間レベルにバランスされ
ている。サイクルＣ３では、リード用パルス信号ＲＰＡ
ＬがＨとなり、差動増幅器９１が活性化し、中間レベル
にバランスプリチャージされていたリードバスＲＢＵＳ
Ｎ，ＲＢＵＳＴには、センスアンプ内のデータに応じて
電位差が生じ増幅される。同時にＮ型トランジスタＴｒ
９，Ｔｒ１０がオンとなる。
信号ＲＰＡＬはＬであるので、Ｎ型トランジスタＴｒ
９，Ｔｒ１０はオフであり、差動増幅器９１も活性化せ
ず、リードバス対ＲＢＵＳ・Ｔ／Ｎを構成するリードバ
スＲＢＵＳＴ，ＲＢＵＳＮは中間レベルにバランスされ
ている。サイクルＣ３では、リード用パルス信号ＲＰＡ
ＬがＨとなり、差動増幅器９１が活性化し、中間レベル
にバランスプリチャージされていたリードバスＲＢＵＳ
Ｎ，ＲＢＵＳＴには、センスアンプ内のデータに応じて
電位差が生じ増幅される。同時にＮ型トランジスタＴｒ
９，Ｔｒ１０がオンとなる。
【００２２】この時ライト用パルス信号ＷＰＡＬ１はＬ
であるので、リードライトバスドライブ回路６２内のＰ
型トランジスタＴｒ１，Ｔｒ３はオン、Ｎ型トランジス
タＴｒ２，Ｔｒ４はオフとなっている。よって、電源−
グランド間に、Ｐ型トランジスタＴｒ１、リードライト
バスＲＷＢＵＳＴ、Ｎ型トランジスタＴｒ７およびＴｒ
９を経由する第１のＤＣパスと、Ｐ型トランジスタＴｒ
３、リードライトバスＲＷＢＵＳＮ、Ｎ型トランジスタ
Ｔｒ８およびＴｒ１０を経由する第２のＤＣパスとが存
在する。
であるので、リードライトバスドライブ回路６２内のＰ
型トランジスタＴｒ１，Ｔｒ３はオン、Ｎ型トランジス
タＴｒ２，Ｔｒ４はオフとなっている。よって、電源−
グランド間に、Ｐ型トランジスタＴｒ１、リードライト
バスＲＷＢＵＳＴ、Ｎ型トランジスタＴｒ７およびＴｒ
９を経由する第１のＤＣパスと、Ｐ型トランジスタＴｒ
３、リードライトバスＲＷＢＵＳＮ、Ｎ型トランジスタ
Ｔｒ８およびＴｒ１０を経由する第２のＤＣパスとが存
在する。
【００２３】第１，第２のＤＣパス内での３つのトラン
ジスタのオン抵抗の比により、リードライトバスＲＷＢ
ＵＳＴ，ＲＷＢＵＳＮのレベルが決定するが、Ｎ型トラ
ンジスタＴｒ７，Ｔｒ８のそれぞれのゲートが接続され
ているリードバスＲＢＵＳＮ，ＲＢＵＳＴには電位差が
生じているため、Ｎ型トランジスタＴｒ７，Ｔｒ８のオ
ン抵抗に差が出る。よって、Ｐ型トランジスタＴｒ１と
Ｔｒ３との能力差およびＮ型トランジスタＴｒ９とＴｒ
１０との能力差がないとすれば、リードバスＲＢＵＳ
Ｔ，ＲＢＵＳＮ間の電位差に応じて、リードライトバス
ＲＷＢＵＳＮ，ＲＷＢＵＳＴ間にも電位差が生じる。
ジスタのオン抵抗の比により、リードライトバスＲＷＢ
ＵＳＴ，ＲＷＢＵＳＮのレベルが決定するが、Ｎ型トラ
ンジスタＴｒ７，Ｔｒ８のそれぞれのゲートが接続され
ているリードバスＲＢＵＳＮ，ＲＢＵＳＴには電位差が
生じているため、Ｎ型トランジスタＴｒ７，Ｔｒ８のオ
ン抵抗に差が出る。よって、Ｐ型トランジスタＴｒ１と
Ｔｒ３との能力差およびＮ型トランジスタＴｒ９とＴｒ
１０との能力差がないとすれば、リードバスＲＢＵＳ
Ｔ，ＲＢＵＳＮ間の電位差に応じて、リードライトバス
ＲＷＢＵＳＮ，ＲＷＢＵＳＴ間にも電位差が生じる。
【００２４】さらに、このリードライトバスＲＷＢＵＳ
Ｎ，ＲＷＢＵＳＴ間の電位差を第２のデータアンプ回路
１００で増幅して、リードデータＲＤＡＴＡ１を得る。
リード用パルス信号ＲＰＡＬがＬになると、リードバス
ＲＢＵＳＴ，ＲＢＵＳＮは、再び中間レベルにバランス
し、プリチャージされ、リードライトバスＲＷＢＵＳ
Ｔ，ＲＷＢＵＳＮは電源レベルにプリチャージされる。
センスアンプから第２のデータアンプ１００までを、微
小電位差でデータ伝達することにより読み出しパスを高
速化している。
Ｎ，ＲＷＢＵＳＴ間の電位差を第２のデータアンプ回路
１００で増幅して、リードデータＲＤＡＴＡ１を得る。
リード用パルス信号ＲＰＡＬがＬになると、リードバス
ＲＢＵＳＴ，ＲＢＵＳＮは、再び中間レベルにバランス
し、プリチャージされ、リードライトバスＲＷＢＵＳ
Ｔ，ＲＷＢＵＳＮは電源レベルにプリチャージされる。
センスアンプから第２のデータアンプ１００までを、微
小電位差でデータ伝達することにより読み出しパスを高
速化している。
【００２５】なお、このＤＣパスにおいては、リード用
パルス信号ＲＰＡＬがＨの間、電源−グランド間に通常
的に電流を消費するわけであるから、Ｐ型トランジスタ
Ｔｒ１，Ｔｒ３、およびＮ型トランジスタＴｒ７，Ｔｒ
８，Ｔｒ９，Ｔｒ１０のサイズは極力小さくし、動作電
流の削減を図る必要がある。また、リードライトバスＲ
ＷＢＵＳＴ，ＲＷＢＵＳＮのいづれかが、ナンドゲート
ＮＤ２のしきい値電位よりも下がると、ライトスイッチ
信号ＷＳＷがＨとなってしまうので、リード時は、リー
ドライトバスＲＷＢＵＳＴ，ＲＷＢＵＳＮの電位が下が
りすぎないよう、ＤＣパス内のトランジスタサイズを決
める必要がある。
パルス信号ＲＰＡＬがＨの間、電源−グランド間に通常
的に電流を消費するわけであるから、Ｐ型トランジスタ
Ｔｒ１，Ｔｒ３、およびＮ型トランジスタＴｒ７，Ｔｒ
８，Ｔｒ９，Ｔｒ１０のサイズは極力小さくし、動作電
流の削減を図る必要がある。また、リードライトバスＲ
ＷＢＵＳＴ，ＲＷＢＵＳＮのいづれかが、ナンドゲート
ＮＤ２のしきい値電位よりも下がると、ライトスイッチ
信号ＷＳＷがＨとなってしまうので、リード時は、リー
ドライトバスＲＷＢＵＳＴ，ＲＷＢＵＳＮの電位が下が
りすぎないよう、ＤＣパス内のトランジスタサイズを決
める必要がある。
【００２６】
【発明が解決しようとする課題】この従来の半導体メモ
リ装置では、リード時に、リードライトバス対に電源を
供給するトランジスタと、ライト時に、リードライトバ
ス対をプリチャージするトランジスタとが同一（Ｔｒ
１，Ｔｒ３）であるため、リード時に、前記ＤＣパスで
消費する電流を削減するために、トランジスタ（Ｔｒ
１，Ｔｒ３）の能力を下げると、リードライトバス対の
プリチャージ能力が落ち、特にライト時に、グランドレ
ベルまで落ちた、リードライトバス対の一方を、電源レ
ベルまでプリチャージするのに時間がかかり、サイクル
タイムに関する性能が悪化してしまい、逆に、サイクル
タイム短縮のため、リードライトバス対のプリチャージ
トランジスタの能力を上げれば、ＤＣパスで消費する電
流が増加し、動作電流に関する性能が悪化してしまうと
いう問題点があった。
リ装置では、リード時に、リードライトバス対に電源を
供給するトランジスタと、ライト時に、リードライトバ
ス対をプリチャージするトランジスタとが同一（Ｔｒ
１，Ｔｒ３）であるため、リード時に、前記ＤＣパスで
消費する電流を削減するために、トランジスタ（Ｔｒ
１，Ｔｒ３）の能力を下げると、リードライトバス対の
プリチャージ能力が落ち、特にライト時に、グランドレ
ベルまで落ちた、リードライトバス対の一方を、電源レ
ベルまでプリチャージするのに時間がかかり、サイクル
タイムに関する性能が悪化してしまい、逆に、サイクル
タイム短縮のため、リードライトバス対のプリチャージ
トランジスタの能力を上げれば、ＤＣパスで消費する電
流が増加し、動作電流に関する性能が悪化してしまうと
いう問題点があった。
【００２７】また、接点をプリチャージする技術とし
て、たとえば、特開平３−１３４８９０号公報の「入力
信号変化感知回路」や特開昭５９−１１７７７４号公報
の「デコーダ回路」等がある。これ等においては、１シ
ョットパルスによりプリチャージＴｒをオンし、接点を
プリチャージする技術であるが、リード時に、ＤＣ的に
電流が消費されるリードライトバスのプリチャージを行
う場合には、常に、プリチャージトランジスタをオンさ
せておく必要があり、本回路に適用するのは困難であ
る。
て、たとえば、特開平３−１３４８９０号公報の「入力
信号変化感知回路」や特開昭５９−１１７７７４号公報
の「デコーダ回路」等がある。これ等においては、１シ
ョットパルスによりプリチャージＴｒをオンし、接点を
プリチャージする技術であるが、リード時に、ＤＣ的に
電流が消費されるリードライトバスのプリチャージを行
う場合には、常に、プリチャージトランジスタをオンさ
せておく必要があり、本回路に適用するのは困難であ
る。
【００２８】本発明は上記問題点に鑑み、ライト終了
後、次のライトまたはリードが開始されるまでの少なく
とも一部の期間に、リードライトバス対の両方を第１の
電位にドライブすることができる半導体メモリ装置を提
供することを目的とする。
後、次のライトまたはリードが開始されるまでの少なく
とも一部の期間に、リードライトバス対の両方を第１の
電位にドライブすることができる半導体メモリ装置を提
供することを目的とする。
【００２９】
【課題を解決するための手段】本発明の半導体メモリ装
置は、ライト時も、リード時もデータ伝達経路の一部と
して、使用する、２本１組のリードライトバス対と、ラ
イト時にライトデータに応じて前記リードライトバス対
の一方を第１の電位に、他方を第２の電位にドライブ
し、ライト時以外は、前記リードライトバス対の両方を
第１の電位にチャージする第１のリードライトバスドラ
イブ回路と、リード時に前記リードライトバス対のそれ
ぞれをリードデータに対応した電位にドライブする第２
のリードライトバスドライブ回路とを有する半導体メモ
リ装置であって、ライト終了後、次のライトまたはリー
ドが開始されるまでの少なくとも一部の期間に、前記リ
ードライトバス対の両方を第１の電位にドライブする、
第３のリードライトバスドライブ回路を有する。
置は、ライト時も、リード時もデータ伝達経路の一部と
して、使用する、２本１組のリードライトバス対と、ラ
イト時にライトデータに応じて前記リードライトバス対
の一方を第１の電位に、他方を第２の電位にドライブ
し、ライト時以外は、前記リードライトバス対の両方を
第１の電位にチャージする第１のリードライトバスドラ
イブ回路と、リード時に前記リードライトバス対のそれ
ぞれをリードデータに対応した電位にドライブする第２
のリードライトバスドライブ回路とを有する半導体メモ
リ装置であって、ライト終了後、次のライトまたはリー
ドが開始されるまでの少なくとも一部の期間に、前記リ
ードライトバス対の両方を第１の電位にドライブする、
第３のリードライトバスドライブ回路を有する。
【００３０】また、前記第３のリードライトバスドライ
ブ回路は、ライト活性化信号が非活性になった後、予め
定められた期間ゲートドライブ信号を第１の電位にする
ゲートドライブ信号発生回路と、ゲートがゲートドライ
ブ信号を入力し、チャネルの一端が電源に、チャネルの
他端が前記リードライトバス対の一方に接続され、ゲー
トドライブ信号が第１の電位になると、電源を前記リー
ドライトバス対の一方に接続する第１のゲートトランジ
スタと、ゲートがゲートドライブ信号を入力し、チャネ
ルの一端が電源に、チャネルの他端が前記リードライト
バス対の他方に接続され、ゲートドライブ信号が第１の
電位になると、電源を前記リードライトバス対の他方に
接続する第２のゲートトランジスタとを有するのが好ま
しい。
ブ回路は、ライト活性化信号が非活性になった後、予め
定められた期間ゲートドライブ信号を第１の電位にする
ゲートドライブ信号発生回路と、ゲートがゲートドライ
ブ信号を入力し、チャネルの一端が電源に、チャネルの
他端が前記リードライトバス対の一方に接続され、ゲー
トドライブ信号が第１の電位になると、電源を前記リー
ドライトバス対の一方に接続する第１のゲートトランジ
スタと、ゲートがゲートドライブ信号を入力し、チャネ
ルの一端が電源に、チャネルの他端が前記リードライト
バス対の他方に接続され、ゲートドライブ信号が第１の
電位になると、電源を前記リードライトバス対の他方に
接続する第２のゲートトランジスタとを有するのが好ま
しい。
【００３１】
【作用】第１のリードライトバスドライブ回路は、ライ
ト時以外において、前記リードライトバス対の両方を第
１の電位にチャージするが、第３のリードライトバスド
ライブ回路が、このチャージをさらに付勢する。すなわ
ち、ライト終了後、次のライトまたはリードが開始され
るまでの少なくとも一部の期間に、リードライトバス対
の両方を第１の電位にドライブする。
ト時以外において、前記リードライトバス対の両方を第
１の電位にチャージするが、第３のリードライトバスド
ライブ回路が、このチャージをさらに付勢する。すなわ
ち、ライト終了後、次のライトまたはリードが開始され
るまでの少なくとも一部の期間に、リードライトバス対
の両方を第１の電位にドライブする。
【００３２】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の半導体メモリ装置の第１の実
施例を示す回路図、図２は図１の動作を示す波形図であ
る。本実施例のリードライトバスドライブ回路６０は、
図５ないし図８で示された従来の半導体メモリ装置のリ
ードライトバスドライブ回路６２に対し下記の部材を追
加して構成している。
説明する。図１は本発明の半導体メモリ装置の第１の実
施例を示す回路図、図２は図１の動作を示す波形図であ
る。本実施例のリードライトバスドライブ回路６０は、
図５ないし図８で示された従来の半導体メモリ装置のリ
ードライトバスドライブ回路６２に対し下記の部材を追
加して構成している。
【００３３】インバータＩＮＶ２の出力を受けるインバ
ータＩＮＶ３と、インバータＩＮＶ３の出力を受けるイ
ンバータＩＮＶ４と、インバータＩＮＶ４の出力を受け
るインバータＩＮＶ５と、インバータＩＮＶ５の出力
と、インバータＩＮＶ２の出力とを受けるナンドゲート
ＮＤ１と、ナンドゲートＮＤ１の出力ライト用パルス信
号ＷＰＡＬ２をゲートに入力し、電源線と、リードライ
トバスＲＷＢＵＳＴとの間に配設された、Ｐ型トランジ
スタＴｒ５と、ナンドゲートＮＤ１の出力ライト用パル
ス信号ＷＰＡＬ２をゲートに入力し、電源線と、リード
ライトバスＲＷＢＵＳＮとの間に配された、Ｐ型トラン
ジスタＴｒ６とである。
ータＩＮＶ３と、インバータＩＮＶ３の出力を受けるイ
ンバータＩＮＶ４と、インバータＩＮＶ４の出力を受け
るインバータＩＮＶ５と、インバータＩＮＶ５の出力
と、インバータＩＮＶ２の出力とを受けるナンドゲート
ＮＤ１と、ナンドゲートＮＤ１の出力ライト用パルス信
号ＷＰＡＬ２をゲートに入力し、電源線と、リードライ
トバスＲＷＢＵＳＴとの間に配設された、Ｐ型トランジ
スタＴｒ５と、ナンドゲートＮＤ１の出力ライト用パル
ス信号ＷＰＡＬ２をゲートに入力し、電源線と、リード
ライトバスＲＷＢＵＳＮとの間に配された、Ｐ型トラン
ジスタＴｒ６とである。
【００３４】次に図１の実施例の動作について図２を参
照して説明する。サイクルＣ２において、ライト用パル
ス信号ＷＰＡＬ１がＬとなると、ライト用パルス信号Ｗ
ＰＡＬ２が１ショットＬとなり、Ｐ型トランジスタＴｒ
５，Ｔｒ６がオンする。つまり、ライト用パルス信号Ｗ
ＰＡＬ１がＬとなり、ライト作業が終了した直後に、Ｐ
型トランジスタＴｒ１，Ｔｒ３がオンし、それぞれリー
ドライトバスＲＷＢＵＳＴ，ＲＷＢＵＳＮを電源レベル
にプリチャージする際、Ｐ型トランジスタＴｒ５，Ｔｒ
６もオンし、それぞれリードライトバス対ＲＷＢＵＳ
Ｔ，ＲＷＢＵＳＮを電源レベルに、プリチャージする。
照して説明する。サイクルＣ２において、ライト用パル
ス信号ＷＰＡＬ１がＬとなると、ライト用パルス信号Ｗ
ＰＡＬ２が１ショットＬとなり、Ｐ型トランジスタＴｒ
５，Ｔｒ６がオンする。つまり、ライト用パルス信号Ｗ
ＰＡＬ１がＬとなり、ライト作業が終了した直後に、Ｐ
型トランジスタＴｒ１，Ｔｒ３がオンし、それぞれリー
ドライトバスＲＷＢＵＳＴ，ＲＷＢＵＳＮを電源レベル
にプリチャージする際、Ｐ型トランジスタＴｒ５，Ｔｒ
６もオンし、それぞれリードライトバス対ＲＷＢＵＳ
Ｔ，ＲＷＢＵＳＮを電源レベルに、プリチャージする。
【００３５】ライト用パルス信号ＷＰＡＬ２は、１ショ
ットＬ信号であり、サイクルＣ３で、リード動作を行う
時までに、Ｈにもどせば、リード時には、Ｐ型トランジ
スタＴｒ５，Ｔｒ６はオフとなり、Ｐ型トランジスタＴ
ｒ１，Ｔｒ３のみが、それぞれリードライトバス対ＲＷ
ＢＵＳＴ，ＲＷＢＵＳＮに電源を供給するトランジスタ
となる。
ットＬ信号であり、サイクルＣ３で、リード動作を行う
時までに、Ｈにもどせば、リード時には、Ｐ型トランジ
スタＴｒ５，Ｔｒ６はオフとなり、Ｐ型トランジスタＴ
ｒ１，Ｔｒ３のみが、それぞれリードライトバス対ＲＷ
ＢＵＳＴ，ＲＷＢＵＳＮに電源を供給するトランジスタ
となる。
【００３６】さらに、本発明の第２の実施例について図
３を参照して説明する。本実施例のリードライトバスド
ライブ回路６１は、図５ないし図８で示された従来の半
導体メモリ装置のリードライトバスドライブ回路６２に
対し下記の部材を追加して構成している。
３を参照して説明する。本実施例のリードライトバスド
ライブ回路６１は、図５ないし図８で示された従来の半
導体メモリ装置のリードライトバスドライブ回路６２に
対し下記の部材を追加して構成している。
【００３７】すなわち、ライト用パルス信号ＷＰＡＬ１
と、リード用パルス信号ＲＰＡＬを入力するノアゲート
ＮＲ５と、ノアゲートＮＲ５の出力を受け、ライト用パ
ルス信号ＷＰＡＬ３を出力するインバータＩＮＶ６と、
ゲートがライト用パルス信号ＷＰＡＬ３を入力し、電源
とリードライトバスＲＷＢＵＳＴとの間に配設されたＰ
型トランジスタＴｒ５と、ゲートがライト用パルス信号
ＷＰＡＬ３を入力し、電源とリードライトバスＲＷＢＵ
ＳＮとの間に配設されたＰ型トランジスタＴｒ６とであ
る。
と、リード用パルス信号ＲＰＡＬを入力するノアゲート
ＮＲ５と、ノアゲートＮＲ５の出力を受け、ライト用パ
ルス信号ＷＰＡＬ３を出力するインバータＩＮＶ６と、
ゲートがライト用パルス信号ＷＰＡＬ３を入力し、電源
とリードライトバスＲＷＢＵＳＴとの間に配設されたＰ
型トランジスタＴｒ５と、ゲートがライト用パルス信号
ＷＰＡＬ３を入力し、電源とリードライトバスＲＷＢＵ
ＳＮとの間に配設されたＰ型トランジスタＴｒ６とであ
る。
【００３８】図３の実施例の動作について図４を参照し
て説明する。サイクルＣ２において、ライト用パルス信
号ＷＰＡＬ１がＬとなると、この時、リード用パルス信
号ＲＰＡＬもＬであるので、ライト用パルス信号ＷＰＡ
Ｌ３がＬとなり、Ｐ型トランジスタＴｒ５，Ｔｒ６がオ
ンする。つまり、ライト用パルス信号ＷＰＡＬ１がＬと
なり、ライト作業が終了した直後に、Ｐ型トランジスタ
Ｔｒ１，Ｔｒ３がオンし、それぞれリードライトバスＲ
ＷＢＵＳＴ，ＲＷＢＵＳＮを電源レベルにプリチャージ
する際、Ｐ型トランジスタＴｒ５，Ｔｒ６もオンし、そ
れぞれリードライトバス対ＲＷＢＵＳＴ，ＲＷＢＵＳＮ
を電源レベルに、プリチャージする。
て説明する。サイクルＣ２において、ライト用パルス信
号ＷＰＡＬ１がＬとなると、この時、リード用パルス信
号ＲＰＡＬもＬであるので、ライト用パルス信号ＷＰＡ
Ｌ３がＬとなり、Ｐ型トランジスタＴｒ５，Ｔｒ６がオ
ンする。つまり、ライト用パルス信号ＷＰＡＬ１がＬと
なり、ライト作業が終了した直後に、Ｐ型トランジスタ
Ｔｒ１，Ｔｒ３がオンし、それぞれリードライトバスＲ
ＷＢＵＳＴ，ＲＷＢＵＳＮを電源レベルにプリチャージ
する際、Ｐ型トランジスタＴｒ５，Ｔｒ６もオンし、そ
れぞれリードライトバス対ＲＷＢＵＳＴ，ＲＷＢＵＳＮ
を電源レベルに、プリチャージする。
【００３９】サイクルＣ３でリードする際、リード用パ
ルス信号ＲＰＡＬが、Ｈとなると、ライトパルス用信号
ＷＰＡＬ３はＨにもどるので、リード時にはＰ型トラン
ジスタＴｒ５，Ｔｒ６はオフとなり、Ｐ型トランジスタ
Ｔｒ１，Ｔｒ３のみが、それぞれリードライトバスＲＷ
ＢＵＳＴ，ＲＷＢＵＳＮに電源を供給するトランジスタ
となる。
ルス信号ＲＰＡＬが、Ｈとなると、ライトパルス用信号
ＷＰＡＬ３はＨにもどるので、リード時にはＰ型トラン
ジスタＴｒ５，Ｔｒ６はオフとなり、Ｐ型トランジスタ
Ｔｒ１，Ｔｒ３のみが、それぞれリードライトバスＲＷ
ＢＵＳＴ，ＲＷＢＵＳＮに電源を供給するトランジスタ
となる。
【００４０】
【発明の効果】以上説明したように本発明は、第１のリ
ードライトバスドライブ回路が、ライト時以外におい
て、リードライトバス対の両方を第１の電位にチャージ
するが、第３のリードライトバスドライブ回路が、この
チャージをさらに付勢する。すなわち、ライト終了後、
次のライトまたはリードが開始されるまでの少なくとも
一部の期間に、リードライトバス対の両方を第１の電位
にドライブすることにより、リード動作にも関与する第
１のリードライトバスドライブ回路のドライブ用の素子
を大きくすることなく、リード時の消費電力を大きくす
ることなく、リードライトバスのチャージを余裕をもっ
て、あるいは高速に行なうことができ、ひいてはサイク
ルタイムを短縮できるという効果がある。
ードライトバスドライブ回路が、ライト時以外におい
て、リードライトバス対の両方を第１の電位にチャージ
するが、第３のリードライトバスドライブ回路が、この
チャージをさらに付勢する。すなわち、ライト終了後、
次のライトまたはリードが開始されるまでの少なくとも
一部の期間に、リードライトバス対の両方を第１の電位
にドライブすることにより、リード動作にも関与する第
１のリードライトバスドライブ回路のドライブ用の素子
を大きくすることなく、リード時の消費電力を大きくす
ることなく、リードライトバスのチャージを余裕をもっ
て、あるいは高速に行なうことができ、ひいてはサイク
ルタイムを短縮できるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１の実施例の動作を示す波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】図３の実施例の動作を示す波形図である。
【図５】従来例を示すブロック図である。
【図６】図５の従来例の動作を示す波形図である。
【図７】図５の従来例の一部を詳細に示す回路図であ
る。
る。
【図８】図５で示された回路の動作を示す波形図であ
る。
る。
１０ コマンド制御回路 ２０ インターナルクロック発生回路 ３０ ライトリード制御回路 ４０ ライトデータ初段回路 ５０ ライトデータラッチ回路 ６０，６１，６２ リードライトバスドライブ回路 ７０ ライトスイッチ回路 ８０ センスアンプ ９０ 第１のデータアンプ回路 ９１ 差動増幅器 １００ 第２のデータアンプ回路 １１０ リードデータラッチ回路 １２０ データアウトバッファ回路 ＩＮＶ１〜ＩＮＶ６ インバータ ＮＤ１，ＮＤ２ ナンドゲート ＮＲ１，〜，ＮＲ５ ノアゲート Ｔｒ１，〜，Ｔｒ１２ トランジスタ ＴＧ１，ＴＧ２ トランスファーゲート
Claims (4)
- 【請求項１】 ライト時も、リード時もデータ伝達経路
の一部として、使用する、２本１組のリードライトバス
対と、ライト時にライトデータに応じて前記リードライ
トバス対の一方を第１の電位に、他方を第２の電位にド
ライブし、ライト時以外は、前記リードライトバス対の
両方を第１の電位にチャージする第１のリードライトバ
スドライブ回路と、リード時に前記リードライトバス対
のそれぞれをリードデータに対応した電位にドライブす
る第２のリードライトバスドライブ回路とを有する半導
体メモリ装置において、 ライト終了後、次のライトまたはリードが開始されるま
での少なくとも一部の期間に、前記リードライトバス対
の両方を第１の電位にドライブする、第３のリードライ
トバスドライブ回路を有することを特徴とする半導体メ
モリ装置。 - 【請求項２】 前記第３のリードライトバスドライブ回
路は、ライト活性化信号が非活性となったことを検出し
て、前記ドライブを行なう請求項１記載の半導体メモリ
装置。 - 【請求項３】 前記第３のリードライトバスドライブ回
路は、ライト活性化信号と、リード活性化信号とがとも
に非活性となる期間において、前記ドライブを行なう請
求項１記載の半導体メモリ装置。 - 【請求項４】 前記第３のリードライトバスドライブ回
路は、ライト活性化信号が非活性になった後、予め定め
られた期間ゲートドライブ信号を第１の電位にするゲー
トドライブ信号発生回路と、 ゲートがゲートドライブ信号を入力し、チャネルの一端
が電源に、チャネルの他端が前記リードライトバス対の
一方に接続され、ゲートドライブ信号が第１の電位にな
ると、電源を前記リードライトバス対の一方に接続する
第１のゲートトランジスタと、 ゲートがゲートドライブ信号を入力し、チャネルの一端
が電源に、チャネルの他端が前記リードライトバス対の
他方に接続され、ゲートドライブ信号が第１の電位にな
ると、電源を前記リードライトバス対の他方に接続する
第２のゲートトランジスタとからなる請求項１記載の半
導体メモリ装置。
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