KR950020710A - 고속 및 저전력 데이타 읽기/쓰기 회로를 구비한 반도체 메모리 - Google Patents

고속 및 저전력 데이타 읽기/쓰기 회로를 구비한 반도체 메모리 Download PDF

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니뽄 덴끼 가부시끼 가이샤
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Abstract

본 명세서에 개시된 반도체 메모리로서, 특히, 동기식 DRAM은 쓰기 동작에서 읽기/쓰기 버스를 제1 및 제2전위로 구동시키는 버스 구동 회로와, 읽기 동작에서 상기 읽기/쓰기 버스를 제3 및 제4전위로 구동시키는 데이타 앰프 회로와, 상기 쓰기 동작이 완료된 후 소정의 레벨동안 상기 데이타 읽기/쓰기 버스를 프리차지 레벨로 프리차지 시키는 프라치지 제어회로를 구비한다.

Description

고속 및 저전력의 데이타 읽기/쓰기 회로를 구비한 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 메모리 장치의 일부를 도시하는 회로도.
제2도는 제1도에 도시된 장치의 동작을 도시하는 파형도.

Claims (8)

  1. 쓰기 동작에서 쓰기 데이타 신호를 전송하며 읽기 동작에서 읽기 데이타 신호를 전송하는 한쌍의 읽기/쓰기 버스와, 상기 쓰기 동작동안 쓰기-데이타에 응답하여 상기 읽기/쓰기 버스 중의 하나를 제1전위로 구동시키고 상기 읽기/쓰기 버스중의 다른 하나를 제2전위로 구동시키며 상기 쓰기 동작의 완료에 응답하여 상기 모든 읽기/쓰기 버스를 프리차지 레벨로 프리차지시키는 프리차지 회로를 갖는 제1버스 구동 회로와, 상기 읽기 동작동안 읽기-데이타에 응답하여 상기 읽기/쓰기 버스 중의 하나를 제3전위로 구동시키며 상기 읽기/쓰기 버스중의 다른 하나를 제4전위로 구동시키는 제2버스 구동 회로와, 상기 쓰기 동작의 완료에 응답하여 소정의 시간 주기동안 모든 상기 읽기/쓰기 버스를 상기 프리차지 레벨로 프리차지시키기 위해 상기 프리차지 회로와 협력하는 제3버스 구동 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 제1버스 구동 회로는 쓰기 제어 신호에 의해 작동되고, 상기 제3버스 구동 회로는 상기 쓰기 제어 신호가 사라질 때 작동되는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 제1버스 구동 회로는 쓰기 제어 회로에 의해 작동되고, 상기 제2버스 구동 회로는 읽기 제어 신호에 의해 작동되며, 상기 제3버스 구동 회로는 상기 모든 읽기 제어 신호와 쓰기 제어 신호가 존재않을 때의 어떤 시간 주기동안 작동되는 것을 특징으로 하는 반도체 메모리.
  4. 제2항에 있어서, 상기 제3버스 구동 회로는 상기 사라지는 쓰기 제어 신호에 응답하여 한-쇼트 펄스 신호를 발생시키는 한-쇼트 펄스 발생기와 상기 한-쇼트 펄스 신호에 응답하여 상기 읽기/쓰기 버스를 프리차지시키는 프리차지 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리.
  5. 제3항에 있어서, 상기 제3버스 구동 회로는 상기 쓰기 제어 신호와 상기 읽기 제어 신호 모두가 존재하지 않는다는 사실에 응답하여 프리차지-인에이블 신호를 발생시키는 게이트 회로와 상기 프라치지-인에이블 신호에 응답하여 상기 읽기/쓰기 버스를 프리차지시키는 프리차지 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리.
  6. 데이타 버스와, 상기 데이타 버스와 제1전력 공급 라인 사이에 접속된 제1트랜지스터와, 상기 데이타 버스와 제2전력 공급 라인 사이에 접속된 제2트랜지스터와, 쓰기-데이타 및 쓰기 제어 신호를 수신하며 상기 쓰기 제어 신호가 액티브 레벨에 있는 동안 상기 쓰기-이타에 응답하여 상기 제1 및 제2트랜지스터중의 하나를 전도시키는 게이트 회로와, 상기 데이타 버스와 상기 제2전력 공급 라인 사이에 직렬로 접속된 제3 및 제4트랜지스터와, 읽기-데이타를 상기 제3트랜지스터에 제공하기 위한 제1수단과, 읽기 제어 신호가 액티브 레벨에 있는 동안 상기 제4트랜지스터를 전도시키며 상기 읽기 제어 신호가 인액티브 레벨에 있는 동안 상기 제4트랜지스터를 비전도시키기 위한 제2수단과, 상기 데이타 버스와 상기 제1전력 공급 라인 사이에 접속된 제5트랜지스터와, 상기 최소한의 쓰기 제어 신호에 응답하며 소정의 시간 주기동안 상기 액티브 레벨에서 상기 인액티브 레벨로 상기 쓰기 제어 신호의 변화에 응답하여 상기 제5트랜지스터를 전도시키는 제3수단을 구비하며, 상기 게이트 회로는 또한 상기 쓰기 제어 신호가 인액티브 레벨에 있는 동안 상기 제1 및 제2트랜지스터를 각각 전도 및 비전도시키는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기 제3수단은 상기 액티브 레벨에서 상기 인액티브 레벨로 상기 쓰기 제어 신호의 변화에 응답하여 한-쇼트 펄스를 발생시키는 한-쇼트 펄스 발생기를 구비하며, 상기 제5트랜지스터는 상기 한-쇼트 펄스에 응답하여 전도되는 것을 특징으로 하는 반도체 메모리.
  8. 제6항에 있어서, 상기 제3수단은 또한 상기 읽기 제어 신호에 응답하고 상기 쓰기 제어 신호 및 읽기 제어 신호 모두가 상기 인액티브 레벨에 있는 동안 프리차지 제어 신호를 발생시키며, 상기 제5트랜지스터가 상기 프리차지 제어 신호에 응답하여 전도되는 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940034320A 1993-12-15 1994-12-15 고속 및 저전력의 데이타 읽기/쓰기 회로를 구비한 반도체 메모리 KR0146863B1 (ko)

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