KR100406540B1 - 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로및 방법 - Google Patents

Abstract

본원 발명은 감지증폭기를 오버드라이빙 하는 구간을 필요에 따라 달리하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로 및 방법을 제공함에 목적이 있다.

이를 달성하기 위한 본원 발명의 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로는 반도체기억장치내 감지증폭기의 오버드라이빙을 수행하기 위하여 감지증폭기에 외부전원전압을 인가하기 위한 오버드라이빙 제어회로에 있어서, 입력된 센스앰프인에이블바아신호 및 상기 센스앰프인에이블바아신호가 제1 구간만큼 지연된 제1지연센스앰프인에이블바아신호를 출력하는 제1 오버드라이빙신호지연수단; 상기 제1지연센스앰프인에이블신호 및 상기 제1지연센스앰프인에이블신호가 제2 구간만큼 지연된 제2지연센스앰프인에이블신호를 출력하는 제2 오버드라이빙신호지연수단; 및 상기 제1 오버드라이빙신호지연수단 및 상기 제2 오버드라이빙신호지연수단의 출력되는 상기 센스앰프인에이블바아신호, 상기 제1지연센스앰프인에이블신호 및 제2지연센스앰프인에이블신호를 논리결합하여 오버드라이빙신호를 생성하고, 상기 오버드라이빙신호를 출력하는 오버드라이빙신호출력수단을 포함하는 것을 특징으로 한다.

Description

반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로 및 방법{Overdriving Control Circuit in Sense Amplifier of Semiconductor Memory Device and its method}

본 발명은 반도체 기억 장치의 감지 증폭기 구동에 관한 것으로서, 구체적으로는 감지 증폭기를 오버드라이빙하는 경우 필요한 동작에 따라 오버드라이빙의 구간을 달리함으로써 감지증폭기의 동작을 안정화시키는 기술에 관한 것이다.

반도체가 고집적화 및 저전력화되면서 낮은 구동전압과 고속화를 모두 보장해야 하는 문제가 발생하게 되었다. 이에 따라 구동전압이 낮아지면서 DRAM에서 감지증폭기의 원할한 동작을 위한 여러가지 기술적 보완들이 시도되어 왔는데 감지증폭기 오버 드라이빙 기법이 그중 하나이다.

비트 라인 감지증폭기(이하, '감지증폭기'라 한다)의 동작으로 셀에 저장된 데이터가 선택되면 비트라인프리챠지전압(VBLP:Voltage for Bit Line Precharge)의 전위를 갖고 있던 비트 라인으로 챠지 쉐어링되어 나오고, 이 비트 라인은 풀다운과 풀업 역할을 하는 드라이버용 트랜지스터를 Low(Vss) 및 High(Vcore)로 디벨럽시킨다. 이 때 비트라인프리챠지전압 VBLP에서 셀전원전압 Vcore로 풀업하는 동작에서 셀전원전압 Vcore가 낮아 비트라인프리챠지전압 VBLP와의 차이가 크지 않으므로 원하는 레벨인 셀전원전압 Vcore까지 상승하는데 많은 시간이 소요된다. 이를 극복하기 위하여 풀업용 트랜지스터의 오버 드라이빙 기법을 사용하게 된다.

도 1은 일반적인 감지증폭기의 오버 드라이빙을 위한 블럭구성도를 참조하여 오버 드라이빙 동작을 설명하면 다음과 같다.

워드라인에 의해 선택된 셀의 데이터가 비트라인으로 챠지 쉐어링되어 비트라인을 벌린다. 이 때만큼 벌어지는데 이 폭은 셀의 커패시턴스와 비트라인의 커패시턴스의 비에 의해 결정되고, 수십 내지 백 mV정도이다. 이 벌어진 폭으로 감지증폭기를 구동하여 충분히 리드/라이트 할 만큼의 값으로 만든다. 이 감지증폭기 동작 동안에 다음의 동작이 발생한다.

우선 오버 드라이빙 구간에서 감지증폭기 구동제어부(100)에서 제1 센스 앰프 인에이블 신호 SA_EN_1가 감지증폭기 구동부(200)의 MOS1에 인가(NMOS 트래지스터인 경우 'H'신호, PMOS 트랜지스터인 경우 'L'신호)되어 MOS1이 인에이블된다. 초기에 셀전원전압 Vcore보다 높은 외부전원전압 VEXT가 비트 라인에 인가되어 리스토어 라인 RTO의 전위가 급격히 올라간다.

리스토어 라인 RTO의 전위가 일정이상 올라가 오버 드라이빙이 끝나면 드라이빙구간에서는 감지증폭기 구동제어부(100)에서 제2 센스 앰프 인에이블 신호 SA_EN_2가 감지증폭기구동부(200)의 MOS 트랜지스터 MOS2에 인가되어 MOS 트랜지스터 MOS2를 인에이블시킨다. 이 때 셀전원전압 Vcore가 MOS 트랜지스터 MOS2와 리스토어 라인 RTO를 통하여 감지증폭기로 유입되어 풀업 및 유지한다.

도 2는 종래기술에 따른 감지증폭기 구동제어부내 오버드라이빙신호발생부(110)이다.

종래기술의 경우에는 도 2에 보이는 바와 같이 감지증폭기의 액티브시나 셀의 데이터를 주기적으로 리프레쉬 하는 경우 혹은 번-인(Burn-in) 테스트를 하는 경우 등을 구분하지 않고 오버드라이빙구간을 동일하게 하였다. 이로 인한 문제점으로는 첫째, 감지증폭기의 오버드라이빙구간이 액티브 시에 적절하도록 설정되어 있는 경우 리프레쉬를 위한 오버드라이빙구간으로는 너무 짧아서 적절하지 못하다. 그 이유는 리프레쉬시에는 보통 4 뱅크 각각의 워드라인이 동시에 온상태가 되기 때문에 전원 노이즈가 심하게 발생하여 도 6의 파형도로부터 알 수 있는 바와 같이 비트 라인이 빨리 디벨롭프 되지도 않고, 셀전원전압 Vcore 레벨까지도 디벨롭프 되지 않아 로우 어드레스 스트로브에 필요한 최소 시간 tRASmin을 맞추는 것을 실패할 가능성이 크고 데이터를 잘못 인식할 수 있다. 또한, 감지증폭기 오버드라이빙구간이 리프레쉬 시에 적절하도록 설정되어 있다면 액티브를 위한 오버드라이빙구간으로는 너무 길어 셀전원전압 Vcore이 과도하게 된다. 셀전원전압 Vcore은 내부전원으로서 센스 앰프 인에이블 지연기, 센스 앰프 오버드라이빙 지연기 등의 전원으로 사용되는데, 이러한 셀전원전압 Vcore이 과도하게 상승하게 되면 지연기에서의 지연시간이 감소하고, 펄스 폭이 작아지는 등의 심각한 문제를 야기한다.

상기의 문제점을 해결하기 위하여 감지증폭기를 오버드라이빙 하는 구간을 필요에 따라 달리하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로 및 방법을 제공함에 목적이 있다.

도 1은 일반적인 감지증폭기의 오버 드라이빙을 위한 블럭구성도,

도 2는 종래기술에 따른 감지증폭기 구동제어부내 오버드라이빙신호발생부,

도 3은 본 발명에 따른 감지증폭기 구동제어부내 오버드라이빙신호발생부의 일 실시예 회로도,

도 4은 본 발명에 따른 감지증폭기 구동제어부내 오버드라이빙신호발생부의 다른 실시예 회로도,

도 5는 본 발명에 따른 감지증폭기 구동제어부내 오버드라이빙신호발생부에서의 액티브시 각부 타이밍도,

도 6은 본 발명에 따른 감지증폭기 구동제어부내 오버드라이빙신호발생부에서의 리프레쉬/번-인테스트시 각부 타이밍도,

도 7은 종래기술에 따른 리프레쉬시 각부 파형도,

도 8은 본 발명에 따른 액티브시 각부 파형도,

도 9는 본 발명에 따른 리프레쉬시 각부 파형도.

<도면의 주요 부분에 대한 부호의 설명>

100: 감지증폭기 구동제어부 110: 오버드라이빙신호발생부

111: 액티브용 오버드라이빙신호지연부

113: 리프레쉬용 오버드라이빙신호지연부

115: 오버드라이빙신호출력부

200: 감지증폭기구동부 300: 감지증폭기

본원 발명의 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로는 반도체기억장치내 감지증폭기의 오버드라이빙을 수행하기 위하여 감지증폭기에 외부전원전압을 인가하기 위한 오버드라이빙 제어회로에 있어서, 입력된 센스앰프인에이블바아신호 및 상기 센스앰프인에이블바아신호가 제1 구간만큼 지연된 제1지연센스앰프인에이블바아신호를 출력하는 제1 오버드라이빙신호지연수단; 상기 제1지연센스앰프인에이블신호와 상기 제1지연센스앰프인에이블신호가 제2 구간만큼 지연된 제2지연센스앰프인에이블신호를 선택적으로 출력하는 제2 오버드라이빙신호지연수단; 및 상기 제1 오버드라이빙신호지연수단 및 상기 제2 오버드라이빙신호지연수단의 출력되는 상기 센스앰프인에이블바아신호, 상기 제1지연센스앰프인에이블신호 및 제2지연센스앰프인에이블신호를 논리결합하여 오버드라이빙신호를 생성하고, 상기 오버드라이빙신호를 출력하는 오버드라이빙신호출력수단을 포함하는 것을 특징으로 한다.

또한, 상기 제2 오버드라이빙신호지연수단은, 상기 반도체기억장치내 전체 뱅크를 리프레쉬 시키는 명령 혹은 번-인 테스트를 하라는 명령이 입력되는 경우상기 제2지연센스앰프인에이블신호를 출력하는 것을 특징으로 한다.

또한, 상기 제1 구간은, 상기 반도체기억장치내 일부 뱅크를 액티브시키는 명령을 수행하기에 적절한 시간임을 특징으로 한다.

또한, 상기 제1 구간 및 상기 제2 구간의 합은, 상기 반도체기억장치내 전체 뱅크를 리프레쉬시키는 명령 혹은 번-인 테스트 명령을 수행하기에 적절한 시간임을 특징으로 한다.

또한, 본원 발명의 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어방법은 센스앰프인에이블바아신호가 입력되는 단계; 상기 센스앰프인에이블바아신호를 제1 구간동안 지연시킨 제1 지연센스앰프인에이블바아신호를 생성하는 단계; 상기 제1 지연센스앰프인에이블바아신호를 제2 구간만큼 지연시킨 제2 지연센스앰프인에이블바아신호를 생성하는 단계; 및 상기 센스앰프인에이블바아신호, 상기 제1지연센스앰프인에이블신호 및 제2지연센스앰프인에이블신호를 논리결합하여 오버드라이빙신호를 생성하고, 상기 오버드라이빙신호를 출력하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 감지증폭기 구동제어부(100)내 오버드라이빙신호발생부(110)의 일 실시예 회로도로서, 액티브시 오버드라이빙에 사용되는 신호를 발생시키기 위한 액티브용 오버드라이빙 신호지연부(111)와 리프레쉬 혹은 번-인 테스트시 오버드라이빙에 사용되는 신호를 발생시키기 위한 리프레쉬용 오버드라이빙 신호지연부(113) 및 위 각각의 신호지연부에서 지연된 오버드라이빙신호를 출력시키기 위한 오버드라이빙출력부(115)로 이루어진다.

위 구성에 따르면 반도체기억장치에 액티브명령이 입력되었을 때의 오버드라이빙구간과 리프레쉬명령 혹은 번-인 테스트 명령이 입력되었을 때의 오버드라이빙구간이 다르다. 즉, 액티브 명령이 입력되었을 때에는 도 5의 본 발명에 따른 감지증폭기 구동제어부내 오버드라이빙신호발생부에서의 액티브시 각부 타이밍도에서 볼 수 있듯이, 오버드라이빙구간으로 α만을 사용하고, 리프레쉬 혹은 번-인 테스트 명령이 입력되었을 때에는 도 6의 본 발명에 따른 감지증폭기 구동제어부내 오버드라이빙신호발생부에서의 리프레쉬/번-인테스트시 각부 타이밍도에서 볼 수 있듯이 α+β구간을 사용한다.

여기에서 사용되는 지연기는 논리소자인 인버터를 복수로 사용하여 구현할 수도 있고, 저항과 커패시터를 결합하여 구현할 수도 있다.

도 4는 본 발명에 따른 감지증폭기 구동제어부(100)내 오버드라이빙신호발생부(110-1)의 다른 실시예 회로도로서, 대부분의 구성이 도 3과 동일하고, 액티브용 오버드라이빙 신호지연부(111-1)의 출력과 리프레쉬용 오버드라이빙 신호지연부(113-1)의 출력을 한 쌍의 전달게이트를 사용하여 선택적으로 출력한다.

도 7은 종래기술에 따른 리프레쉬시 각부 파형도이고, 도 8은 본 발명에 따른 액티브시 각부 파형도이며, 도 9는 본 발명에 따른 리프레쉬시 각부 파형도이다.

도 7은 오버드라이빙구간을 액티브시에 적절하도록 된 것으로 리프레쉬시에는 비트라인의 전압이 충분히 벌려주지 못함으로 볼 수 있으나, 본 발명에서와 같이 액티브시와 리프레쉬 혹은 전-인 테스트시 오버드라이빙구간을 달리하여 줌으로써 비트라인의 전압이 충분히 상승하고 셀전원전압이 불필요하게 상승하지 않음을 알 수 있다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

상기와 같은 본 발명의 구성에 따라 비트 라인의 전압이 빠른 시간내에 상승하여 데이터를 정상적으로 인식할 수 있고, 셀전원전압이 과도하게 상승하지 않아 지연기가 안정된 동작을 수행하는 유리한 효과가 있다.

Claims (11)

1. 반도체기억장치내 감지증폭기의 오버드라이빙을 수행하기 위하여 감지증폭기에 외부전원전압을 인가하기 위한 오버드라이빙 제어회로에 있어서,

   입력된 센스앰프인에이블바아신호 및 상기 센스앰프인에이블바아신호가 제1 구간만큼 지연된 제1지연센스앰프인에이블바아신호를 출력하는 제1 오버드라이빙신호지연수단;

   상기 제1지연센스앰프인에이블신호와 상기 제1지연센스앰프인에이블신호가 제2 구간만큼 지연된 제2지연센스앰프인에이블신호를 선택적으로 출력하는 제2 오버드라이빙신호지연수단; 및

   상기 제1 오버드라이빙신호지연수단 및 상기 제2 오버드라이빙신호지연수단의 출력되는 상기 센스앰프인에이블바아신호, 상기 제1지연센스앰프인에이블신호 및 제2지연센스앰프인에이블신호를 논리결합하여 오버드라이빙신호를 생성하고, 상기 오버드라이빙신호를 출력하는 오버드라이빙신호출력수단

   을 포함하는 것을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로.
2. 제1항에 있어서,

   상기 제2 오버드라이빙신호지연수단은, 상기 반도체기억장치내 셀의 데이터를 리프레쉬 시키라는 명령 혹은 번-인 테스트를 하라는 명령이 입력되는 경우 상기 제2지연센스앰프인에이블신호를 출력하는 것을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로.
3. 제2항에 있어서, 상기 제1 구간은,

   상기 반도체기억장치의 일부 뱅크를 액티브시키기에 적절한 시간임을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로.
4. 제2항에 있어서, 상기 제1 구간 및 상기 제2 구간의 합은,

   상기 반도체기억장치의 전체 뱅크를 리프레쉬시키는 명령 혹은 번-인 테스트 명령을 수행하기에 적절한 시간임을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로.
5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 오버드라이빙신호지연수단은,

   상기 제1지연센스앰프인에이블신호를 제2 구간만큼 지연시켜 제2지연센스앰르인에이블신호를 출력시키는 지연부;

   상기 반도체기억장치의 전체 뱅크를 리프레쉬시키라는 명령과 번-인 테스크 명령을 입력으로 하는 제1 낸드게이트;

   상기 지연부의 출력과 상기 제1 낸드게이트의 출력을 입력으로 하는 노아게이트;

   상기 노아게이트의 출력을 입력으로 하는 인버터; 및

   상기 제1지연센스앰프인에이블신호 및 상기 인버터의 출력을 입력으로 하는 제2 낸드게이트

   를 포함하는 것을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로.
6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 오버드라이빙신호지연수단은,

   상기 제1지연센스앰프인에이블신호를 제2 구간만큼 지연시켜 제2지연센스앰르인에이블신호를 출력시키는 지연부;

   상기 반도체기억장치의 전체 뱅크를 리프레쉬시키라는 명령과 번-인 테스크 명령을 입력으로 하는 노아게이트;

   상기 노아게이트의 출력을 반전시키는 제1 인버터;

   상기 제1 인버터의 출력을 반전시킨 제2 인버터;

   상기 제1 인버터의 출력과 상기 제2 인버터의 출력을 게이트의 제어신호로사용하고, 상기 제1 지연센스앰프인에이블신호를 입력으로 하는 제1 전달게이트; 및

   상기 제1 인버터의 출력과 상기 제2 인버터의 출력을 게이트의 제어신호로 사용하고, 상기 제2 지연센스앰프인에이블신호를 입력으로 하는 제2 전달게이트

   를 포함하는 것을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로.
7. 제6항에 있어서,

   상기 제1 전달게이트의 피모스 트랜지스터의 게이트는 상기 제1 인버터의 출력과 접속되고, 상기 제1 전달게이트의 엔모스 트랜지스터의 게이트는 상기 제2 인버터의 출력과 접속된 것을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로.
8. 제6항에 있어서,

   상기 제2 전달게이트의 피모스 트랜지스터의 게이트는 상기 제2 인버터의 출력과 접속되고, 상기 제2 전달게이트의 엔모스 트랜지스터의 게이트는 상기 제1 인버터의 출력과 접속된 것을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로.
9. 센스앰프인에이블바아신호가 입력되는 단계;

   상기 센스앰프인에이블바아신호를 제1 구간동안 지연시킨 제1 지연센스앰프인에이블바아신호를 생성하는 단계;

   상기 제1 지연센스앰프인에이블바아신호를 제2 구간만큼 지연시킨 제2 지연센스앰프인에이블바아신호를 생성하는 단계; 및

   상기 센스앰프인에이블바아신호, 상기 제1지연센스앰프인에이블신호 및 제2지연센스앰프인에이블신호를 논리결합하여 오버드라이빙신호를 생성하고, 상기 오버드라이빙신호를 출력하는 단계

   를 포함하는 것을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어방법.
10. 제9항에 있어서, 상기 제1 구간은,

    상기 반도체기억장치내 일부 뱅크를 액티브 시키기에 적절한 시간임을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어방법.
11. 제9항에 있어서, 상기 제1 구간 및 상기 제2 구간의 합은,

    상기 반도체기억장치내 전체 뱅크를 리프레쉬 시키는 명령 혹은 번-인 테스트 명령을 수행하기에 적절한 시간임을 특징으로 하는 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어방법.