KR100794996B1 - 반도체 메모리의 펄스 생성 장치 - Google Patents

반도체 메모리의 펄스 생성 장치 Download PDF

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Abstract

본 발명에 따른 반도체 메모리의 펄스 생성 장치는, 메모리 칩의 온도를 감지하고, 감지된 상기 온도가 디지털 코드 신호로 변환된 N 개의 온도 정보 신호로서 출력되는 온도 감지 수단; 상기 N 개의 온도 정보 신호에 응답하여 특정 온도 범위를 검출함으로써 활성화된 딜레이 제어 신호를 출력하는 딜레이 제어 신호 생성 수단; 및 센스 앰프 구동 신호 및 상기 딜레이 제어 신호를 입력받고, 상기 딜레이 제어 신호에 응답하여, 활성화되는 펄스 폭이 다른 오버드라이빙 구동 신호를 출력하는 펄스 생성 수단을 포함한다.
온도 정보 신호, 딜레이 제어 신호, 오버드라이빙 구동 신호

Description

반도체 메모리의 펄스 생성 장치{Apparatus for Generating Pulse of Semiconductor Memory}
도 1은 일반적인 반도체 메모리의 펄스 생성 장치를 나타내는 회로도,
도 2는 본 발명에 따른 반도체 메모리의 펄스 생성 장치를 나타내는 블록도,
도 3은 메모리 칩의 온도에 대한 온도 감지부에서 출력되는 온도 정보 신호의 진리표,
도 4는 도 2에 도시된 펄스 생성부를 나타내는 블록도,
도 5는 도 2에 도시된 딜레이 제어 신호 생성부를 나타내는 회로도,
도 6은 도 4에 도시된 지연 제어부의 일예를 나타내는 회로도,
도 7은 도 4에 도시된 지연 제어부의 다른예를 나타내는 회로도,
도 8은 도 4에 도시된 신호 생성부를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 온도 감지부 200 : 딜레이 제어 신호 생성부
300 : 펄스 생성부 310 : 지연 제어부
330 : 신호 생성부
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 온도 감지 장치에서 생성되는 온도 정보 신호를 이용하여 반도체 메모리의 tWR 특성을 강하시키기 위해, 메모리 칩이 일정 온도 변화에 따른 차별적인 활성화 구간을 가지는 오버드라이빙 구동 신호를 출력할 수 있는 반도체 메모리의 펄스 생성 장치에 관한 것이다.
도 1은 일반적인 반도체 메모리의 펄스 생성 장치를 나타내는 회로도이다.
일반적인 반도체 메모리 장치는 입력 단에 센스 앰프 구동 신호(SAEN)가 입력되는 제 1 반전 수단(IV1), 입력 단에 상기 제 1 반전 수단(IV1)의 출력 단이 연결된 지연부(10), 입력 단에 상기 지연부(10)의 출력 단이 연결되고 다른 입력 단에 상기 센스 앰프 구동 신호(SAEN)가 입력되는 낸드 게이트(ND1) 및 입력 단에 상기 낸드 게이트(ND1)의 출력 단이 연결되는 제 2 반전 수단(IV2)으로 구성된다.
도 1에 도시된 바와 같이, 일반적인 반도체 메모리의 펄스 생성 장치는 상기 센스 앰프 구동 신호(SAEN) 및 상기 제 1 반전 수단(IV1)과 상기 지연부(10)에 의해 반전 지연된 상기 센스 앰프 구동 신호(SAEN)를 입력받는 상기 낸드 게이트(ND1)에 의해 상기 지연부(10)의 지연 시간 만큼 활성화 구간을 가지는 펄스 신호가 생성되고, 상기 펄스 신호가 상기 제 2 반전 수단(IV2)에 의해 반전되어 하이 레벨의 오버드라이빙 펄스 신호(OVD_PUL)가 출력된다.
0℃ 이하의 저온에서 반도체 메모리에 구비되는 트랜지스터의 문턱 전압(Vt)이 상승하고, 이로 인해 반도체 메모리의 tWR(Write Recovery Time) 특성이 급격히 나빠지게 된다. 따라서 상기 설명한 일반적인 반도체 메모리의 펄스 생성 장치는 온도에 따른 차별없이 고정된 활성화 구간을 가지는 오버드라이빙 구동 신호를 생성함으로 저온에서 반도체 메모리의 tWR 특성이 나빠지고, 이러한 문제에 대하여 보상을 할 수 없어서 반도체 메모리의 동작 성능이 저하되는 문제가 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 소정 온도 이하에서 오버드라이빙 구동 신호의 펄스 폭을 증가시켜, 저온에서의 반도체 메모리의 tWR 특성을 강화시킬 수 있는 반도체 메모리의 펄스 생성 장치를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리의 펄스 생성 장치는, 본 발명에 따른 반도체 메모리의 펄스 생성 장치는, 메모리 칩의 온도를 감지하고, 감지된 상기 온도가 디지털 코드 신호로 변환된 N 개의 온도 정보 신호로서 출력되는 온도 감지 수단; 상기 N 개의 온도 정보 신호에 응답하여 특정 온도 범위를 검출함으로써 활성화된 딜레이 제어 신호를 출력하는 딜레이 제어 신호 생성 수단; 및 센스 앰프 구동 신호 및 상기 딜레이 제어 신호를 입력받고, 상기 딜레이 제어 신호에 응답하여, 활성화되는 펄스 폭이 다른 오버드라이빙 구동 신호를 출력하는 펄스 생성 수단을 포함한다.
바람직하게는 상기 메모리 칩의 온도가 소정 레벨 이하일 경우 상기 딜레이 제어 신호가 활성화 되어, 상기 오버드라이빙 구동 신호의 활성화 구간이 증가하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명에 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리의 펄스 생성 장치를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리의 펄스 생성 장치는 메모리 칩의 온도(TEMP)를 감지하고, 상기 온도를 디지털 코드로 변환하여 N 개의 온도 정보 신호(TEMP1 ~ TEMPN)를 출력하는 온도 감지부(100), 상기 N 개의 온도 정보 신호(TEMP1 ~ TEMPN)를 디코딩하여 딜레이 제어 신호(CTRL_DEL_SIG)를 출력하는 딜레이 제어 신호 생성부(200) 및 센스 앰프 구동 신호(SAEN)와 상기 딜레이 제어 신호를 입력받아 오버드라이빙 구동 신호(OVD_PUL)를 출력하는 펄스 생성부(300)로 구성된다.
본 발명에 구비되는 상기 펄스 생성부(300)에서는 상기 센스 앰프 구동 신호(SAEN)를 입력으로 하여 펄스 신호인 상기 오버드라이빙 구동 신호(OVD_PUL)를 출력하는 것을 예로 하였지만, 상기 펄스 생성부(300)에 입력되는 신호는 다른 기능을 갖는 신호로 대체 가능하고, 이에 따라 원하는 출력 신호를 출력하는 것도 가능함으로 상기 실시예에 한정하지 않음을 밝혀 둔다.
도 3은 메모리 칩의 온도에 대한 온도 감지부에서 출력되는 온도 정보 신호의 진리표이다.
상기 온도 감지부(100)는 상기 온도를 N 비트(bit)의 디지털 코드 조합으로 변환하고 상기 N 개의 온도 정보 신호(TEMP1 ~ TEMPN)를 출력한다.
본 발명은 상기 온도 감지부(100)가 상기 메모리 칩의 온도를 3 비트(bit)의 디지털 코드 조합으로 변환하고, 3개의 온도 정보 신호(TEMP1 ~ TEMP3)를 출력하는 것을 예로 하여 실시 되었다.
도 3에 도시된 바와 같이, 상기 3개의 온도 정보 신호(TEMP1 ~ TEMP3)는 제 1 온도 정보 신호(TEMP1), 제 2 온도 정보 신호(TEMP2) 및 제 3 온도 정보 신호(TEMP1)를 나타내고, 상기 제 1 내지 상기 제 3 온도 정보 신호(TEMP1 ~ TEMP3)는 각각 하나의 비트 정보(bit)를 담고 있으며, 상기 메모리 칩의 온도(TEMP)는 8개의 온도 영역으로 나타낼 수 있다.
도 4는 도 2에 도시된 펄스 생성부를 나타내는 블록도이다.
상기 펄스 생성부(300)는 상기 딜레이 제어 신호(CTRL_DEL_SIG)에 응답하여 상기 센스 앰프 구동 신호(SAEN)의 지연 시간을 조절하는 지연 제어부(310) 및 상기 센스 앰프 구동 신호(SAEN)와 상기 지연 제어부(310)에서 출력된 센스 앰프 구동 딜레이 신호(SAEN_DEL)를 입력받아 상기 오버드라이빙 구동 신호(OVD_PUL)를 출력하는 신호 생성부(330)로 구성된다.
도 5는 도 2에 도시된 딜레이 제어 신호 생성부를 나타내는 회로도이다.
상기 딜레이 제어 신호 생성부(200)는 입력 단이 제 1 온도 정보 신호(TEMP1) 및 제 2 온도 정보 신호(TEMP2)를 입력받는 제 1 낸드 게이트(ND51), 입력 단이 상기 제 1 낸드 게이트(ND51)의 출력 단과 연결되는 제 1 반전 수단(IV51) 및 하나의 입력 단이 제 3 온도 정보 신호(TEMP3)를 입력받고 다른 하나의 입력 단이 상기 제 1 반전 수단(IV51)의 출력 단에 연결되고 출력 단에서 상기 딜레이 제어 신호(CTRL_DEL_SIG)를 출력하는 제 1 노어 게이트(NR51)로 구성된다.
상기 딜레이 제어 신호 생성부(200)는, 도 3에 도시된 바와 같이, 상기 메모리 칩의 온도(TEMP)가 0℃ 이하인 경우(즉 TEMP1=0, TEMP2=1, TEMP3=0)에 상기 딜레이 제어 신호(CTRL_DEL_SIG)가 활성화 되게 구성되어 있지만, 설계자의 목적에 따라 상기 메모리 칩의 소정 온도이하에서 상기 딜레이 제어 신호(CTRL_DEL_SIG)가 활성화 되도록 실시하는 것도 가능하다.
도 6은 도 4에 도시된 지연 제어부의 일예를 나타내는 회로도이다.
상기 지연 제어부(310)는 입력 단이 상기 센스 앰프 구동 신호(SAEN)를 입력 받는 제 2 반전 수단(IV61), 입력 단이 상기 제 2 반전 수단(IV61)의 출력 단과 연결되는 제 1 지연부(311), 상기 딜레이 제어 신호(CTRL_DEL_SIG) 및 상기 딜레이 제어 신호(CTRL_DEL_SIG)가 상기 제 3 반전 수단(IV62)에 의해 출력된 신호에 응답하고 입력 단이 상기 제 1 지연부(311)의 출력 단과 연결되는 제 1 패스 게이트(PG61), 상기 딜레이 제어 신호(CTRL_DEL_SIG) 및 상기 딜레이 제어 신호(CTRL_DEL_SIG)가 상기 제 3 반전 수단(IV62)에 의해 출력된 신호에 응답하고 입력 단이 상기 제 1 지연부(311)의 출력 단과 연결되는 제 2 패스 게이트(PG62) 및 입력 단이 상기 제 2 패스 게이트(PG62)의 출력 단과 연결되고 출력 단이 상기 제 1 패스 게이트(PG61)의 출력 단과 연결되는 제 2 지연부(313)로 구성된다.
상기 지연 제어부(310)는 상기 딜레이 제어 신호(CTRL_DEL_SIG)에 응답하여 상기 센스 앰프 구동 신호(SAEN)를 상기 제 1 지연부(311)에서 지연시켜 상기 센스 앰프 구동 딜레이 신호(SAEN_DEL)로 출력하거나, 상기 딜레이 제어 신호(CTRL_DEL_SIG)에 응답하여 상기 센스 앰프 구동 신호(SAEN)를 상기 제 1 지연 부(311)에서 지연 시키고 상기 제 2 지연부(313)에서 추가로 지연 시켜 상기 센스 앰프 구동 딜레이 신호(SAEN_DEL)로 출력하는 것을 특징으로 한다.
또한, 상기 제 1 패스 게이트(PG61) 및 상기 제 2 패스 게이트(PG62)는 상기 딜레이 제어 신호(CTRL_DEL_SIG)에 응답하는 스위칭 소자로 대체 하는 것도 가능하다.
도 7은 도 4에 도시된 지연 제어부의 다른예를 나타내는 회로도이다.
상기 지연 제어부(310)는 게이트 단이 상기 센스 앰프 구동 신호(SAEN)를 입력받고 소스 단이 외부 공급 전원(VDD)과 연결되며 드레인 단이 공통 노드에 연결되는 피모스(PMOS) 트랜지스터(P71), 게이트 단이 상기 센스 앰프 구동 신호(SAEN)를 입력받고 소스 단이 접지 전원(VSS)에 연결되며 드레인 단이 상기 공통 노드에 연결되는 제 1 엔모스(NMOS) 트랜지스터(N71), 상기 공통 노드에 연결되는 제 1 캐패시터(C71)와 제 2 캐패시터(C72), 게이트 단이 상기 딜레이 제어 신호(CTRL_DEL_SIG)를 입력 받고 드레인 단이 상기 공통 노드에 연결되는 제 2 엔모스(NMOS) 트랜지스터(N72) 및 제 2 엔모스(NMOS) 트랜지스터(N72)의 소스 단과 상기 접지 전원(VSS) 사이에 연결되는 제 3 캐패시터(C73)로 구성된다.
도 8은 도 4에 도시된 신호 생성부를 나타내는 회로도이다.
상기 신호 생성부(330)는 상기 센스 앰프 구동 신호(SAEN) 및 상기 센스 앰프 구동 딜레이 신호(SAEN_DEL)를 입력받는 제 2 낸드 게이트(ND81) 및 상기 제 2 낸드 게이트(ND81)의 출력 신호를 반전시켜 출력하는 제 3 반전 수단(IV81)으로 구성된다.
본 발명에서는 상기 신호 생성부가 앤드(AND) 연산을 하도록 논리 소자를 구성하였지만, 상기 예에 한정하지 않음을 밝혀 둔다.
본 발명에 따른 반도체 메모리의 펄스 생성 장치의 동작을 도 3 내지 도 8을 참조하여 설명하면 다음과 같다.
상기 온도 감지부(100)에서 상기 메모리 칩의 온도(TEMP)를 감지하여, 도 3에 도시된 바와 같이, 상기 메모리 칩의 온도(TEMP)를 디지털 코드 조합을 가지는 3 비트의 온도 정보 신호(TEMP1, TEMP2, TEMP3)를 출력된다.
상기 딜레이 제어 신호 생성부(200)는 상기 3개의 온도 정보 신호(TEMP1, TEMP2, TEMP3)를 논리 조합하여 특정 온도 이하에서는 활성화된 상기 딜레이 제어 신호(CTRL_DEL_SIG)를 출력한다.
상기 센스 앰프 구동 신호(SAEN)를 입력받는 상기 펄스 생성부(300)는 상기 딜레이 제어 신호(CTRL_DEL_SIG)에 응답하여 상기 센스 앰프 구동 신호(SAEN)의 지연 시간을 조절함으로써, 상기 센스 앰프 구동 신호(SAEN)의 지연 시간에 따라 활성화 구간을 달리하는 오버드라이빙 구동 신호(OVD_PUL)로 출력한다.
보다 상세히 설명하면, 상기 온도 감지부(100)는 상기 메모리 칩의 온도(TEMP)를 감지하여 도 3에 도시된 바와 같이 각각의 온도 영역에 대하여 3비트의 디지털 코드 조합을 생성하며, 하나의 상기 온도 영역에 대한 각각의 비트 값을 상기 3개의 온도 정보 신호(TEMP1, TEMP2, TEMP3)로 출력한다.
상기 딜레이 제어 신호 생성부(200)는 상기 온도 정보 신호(TEMP1, TEMP2, TEMP3)를 논리 조합하고 특정 온도이하에서는 활성화된 상기 딜레이 제어 신호를 출력한다. 즉, 상기 메모리 칩의 온도(TEMP)가 0℃(TEMP1=0, TEMP2=1, TEMP3=0), -20℃(TEMP1=1, TEMP2=0, TEMP3=0) 및 -40℃(TEMP1=0, TEMP2=0, TEMP3=0)인 경우에 상기 딜레이 제어 신호 생성부(200)는 하이 레벨로 활성화된 상기 딜레이 제어 신호(CTRL_DEL_SIG)를 출력하고, 그 이외의 경우에는 로우 레벨로 비활성화된 상기 딜레이 제어 신호(CTRL_DEL_SIG)를 출력한다.
상기 딜레이 제어 신호(CTRL_DEL_SIG)에 응답하는 지연 제어부(310)의 동작을 도 6을 참조하여 설명하면 다음과 같다.
상기 딜레이 제어 신호(CTRL_DEL_SIG)가 로우 레벨로 비활성화 되면, 상기 지연 제어부(310)에 구비되는 제 2 패스 게이트(PG62)가 턴-오프(turn-off) 되고 상기 제 1 패스 게이트(PG61)가 턴-온(turn-on) 되어, 상기 센스 앰프 구동 신호(SAEN)는 상기 제 2 반전 수단(IV61)에 의해 반전되고 상기 제 1 지연부(311)에서 지연되어 상기 센스 앰프 구동 딜레이 신호(SAEN_DEL)로 출력된다.
반면에, 상기 딜레이 제어 신호(CTRL_DEL_SIG)가 하이 레벨로 활성화 되면, 상기 지연 제어부(310)에 구비되는 상기 제 1 패스 게이트(PG61)가 턴오프(turn-off) 되고 상기 제 2 패스 게이트(PG62)가 턴-온(turn-on) 되어, 상기 센스 앰프 구동 신호(SAEN)는 상기 제 2 반전 수단(IV61)에 의해 반전 되고 상기 제 1 지연부(311) 및 상기 제 2 지연부(313)에서 지연되어 상기 센스 앰프 구동 딜레이 신호(SAEN_DEL)로 출력된다.
상기 딜레이 제어 신호(CTRL_DEL_SIG)에 응답하는 지연 제어부(310)의 동작을 도 7을 참조하여 설명하면 다음과 같다.
상기 딜레이 제어 신호(CTRL_DEL_SIG)가 로우 레벨로 비활성화 되면, 상기 지연 제어부(310)에 구비되는 상기 제 2 엔모스(NMOS) 트랜지스터(N72)가 턴-오프(turn-off) 되어 상기 센스 앰프 구동 신호(SAEN)가 인버터 형태로 결합한 상기 제 1 엔모스(NMOS) 트랜지스터(N71) 및 상기 제 1 피모스(PMOS) 트랜지스터(P71)에 의해 반전되고 상기 제 1 캐패시터(C71) 및 상기 제 2 캐패시터(C72)에 의해 지연되어 상기 센스 앰프 구동 딜레이 신호로(SAEN_DEL) 출력된다.
상기 딜레이 제어 신호(CTRL_DEL_SIG)가 하이 레벨로 활성화 되면, 상기 지연 제어부(310)에 구비되는 제 2 엔모스(NMOS) 트랜지스터(N72)가 턴-온(turn-on) 되어 상기 센스 앰프 구동 신호(SAEN)가 인버터 형태로 결합한 상기 제 1 엔모스(NMOS) 트랜지스터(N71) 및 상기 제 1 피모스(PMOS) 트랜지스터(P71)에 의해 반전되고 상기 제 1 캐패시터(C71), 상기 제 2 캐패시터(C72) 및 상기 제 3 캐패시터(C73)에 의해 지연되어 상기 센스 앰프 구동 딜레이 신호(SAEN_DEL)로 출력된다.
도 6 및 도 7을 참조하여 설명한 바와 같이, 상기 지연 제어부(310)에서는 상기 딜레이 제어 신호(CTRL_DEL_SIG)가 하이 레벨로 활성화 될 때의 상기 센스 앰프 구동 신호(SAEN)의 지연 시간이 상기 딜레이 제어 신호(CTRL_DEL_SIG)가 비활성화 될 때의 상기 센스 앰프 구동 신호(SAEN)의 지연 시간보다 크게 동작을 한다.
상기 센스 앰프 구동 신호(SAEN) 및 상기 지연 제어부(310)에서 출력된 상기 센스 앰프 구동 딜레이 신호(SAEN_DEL)를 입력받아 논리 연산하는 상기 신호 생성부(330)는 상기 센스 앰프 구동 신호(SAEN)가 지연된 시간 만큼 상기 오버드라이빙 구동 신호(OVD_PUL)가 활성화되게 하여 출력한다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리의 펄스 생성 장치는 상기 메모리 칩의 온도(TEMP)가 특정 레벨 이하가 될 경우 상기 딜레이 제어 신호 생성부(200)에서 활성화된 상기 딜레이 제어 신호(CTRL_DEL_SIG)를 출력하고, 상기 지연 제어부(310)에서 상기 딜레이 제어 신호(CTRL_DEL_SIG)에 응답하여 상기 센스 앰프 구동 신호(SAEN)의 지연 시간을 조절하고, 상기 센스 앰프 구동 딜레이 신호(SAEN_DEL)를 출력함으로써, 상기 센스 앰프 구동 신호(SAEN)가 지연된 시간 만큼 활성화 구간을 갖는 상기 오버드라이빙 구동 신호(OVD_PUL)를 생성할 수 있다. 이에 따라, 저온에서 상기 오버드라이빙 구동 신호(OVD_PUL)에 의해 반도체 메모리의 오버드라이빙 동작시 더 오랜 시간 동안 고전위 전압(VPP)을 공급할 수 있게 되어 저온에서 문턱 전압(Vt) 상승으로 인한 문제를 보상할 수 있다.
본 발명에 따른 반도체 메모리의 펄스 생성 장치는 0℃이하 저온에서 트랜지스터의 문턱 전압의 상승을 보상하여, tWR 특성을 개선 시킴으로써 반도체 메모리의 신뢰성을 향상시킬 수 있는 효과를 수반한다.

Claims (15)

  1. 메모리 칩의 온도를 감지하고, 감지된 상기 온도가 디지털 코드 신호로 변환된 N 개의 온도 정보 신호로서 출력되는 온도 감지 수단;
    상기 N 개의 온도 정보 신호에 응답하여 특정 온도 범위를 검출함으로써 활성화된 딜레이 제어 신호를 출력하는 딜레이 제어 신호 생성 수단; 및
    센스 앰프 구동 신호 및 상기 딜레이 제어 신호를 입력받고, 상기 딜레이 제어 신호에 응답하여, 활성화되는 펄스 폭이 다른 오버드라이빙 구동 신호를 출력하는 펄스 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 딜레이 제어 신호 생성 수단은,
    상기 검출된 온도 범위가 소정 레벨 이하일 경우 상기 딜레이 제어 신호가 활성화되는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  4. 제 1 항에 있어서,
    상기 펄스 생성 수단은,
    상기 딜레이 제어 신호에 응답하여, 상기 센스 앰프 구동 신호의 지연 시간을 조절하는 지연 제어부; 및
    상기 센스 앰프 구동 신호 및 상기 지연 제어부에서 출력된 센스 앰프 구동 딜레이 신호를 입력받아 상기 오버드라이빙 구동 신호를 출력하는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  5. 제 4 항에 있어서,
    상기 신호 생성부는 상기 센스 앰프 구동 신호 및 상기 센스 앰프 구동 딜레이 신호를 입력받아 논리 연산을 하는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  6. 제 5 항에 있어서,
    상기 신호 생성부는 상기 센스 앰프 구동 신호 및 상기 센스 앰프 구동 딜레이 신호를 입력으로 하는 낸드 게이트 및 상기 낸드 게이트의 출력 신호를 반전 시키는 반전 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  7. 제 4 항에 있어서,
    상기 지연 제어부는,
    상기 딜레이 제어 신호에 응답하여, 상기 센스 앰프 구동 신호를 서로 다른 지연량을 갖도록 지연시켜 상기 센스 앰프 구동 딜레이 신호로 출력하는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  8. 제 7 항에 있어서,
    상기 지연 제어부는,
    상기 센스 앰프 구동 신호를 지연시키는 제 1 지연부;
    상기 제 1 지연부의 출력 신호를 소정 시간 만큼 추가로 지연시키는 제 2 지연부; 및
    상기 딜레이 제어 신호에 응답하여, 상기 제 1 지연부의 출력 신호 또는 상기 제 2 지연부의 출력 신호 중 어느 하나를 상기 센스 앰프 구동 딜레이 신호로 출력할지 선택하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  9. 제 8 항에 있어서,
    상기 제 2 지연부는 상기 제 1 지연부보다 지연량이 더 큰것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  10. 제 9 항에 있어서,
    상기 스위칭부는,
    상기 딜레이 제어 신호에 응답하는 제 1 스위칭 소자 및 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  11. 제 9 항에 있어서,
    상기 스위칭부는,
    상기 딜레이 제어 신호에 응답하는 모스 트랜지스터임을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  12. 제 10 항에 있어서,
    상기 지연 제어부는,
    입력 단이 상기 센스 앰프 구동 신호를 입력 받는 제 1 반전 수단, 입력 단이 상기 제 1 반전 수단의 출력 단과 연결되는 제 1 지연부, 상기 딜레이 제어 신호에 응답하고 입력 단이 상기 제 1 지연부의 출력 단과 연결되는 제 1 스위칭 소자, 상기 딜레이 제어 신호에 응답하고 입력 단이 상기 제 1 지연부의 출력 단과 연결되는 제 2 스위칭 소자 및 입력 단이 상기 제 2 스위칭 소자의 출력 단과 연결되고 출력 단이 상기 제 1 스위칭 소자의 출력 단과 연결되는 제 2 지연부를 포함하는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  13. 제 12 항에 있어서,
    상기 지연 제어부는,
    상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 패스 게이트임을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  14. 제 11 항에 있어서,
    상기 지연 제어부는,
    게이트 단이 상기 센스 앰프 구동 신호를 입력받고 소스 단이 외부 공급 전원과 연결되며 드레인 단이 공통 노드에 연결되는 피모스 트랜지스터, 게이트 단이 상기 센스 앰프 구동 신호를 입력받고 소스 단이 접지 전원에 연결되며 드레인 단이 상기 공통 노드에 연결되는 제 1 엔모스 트랜지스터, 상기 공통 노드에 연결되는 제 1 캐패시터와 제 2 캐패시터, 게이트 단이 상기 딜레이 제어 신호를 입력 받고 드레인 단이 상기 공통 노드에 연결되는 제 2 엔모스 트랜지스터 및 상기 제 2 엔모스 트랜지스터의 소스 단과 상기 접지 전원 사이에 연결되는 제 3 캐패시터를 포함하는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
  15. 제 14 항에 있어서,
    상기 지연 제어부는,
    상기 딜레이 제어 신호에 응답하여, 상기 센스 앰프 구동 신호가 상기 제 1 캐패시터 및 상기 제 2 캐패시터에 의해 지연될지 또는 상기 제 1 캐패시터, 상기 제 2 캐패시터 및 상기 제 3 캐패시터에 의해 지연될지 결정되는 것을 특징으로 하는 반도체 메모리의 펄스 생성 장치.
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