KR100865557B1 - 파워업 초기화 회로 - Google Patents
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Abstract
Description
도 1은 종래 기술에 의한 파워업 초기화 회로의 구성을 도시한 것이다.
도 2a는 종래 파워업 초기화 회로에 의해 생성되는 초기화신호의 파형도이다.
도 2b는 종래 파워업 초기화 회로에 의해 생성되는 예상 전류 파형도이다.
도 3a는 본 발명에 의한 실시예에 따른 파워업 초기화 회로의 구성을 나타낸 블럭도이다.
도 3b는 본 발명에 의한 실시예에 따른 파워업 초기화 회로에 입력되는 제1 신호가 DPD 모드일 때의 신호체계를 나타내는 도면이다.
도 4a는 본 발명에 의한 실시예에 따른 파워업 초기화 회로에 의해 생성되는 파워업 초기화신호의 파형도이다.
도 4b는 본 발명에 의한 실시예에 따른 파워업 초기화 회로에 의해 생성되는 예상 전류 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 레벨 감지부 111 : 전압 분배부
120 : 레벨 검출부 130 : 신호 생성부
131 : 버퍼부 210 : 레벨 감지부
211 : 전압 분배부 220 : 레벨 검출부
230 : 신호 생성부 231 : 반응 지연부
232 : 버퍼부
본 발명은 파워업 초기화 회로에 관한 것으로, 더욱 구체적으로는 메모리 장치에서 온도 및 스큐의 변화 등의 요인에 상관없이 스탠바이 전류를 감소시킬 수 있는 파워업 초기화 회로에 관한 것이다.
일반적으로, 메모리 장치에서의 초기화 신호 생성회로는 반도체 칩의 초기화를 담당하는 회로를 의미한다. 반도체 칩을 동작시키기 위해서는 외부에서 외부전압(VDD)을 공급받는데, 외부전압(VDD)의 전압레벨은 0[V]로부터 시작하여 일정한 기울기를 가지고 목적 전압레벨까지 상승하게 된다. 이때, 반도체 칩의 모든 회로는 이러한 외부전압(VDD)을 직접 인가받으면, 상승하는 외부전압(VDD)에 영향을 받아 오동작을 일으키게 된다. 따라서, 이러한 칩의 오동작을 막기 위하여, 메모리 장치는 초기화 신호 생성회로를 구비하여 초기화 신호를 인에이블시킴으로써, 외부전압(VDD)이 안정적인 전압레벨이 된 이후에 각 회로에 공급되도록 하고 있다.
도 1을 참조하면, 종래 기술에 따른 파워업 회로(100)는 외부전압(VDD)과 제어신호(AAD)를 이용하여 외부전압(VDD)의 전압레벨 변화에 따라 선형적으로 변화하는 전압을 감지하는 레벨 감지부(110)와, 레벨 감지부(110)로부터 출력된 감지신호를 입력받아 그 신호를 조절하는 레벨 검출부(120)와, 레벨 검출부(120)로부터 출력된 감지신호를 버퍼링하여 파워업 신호(PWRUP_VDD, PWRUPB_VDD)를 출력하는 신호 생성부(130)를 구비한다.
여기서, 레벨 감지부(110)는 제어신호(AAD)와 접지전압단(VSS) 사이에 제공되어 전압디바이더를 구성하는 저항(R1) 및 다이오드 체인 형태로 이루어진 다수의 NMOS 트랜지스터(N111, N112, N113,..N11n)를 포함하는 전압 분배부(111)를 구비한다.
또한, 레벨 검출부(120)는 제어신호(AAD)를 게이트 입력으로 하는 PMOS 트랜지스터(P12)와, A 노드의 값을 게이트 입력으로 하는 PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N12)를 구비한다.
한편, 버퍼부(131)는 A 노드로부터 출력된 감지신호 및 외부전압(VDD)에 응답하여 부정 논리곱 연산하는 낸드게이트(ND11)와, 이에 따른 출력신호 및 제어신호(AAB)에 응답하여 부정 논리곱 연산하는 낸드게이트(ND12)와, 이를 입력으로 하는 인버터 체인(IV11, IV12)을 구비한다.
이때, PMOS 트랜지스터(P11) 및 PMOS 트랜지스터(P12)에 입력되는 제어신호(AAD)는 DPD (Deep Power Down: 자동 전력 차단)모드일 때 턴-온되는 신호인 것 이 바람직하다. 즉, 본 실시예에 있어서 제어신호(AAD)는 스탠바이 모드일 때 항상 활성화되는 신호이다.
도 2a는 종래 파워업 초기화 회로에 의해 생성되는 초기화신호의 파형도이고, 도 2b는 종래 파워업 초기화 회로에 의해 생성되는 예상 전류 파형도이다.
먼저, 도 2a 및 도 2b를 참조하면 파워업 회로는 전원이 통하는 동안에는 항상 외부전압(VDD)으로부터 다수의 NMOS 트랜지스터(N111, N112, N113,..N11n)를 거쳐 스탠바이 상태에서도 전류 소모를 발생하고 있다.
참고적으로, 현재 모바일 디램에서 파워업 회로는 메모리가 온(ON) 되면, 지속적으로 전류를 흘리면서 동작하는 회로이다. 물론 전원이 오프(OFF) 되었을 때는 동작을 하지 않지만, 전원이 온(ON) 되면 칩 내부가 액티브 모드 혹은 스탠바이 모드와 상관없이 도 2b에 도시된 바와 같이, 항상 일정 전류를 흘리면서 전류 소모를 하고 있다. 여기서 전류는 저항 디바이드나 트랜지스터 다이오드 등을 통해서 전원만 가해져 있다면, 스탠바이 모드 또는 액티브 모드에 상관없이 항상 전류를 도통하게 된다.
즉, 외부전압(VDD) 레벨이 증가함에 따라 A 노드의 전압이 레벨 감지부(110)의 NMOS 트랜지스터(N111, N112, N113,..N11n)의 문턱전압 이상으로 증가하게 되면 NMOS 트랜지스터(N111, N112, N113,..N11n)가 턴온되어 로드로 작용하는 PMOS 트랜지스터(P13)와 NMOS 트랜지스터(N12)에 흐르는 전류량의 변화에 따라 감지신호의 레벨이 변화하게 된다.
상기에서 A 노드의 감지신호는 초기에 NMOS 트랜지스터(N12)가 턴오프되어 있기 때문에 외부전압(VDD)을 따라 하이레벨을 유지하면서 점차 증가한다. 한편, A 노드의 전압이 증가할수록 NMOS 트랜지스터(N12)의 전류 구동력이 증가하면서 외부전압(VDD)의 특정 레벨에서 감지신호가 로우로 천이하게 되는데, 이 과정에서 A 노드의 감지신호의 레벨이 낸드게이트(ND11)의 로직 문턱값을 넘어서게 되면 비로소 인버터(IV11, IV12)의 출력신호(PWRUP)가 천이하면서 외부전압(VDD) 레벨을 따라 증가하게 된다.
한편, 낸드게이트(ND11)의 출력신호는 버퍼부(131)에서 버퍼링되어 파워업 신호(PWRUP_VDD, PWRUPB_VDD)를 논리레벨 로우에서 하이로 천이한다.
그런데, 메모리 장치에서는 초기에 전원이 가해질 때, 상승하는 구간 동안 일련의 강제 동작을 시켜주지 않으면, 메모리 내에서 어떤 동작이 벌어질지 예측할 수 없게 된다. 즉, 강제 동작을 하지 않을 시, 원치 않는 플로팅 노드 또는 래치 업 등이 발생하여 스탠바이 전류를 과도하게 흘려 메모리 내에 큰 손상을 일으킬 수 있는 문제점이 있었다. 이에 대비하여 메모리 내에는 파워가 상승하는 구간 동안 파워가 일정 레벨이 되면 강제로 신호를 띄워 메모리 내 모든 노드들을 초기화 시켜 플로팅 노드등이 생기지 않게 하여 칩을 안정화시킬 수 있는 파워업 회로를 사용한다.
현재 모바일 디램에서 파워 업 회로는 메모리가 온 되면, 계속 전류를 흘리면서 동작하는 회로로써, 전원이 오프된 경우에는 동작하지 않지만, 전원이 온된 경우에는 칩 내부가 액티브 모드 및 스탠바이 모드에 상관없이 항상 일정 전류를 전압 분배부(111)를 통해서 전류 소모를 하고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 파워업 초기화 회로에 있어서 초기 전원이 인가될 때, 레벨감지를 통해 파워업 회로가 동작한 후에도 액티브 모드 및 스탠바이 모드에 상관없이 항상 다이오드 체인을 통해 소비되는 전류를 감소시킴으로써, 메모리 장치로 하여금 정상적인 초기 동작을 수행할 수 있도록 하는 파워업 초기화 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 신호에 응답하여 전압레벨을 감지하는 레벨 감지부와; 상기 레벨 감지부를 통해서 감지된 A 노드의 감지신호를 조절하는 레벨 검출부와; 상기 레벨 검출부의 출력신호를 버퍼링하여 파워업 신호를 생성하는 신호 생성부를 포함하여 구성되는 파워업 초기화 회로를 제공한다.
본 발명에서, 상기 레벨 감지부는 제어신호에 응답하여 A 노드로 풀업 구동하는 제1 풀업 구동부와; 상기 제1 신호에 응답하여 A 노드로 풀업 구동하는 제2 풀업 구동부와; 전원전압을 전압 분배하여 상기 감지신호를 A 노드로 출력하는 전압 분배부를 포함하여 구성되는 것이 바람직하다.
상기에서 제2 풀업 구동부는 상기 제1 신호에 응답하여 외부전압으로부터의 전류의 흐름을 차단하기 위해 풀업 구동하는 것을 특징으로 한다.
이때, 상기 제1 신호는 상기 레벨 검출부로부터 피드백되는 신호이고, 상기 제어신호는 DPD 모드일 때를 제외하고 항상 활성화되는 신호인 것이 바람직하다.
본 발명에서, 상기 전압 분배부는 전압 디바이더를 구성하는 로드 저항과; 다이오드 체인 형태로 이루어진 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명에서, 상기 레벨 검출부는 상기 제어신호에 응답하여 풀업 구동하는 제1 풀업 구동부와; 상기 감지신호에 응답하여 풀업 구동하는 제2 풀업 구동부와; 상기 감지신호에 응답하여 풀다운 구동하는 풀다운 구동부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 신호 생성부는 상기 레벨 검출부의 출력신호에 제어 받는 로직제어부와; 상기 레벨 검출부의 출력신호 천이에 따라 논리연산의 동작을 지연시키기 위한 반응 지연부를 포함하여 구성되는 것을 특징으로 한다.
본 발명에서, 상기 로직제어부는 상기 반응 지연부의 출력신호와 전원전압에 응답하여 부정 논리곱 연산하는 제1 논리부와; 상기 제1 논리부의 출력신호와 상기 제어신호에 응답하여 부정 논리곱 연산하는 제2 논리부와; 상기 제2 논리부의 출력신호에 응답하여 구동하는 버퍼부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 반응 지연부는 상기 레벨 검출부의 출력신호 천이에 따른 상기 제1 논리부의 부정 논리곱연산 동작을 지연시키는 것을 특징으로 한다.
본 발명에서, 상기 반응 지연부의 지연시간은 레벨 검출부의 출력신호가 논 리레벨 로우를 유지하는 시간보다 큰 것이 바람직하다.
본 발명에서, 상기 버퍼부는 상기 제2 논리부의 출력신호를 입력으로 하는 인버터 체인을 구비하는 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3a는 본 발명에 의한 실시예에 따른 파워업 초기화 회로의 구성을 나타낸 블럭도이고, 도 3b는 본 발명에 의한 실시예에 따른 파워업 초기화 회로에 입력되는 제1 신호가 DPD 모드일 때의 신호체계를 나타내는 도면이며, 도 4a는 본 발명에 의한 실시예에 따른 파워업 초기화 회로에 의해 생성되는 파워업 초기화신호의 파형도이고, 도 4b는 본 발명에 의한 실시예에 따른 파워업 초기화 회로에 의해 생성되는 예상 전류 파형도로서, 도 3a 및 도 4b를 참조하여 본 발명의 일실시예에 의한 파워업 초기화 회로를 설명하면 다음과 같다.
먼저, 도 3a에 도시된 바와 같이, 본 발명의 일실시예에 따른 파워업 초기화 회로는 제1 신호(DETD)에 응답하여 동작하며, 외부전압 레벨(VDD)에 따라 외부전압(VDD)을 전압분배하여 출력하는 레벨 감지부(210)와; 레벨 감지부(210)의 출력신호를 버퍼링하는 레벨 검출부(220)와; 레벨 검출부(220)의 출력신호(DET)를 소정 구간 지연시켜 제1 신호(DETD)를 생성하고, 레벨 검출부(220)의 출력신호(DET)를 버퍼링하여 파워업신호(PWRUP_VDD) 및 반전파워업신호(PWRUPB_VDD)를 생성하는 신호 생성부(230)를 포함하여 구성된다.
이때, 레벨 감지부(210)는 버퍼링된 제어신호(AAD)를 입력받아 턴온되는 PMOS 트랜지스터(P21)와, 제1 신호(DETD)를 입력받아 턴온되는 PMOS 트랜지스터(P22)와, PMOS 트랜지스터(P22)와 접지전압단(VSS) 사이에 제공되어 전압디바이더를 구성하는 저항(R2) 및 다이오드 체인 형태로 이루어진 다수의 NMOS 트랜지스터(N211, N212, N213)를 포함하는 전압 분배부(211)를 구비한다. 여기서, 버퍼링된 제어신호(AAD)는 DPD(Deep Power Down) 모드에서 하이레벨로 디스에이블되고, 액티브 모드 또는 스탠바이 모드에서 로우레벨로 인에이블되는 신호이고, 제1 신호(DETD)는 외부전압(VDD)이 기설정된 레벨만큼 상승하지 않은 경우에는 로우레벨로 설정된 신호이다.
이때, 버퍼링된 제어신호(AAD)는 도 3b에 도시된 바와 같이, 제어신호(AA)를 통해서 생성된다. 제어신호(AA)는 인버터를 통해 반전되어 반전제어신호(AAB)로 생성되고, 반전제어신호(AAB)는 인버터를 통해 반전되어 버퍼링된 제어신호(AAD)로 생성된다.
이때, 버퍼링된 제어신호(AAD)는 도 3b에 도시된 바와 같이, 제어신호(AA)를 통해서 생성된다. 제어신호(AA)는 인버터를 통해 반전되어 반전제어신호(AAB)로 생성되고, 반전제어신호(AAB)는 인버터를 통해 반전되어 버퍼링된 제어신호(AAD)로 생성된다.
또한, 레벨 검출부(220)는 버퍼링된 제어신호(AAD)를 입력받아 턴온되는 PMOS 트랜지스터(P23)와, 노드(A)의 출력신호를 입력받아 턴온되는 PMOS 트랜지스터(P24) 및 NMOS 트랜지스터(N22)를 구비한다.
한편, 신호 생성부(230)는 레벨 검출부(220)의 출력신호(DET)를 소정 구간 지연시켜 제1 신호(DETD)를 생성하여 출력하는 RC 딜레이(RC Delay)로 구성된 반응지연부(231)와, 레벨 검출부(220)의 출력신호(DET) 및 외부전압(VDD)을 입력받아 부정논리곱 연산하는 낸드게이트(ND21)와, 낸드게이트(ND21)의 출력신호 및 반전 제어신호(AAB)를 입력받아 부정논리곱 연산하는 낸드게이트(ND22)와, 낸드게이트(ND22)의 출력신호를 반전시켜 파워업신호(PWRUP_VDD)를 생성하는 인버터(IV21) 및 인버터(IV21)의 신호를 반전시켜 반전파워업신호(PWRUPB_VDD)를 생성하는 인버터(IV22)로 구성된다.
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이와 같이 구성된 실시예에 따른 파워업 초기화 회로의 동작을 도 3a 내지 도 4b를 참조하여 구체적으로 설명한다.
우선, 파워다운 모드가 아닌 상태에서 버퍼링된 제어신호(AAD)는 로우레벨이고, 파워업 구간에서 제1 신호(DETD)는 로우레벨이므로, PMOS 트랜지스터(P21, P22)가 턴온되어 노드(A)는 하이레벨로 풀업 구동되므로, 레벨 검출부(220)는 로우레벨의 출력신호(DET)를 출력한다. 이때, 반전제어신호(AAB)는 하이레벨이므로, 파워업신호(PWRUP_VDD)는 외부전압(VDD)의 레벨이 상승함에 따라 도 4a에 도시된 바와 같이 레벨이 상승한다.
한편, 외부전압(VDD)의 레벨이 기설정된 레벨이상이 되는 경우, 즉 외부전압(VDD)이 NMOS 트랜지스터(N211, N212, N213)의 문턱전압이상의 레벨로 상승하면 NMOS 트랜지스터(N211, N212, N213)가 턴온되어 노드(A)는 로우레벨로 풀다운 구동된다. 이에 따라, 레벨 검출부(220)의 출력신호(DET)는 하이레벨로 천이하여 파워업신호(PWRUP_VDD)를 로우레벨로 천이시킨다. 즉, 파워업 구간이 종료된다.
한편, 외부전압(VDD)의 레벨이 기설정된 레벨이상이 되는 경우, 즉 외부전압(VDD)이 NMOS 트랜지스터(N211, N212, N213)의 문턱전압이상의 레벨로 상승하면 NMOS 트랜지스터(N211, N212, N213)가 턴온되어 노드(A)는 로우레벨로 풀다운 구동된다. 이에 따라, 레벨 검출부(220)의 출력신호(DET)는 하이레벨로 천이하여 파워업신호(PWRUP_VDD)를 로우레벨로 천이시킨다. 즉, 파워업 구간이 종료된다.
삭제
삭제
이때, 반응 지연부(231)는 레벨 검출부(220)의 출력신호(DET)를 소정 구간 지연시켜 레벨 감지부(210)로 전달한다. 즉, 외부전압(VDD)이 기설정된 레벨 이상으로 상승하는 경우 하이레벨로 천이하는 레벨 검출부(220)의 출력신호(DET)가 레벨 감지부(210)로 피드백된다. 하이레벨의 레벨 검출부(220)의 출력신호(DET)는 PMOS 트랜지스터(P22)를 턴오프시켜 전압 분배부(211)에 공급되는 전원을 차단하므로, 파워업신호(PWRUP_VDD)가 로우레벨이 된 후, 즉 파워업 구간이 종료된 후 전압 분배부(211)에서 소모되는 누설 전류를 차단할 수 있다.
정리하면, 외부전압(VDD)이 기설정된 레벨 이상으로 상승하여 제1 신호(DETD)가 하이레벨이 되어 레벨 감지부(210)의 PMOS 트랜지스터(P22)로 피드백 되면, PMOS 트랜지스터(P22)는 턴오프되어 전압 분배부(211)에 공급되는 전원이 차단된다. 즉, 전압 분배부(211)에 공급되는 전원이 차단됨으로써, 도 4b에 도시된 바와 같이, 전류 소모를 절감할 수 있다.
정리하면, 외부전압(VDD)이 기설정된 레벨 이상으로 상승하여 제1 신호(DETD)가 하이레벨이 되어 레벨 감지부(210)의 PMOS 트랜지스터(P22)로 피드백 되면, PMOS 트랜지스터(P22)는 턴오프되어 전압 분배부(211)에 공급되는 전원이 차단된다. 즉, 전압 분배부(211)에 공급되는 전원이 차단됨으로써, 도 4b에 도시된 바와 같이, 전류 소모를 절감할 수 있다.
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이상 설명한 바와 같이, 본 발명에 따른 파워업 초기화 회로는 전원이 상승하는 구간 동안 전원이 일정 레벨이 되면 강제로 신호를 띄워 메모리 내 모든 노드들을 초기화시켜 플로팅 노드 등이 생기지 않도록 함으로써, 온도 및 스큐의 변화 등의 요인에 상관없이 스탠바이 전류를 감소시켜 메모리 장치로 하여금 정상적인 초기 동작을 수행할 수 있는 효과가 있다.
또한, 회로의 간단화, 레이아웃 면적의 최소화를 통해서 레벨 감지 후 다이오드 체인을 통해서 소비되는 스탠바이 전류를 줄일 수 있는 효과도 있다.
Claims (12)
- 제1 신호에 응답하여 동작하며, 외부전압 레벨에 따라 상기 외부전압을 전압 분배하여 출력하는 레벨 감지부와;상기 레벨 감지부의 출력신호를 버퍼링하는 레벨 검출부와;상기 레벨 검출부의 출력신호를 소정 구간 지연시켜 상기 제1 신호를 생성하고, 상기 레벨 검출부의 출력신호를 버퍼링하여 파워업 신호를 생성하는 신호 생성부를 포함하는 파워업 초기화 회로.
- 제 1 항에 있어서,상기 제1 신호는 상기 레벨 검출부로부터 피드백되는 신호인 것을 특징으로 하는 파워업 초기화 회로.
- 제 1 항에 있어서, 상기 레벨 감지부는제어신호를 버퍼링한 신호에 응답하여 턴온되는 제1 풀업소자와;상기 제1 신호에 응답하여 턴온되는 제2 풀업소자와;상기 외부전압을 전압 분배하는 전압 분배부를 포함하는 파워업 초기화 회로.
- 제 3 항에 있어서, 상기 제2 풀업소자는 상기 제1 신호가 인에이블되는 경우 턴오프되는 파워업 초기화 회로.
- 제 3 항에 있어서, 상기 제어신호는 딥파워다운 모드에서 디스에이블되는 파워업 초기화 회로.
- 제 3 항에 있어서,상기 전압 분배부는전압 디바이더를 구성하는 로드 저항과;다이오드 체인 형태로 이루어진 다수의 NMOS 트랜지스터로 구성되는 파워업 초기화 회로.
- 제 3 항에 있어서, 상기 레벨 검출부는상기 제어신호를 버퍼링한 신호에 응답하여 턴온되는 제1 풀업소자;상기 레벨 감지부의 출력신호에 응답하여 턴온되는 제2 풀업소자와;상기 레벨 감지부의 출력신호에 응답하여 턴온되는 풀다운 소자를 포함하는 파워업 초기화 회로.
- 제 3 항에 있어서, 상기 신호 생성부는상기 레벨 검출부의 출력신호를 입력받아 논리연산을 수행하여 상기 파워업신호를 생성하는 로직제어부와;상기 레벨 검출부의 출력신호를 소정구간 지연시켜 상기 제1 신호를 생성하는 반응 지연부를 포함하는 파워업 초기화 회로.
- 제 8 항에 있어서, 상기 로직제어부는상기 레벨 검출부의 출력신호 및 외부전압을 입력받아 부정 논리곱 연산을 수행하는 제1 논리부와;상기 제1 논리부의 출력신호 및 상기 제어신호의 반전신호에 응답하여 부정 논리곱 연산을 수행하는 제2 논리부와;상기 제2 논리부의 출력신호를 버퍼링하여 상기 파워업 신호를 생성하는 버퍼부를 포함하는 파워업 초기화 회로.
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KR19990060871A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 메모리 장치용 파워 리셋 회로 |
KR20000043877A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 플래쉬 메모리 장치의 파워 리셋 회로 |
KR20050120369A (ko) * | 2004-06-18 | 2005-12-22 | 삼성전자주식회사 | 반도체 메모리 장치의 파워 업 리셋 회로 |
-
2007
- 2007-06-29 KR KR1020070065858A patent/KR100865557B1/ko not_active IP Right Cessation
Patent Citations (3)
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