KR20070003046A - 자동 온도 보상 셀프 리프레쉬(ｔｃｓｒ) 회로 - Google Patents
자동 온도 보상 셀프 리프레쉬(ｔｃｓｒ) 회로 Download PDFInfo
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Abstract
본 발명은 제 1 기준전압을 발생하는 제 1 기준전압 발생부와; 상기 제 1 기준전압과 제 2 기준전압을 비교 증폭하는 비교부와; 상기 비교부의 출력 신호와 제어 신호를 입력받아 논리 연산하는 논리 회로부와; 상기 논리 회로부의 출력 신호가 제 1 전압레벨을 가질 때 온도에 따라 문턱전압값이 변하는 트랜지스터를 이용하여 상기 제 2 기준전압을 발생하는 제 2 기준전압 발생부와; 상기 논리 회로부의 출력 신호를 버퍼링하여 온도 보상 셀프 리프레쉬 신호를 발생하는 버퍼를 포함하여 구성되는 자동 온도 보상 셀프 리프레쉬(TCSR) 회로에 관한 것이다.
온도 보상 셀프 리프레쉬(TCSR), 문턱전압
Description
도 1은 종래 기술에 따른 온도 보상 셀프 리프레쉬(TCSR) 회로도이다.
도 2는 도 1의 동작시 A와 B 신호의 동작 파형도이다.
도 3은 본 발명에 의한 PMOS 트랜지스터의 포화 전류를 이용한 자동 온도 보상 셀프 리프레쉬(TCSR) 회로도이다.
도 4a 및 도 4b는 본 발명에서 사용된 기준전압 발생 회로도이다.
<도면의 주요 부호에 대한 설명>
120 : 비교부 130 : 논리 회로부
140 : 제 2 기준전압 발생부
본 발명은 자동 온도 보상 셀프 리프레쉬(Temperature Compensated Self Refresh: TCSR) 회로에 관한 것으로, 특히 온도가 높아짐에 따라 PMOS 트랜지스터 의 포화 전류(Saturation Current)도 증가하는 원리를 이용하여 온도에 따라 주기를 변화시킨 PMOS 트랜지스터의 포화 전류를 이용한 자동 온도 보상 셀프 리프레쉬 회로에 관한 것이다.
일반적으로, 셀프 리프레쉬(self-refresh)란 디램(DRAM) 등의 반도체 메모리 소자가 대기 상태에서 메모리 셀내에 저장된 데이터를 유지하기 위해 자체적으로 내부에서 일정주기 즉, 기본주기를 갖고 리프레쉬를 수행하는 것을 의미한다.
그런데, 셀프 리프레쉬 동작 시에 온도가 높아질 경우, 셀프 리프레쉬 주기를 결정하는 기본주기는 빨라져야 정상적인 동작을 하지만, 셀프 리프레쉬 주기를 결정하는 기본주기를 발생시키는 기본주기 발생부의 온도 특성은 그 반대로 동작하여 온도가 높아지면 오히려 느려지게 되어 결과적으로 정상적인 동작을 수행하지 못하게 된다.
즉, 온도가 높아지면 기본주기가 느려지고, 느려진 기본주기에 의해 제어되어 셀프 리프레쉬 주기도 느려지게 되어 정상 동작이 수행되지 않게 된다.
이를 위해, 종래에는 외부의 온도 감지기의 출력신호를 입력으로 온도변화에 따라 셀프 리프레쉬 주기를 조절하는 온도 보상 셀프 리프레쉬(TCSR) 회로를 사용하였다.
이하, 첨부된 도면을 참조하여 종래의 온도 보상 셀프 리프레쉬(TCSR) 회로에 대해 알아보고 그 문제점에 대해 설명하기로 한다.
도 1은 종래 기술에 따른 온도 보상 셀프 리프레쉬(TCSR) 회로도이다.
종래의 온도 보상 셀프 리프레쉬(TCSR) 회로는 도 1에 도시된 바와 같이, 제 1 기준전압(A)을 발생하는 제 1 기준전압 발생부(10)와, 상기 제 1 기준전압(A)과 제 2 기준전압(B)을 비교 증폭하는 비교부(20)와, 상기 비교부(20)의 출력 신호와 제 1 제어신호(TEMPON) 및 제 2 제어신호(TOSCRSTB)를 입력하여 논리 연산하는 논리 회로부(30)와, 상기 논리 회로부(30)의 출력 신호가 제 1 전압레벨('로우')을 가질 때 동작하여 온도에 따라 문턱전압(Vt)값이 변하는 NMOS 트랜지스터를 이용하여 상기 제 2 기준전압(B)을 발생하는 제 2 기준전압 발생부(40)와, 상기 논리 회로부(30)의 출력 신호를 반전시켜 온도 보상 셀프 리프레쉬(TCSR) 신호(TEMPOS)를 발생하는 인버터(G5)로 구성된다.
여기서, 상기 제 1 기준전압 발생부(10)는 전원전압(Vdd)단과 제 1 기준전압(A)을 출력하는 노드(Nd4) 사이에 다이오드 구조로 접속된 NMOS 트랜지스터(N4)와, 상기 노드(Nd4)와 접지전압(Vss)단 사이에 다이오드 구조로 접속된 NMOS 트랜지스터(N5)로 구성된다. 따라서, 상기 노드(Nd4)로 출력되는 제 1 기준전압(A)은 전원전압(Vdd)단과 접지전압(Vss)단 사이에 접속된 2개의 NMOS 트랜지스터(N4 및 N5)에 의해 분압되어 생성된다.
상기 비교부(20)는 커런트 미러 구조를 가지며 노드(Nd2)가 제 1 전압레벨('로우')을 가질 때 출력 노드(Nd1) 및 노드(Nd2)로 전원전압(Vdd)을 각각 공급하는 PMOS 트랜지스터(P1)(P2)와, 상기 제 1 기준전압(A)과 제 2 기준전압(B)의 크기에 의해 상기 노드(Nd1) 및 노드(Nd2)의 전압을 노드(Nd3)로 공급하는 NMOS 트랜지스터(N1)(N2)와, 상기 노드(Nd3)와 접지전압(Vss)단 사이의 전류 경로를 제어 신호 (VLR)에 의해 형성하는 NMOS 트랜지스터(N3)로 구성된다.
상기 비교부(20)는 상기 제 1 기준전압(A)이 제 2 기준전압(B)보다 클 때에는 상기 출력 노드(Nd1)로 '하이' 전압레벨을 갖는 신호를 출력하고, 상기 제 1 기준전압(A)이 제 2 기준전압(B)보다 작을 때에는 상기 출력 노드(Nd1)로 '로우' 전압레벨을 갖는 신호를 출력한다.
상기 논리 회로부(30)는 상기 비교부(20)의 출력 신호를 일정 시간동안 지연 반전시키는 딜레이단(G1 내지 G3)과, 상기 딜레이단(G1 내지 G3)의 출력 신호와 제 1 제어신호(TEMPON) 및 제 2 제어신호(TOSCRSTB)를 입력하여 논리 연산한 신호를 노드(Nd6)로 출력하는 NAND 게이트(G4)로 구성된다.
상기 논리 회로부(30)는 상기 딜레이단(G1 내지 G3)의 출력 신호와 제 1 제어신호(TEMPON) 및 제 2 제어신호(TOSCRSTB)가 모두 제 2 전압레벨('하이')을 가질 때 제 1 전압레벨('로우')을 갖는 신호를 상기 노드(Nd6)로 출력하고, 상기 딜레이단(G1 내지 G3)의 출력 신호와 제 1 제어신호(TEMPON) 및 제 2 제어신호(TOSCRSTB) 중 어느 하나가 제 1 전압레벨('로우')을 가지면 제 2 전압레벨('하이')을 갖는 신호를 상기 노드(Nd6)로 출력한다.
상기 제 2 기준전압 발생부(40)는 상기 노드(Nd6)가 제 1 전압레벨('로우')을 가질 때 상기 제 2 기준전압(B)을 출력하는 노드(Nd7)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P4)와, 상기 노드(Nd7)와 노드(Nd8) 사이에 다이오드 구조로 접속된 NMOS 트랜지스터(N6)와, 상기 노드(Nd8)와 노드(Nd9) 사이에 다이오드 구조로 접속된 NMOS 트랜지스터(N7)와, 상기 노드(Nd6)가 제 1 전압레벨('로우')을 가 질 때 상기 노드(Nd9)와 접지전압(Vss)단 사이에 전류 경로를 형성하는 NMOS 트랜지스터(N8)와, 상기 노드(Nd6)가 제 1 전압레벨('로우')을 가질 때 상기 노드(Nd8)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P3)로 구성된다.
상기 구성을 갖는 종래의 온도 보상 셀프 리프레쉬(TCSR) 회로는 상기 제 1 제어신호(TEMPON)가 들어오면 상기 노드(Nd7)가 '하이' 전압레벨(예를 들어, 1.5V)로 있다가 플로팅(floating)이 되면서 상기 NMOS 트랜지스터(N6 내지 N8)을 통해 접지전압(Vss)단으로 전류를 빠지게 한다. 이어서, 상기 노드(Nd7)의 제 2 기준전압(B)이 상기 제 1 기준전압(예를 들어, 0.75V)(A) 아래로 되었을 때 상기 온도 보상 셀프 리프레쉬(TCSR) 신호(TEMPOS)를 '하이' 펄스로 내보내게 된다.
상기 구성에서, 주변의 온도가 높아지면 2단의 구조를 갖는 상기 NMOS 트랜지스터(N6)(N7)의 문턱전압(Vt)이 낮아지고 이에 의해 상기 NMOS 트랜지스터(N6)(N7)를 통해 흐르는 전류가 커지면서 상기 노드(Nd7)로 출력되는 상기 제 2 기준전압(B)의 펄스를 빠르게 셋팅(setting)시킨다. 이로 인해, 종래의 온도 보상 셀프 리프레쉬(TCSR) 회로는 온도가 높을 수록 출력 신호인 상기 온도 보상 셀프 리프레쉬(TCSR) 신호(TEMPOS)의 주기를 빠르게 출력한다(도 2의 파형도 참조).
그러나, 이와 같이 구성된 종래의 온도 보상 셀프 리프레쉬(TCSR) 회로는 NMOS 트랜지스터의 서브 스레쉬홀드 영역(sub threshold region)에서 동작하는 관계로 실제 웨이퍼(wafer)와 시뮬레이션(simulation)값과의 차이가 크게 발생되는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 온도가 높아짐에 따라 PMOS 트랜지스터의 포화 전류(Saturation Current)도 증가하는 원리를 이용하여 온도에 따라 주기를 변화시킴으로써, 온도에 따른 변화를 크게 줄인 자동 온도 보상 셀프 리프레쉬 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제 1 기준전압을 발생하는 제 1 기준전압 발생부와; 상기 제 1 기준전압과 제 2 기준전압을 비교 증폭하는 비교부와; 상기 비교부의 출력 신호와 제어 신호를 입력받아 논리 연산하는 논리 회로부와; 상기 논리 회로부의 출력 신호가 제 1 전압레벨을 가질 때 온도에 따라 문턱전압값이 변하는 트랜지스터를 이용하여 상기 제 2 기준전압을 발생하는 제 2 기준전압 발생부와; 상기 논리 회로부의 출력 신호를 버퍼링하여 온도 보상 셀프 리프레쉬 신호를 발생하는 버퍼를 포함하여 구성되는 자동 온도 보상 셀프 리프레쉬(TCSR) 회로를 제공한다.
본 발명에서, 상기 제 2 기준전압 발생부는 상기 논리 회로부의 출력 신호가 제 1 전압레벨을 가질 때 상기 제 2 기준전압을 출력하는 제 1 노드로 전원전압을 공급하는 제 1 PMOS 트랜지스터와; 상기 제 1 노드와 제 2 노드 사이에 다이오드 구조로 접속된 제 2 PMOS 트랜지스터와; 상기 논리 회로부의 출력 신호가 제 1 전압레벨을 가질 때 상기 제 2 노드와 접지전압단 사이에 전류 경로를 형성하는 제 1 NMOS 트랜지스터와; 상기 논리 회로부의 출력 신호가 제 1 전압레벨을 가질 때 상기 제 2 노드로 전원전압을 공급하는 제 3 PMOS 트랜지스터를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 기준전압 발생부는 전원전압단과 상기 제 1 기준전압을 출력하는 제 3 노드 사이에 다이오드 구조로 접속된 제 2 NMOS 트랜지스터와; 상기 제 3 노드와 접지전압단 사이에 다이오드 구조로 접속된 제 3 NMOS 트랜지스터를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 기준전압 발생부는 제 4 노드가 제 1 전압레벨을 가질 때 상기 제 4 노드 및 제 5 노드로 전원전압을 각각 공급하는 커런트 미러 구조의 제 4 및 제 5 PMOS 트랜지스터와; 상기 제 5 노드가 제 2 전압레벨을 가질 때 상기 제 4 노드 및 제 5 노드의 전압을 제 6 노드 및 접지전압단으로 각각 공급하는 커런트 미러 구조의 제 4 및 제 5 NMOS 트랜지스터와; 상기 제 6 노드와 접지전압단 사이에 접속된 저항과; 상기 제 4 노드가 제 1 전압레벨을 가질 때 상기 제 1 기준전압을 출력하는 제 7 노드로 전원전압을 공급하는 제 6 PMOS 트랜지스터와; 상기 제 7 노드와 접지전압단 사이에 다이오드 구조로 접속된 제 6 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 비교부는 상기 제 1 기준전압과 상기 제 2 기준전압을 입력받아, 상기 제 1 기준전압이 상기 제 2 기준전압보다 크면 제 2 전압레벨을 갖는 신호를 출력하고, 상기 제 1 기준전압이 상기 제 2 기준전압보다 작으면 제 1 전압레벨을 갖는 신호를 출력하는 차동 증폭기를 포함하는 것이 바람직하다.
본 발명에서, 상기 비교부는 상기 제 1 기준전압과 상기 제 2 기준전압을 입력받아, 상기 제 1 기준전압이 상기 제 2 기준전압보다 크면 제 1 전압레벨을 갖는 신호를 출력하고, 상기 제 1 기준전압이 상기 제 2 기준전압보다 작으면 제 2 전압레벨을 갖는 신호를 출력하는 차동 증폭기를 포함하는 것이 바람직하다.
본 발명에서, 상기 논리 회로부는 상기 비교부의 출력 신호를 지연 및 반전하는 딜레이단과; 상기 딜레이단의 출력 신호와 상기 제어 신호를 입력하는 논리 연산하여 출력하는 NAND 게이트를 포함하는 것이 바람직하다.
본 발명에서, 상기 딜레이단은 복수개의 인버터 체인을 포함하는 것이 바람직하다.
본 발명에서, 상기 온도에 따라 문턱전압값이 변하는 트랜지스터는 PMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 퍼버는 상기 논리 회로부의 출력 신호를 반전시켜 출력하는 인버터를 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 PMOS 트랜지스터의 포화 전류를 이용한 자동 온도 보상 셀프 리프레쉬(TCSR) 회로도이다.
본 발명에 의한 PMOS 트랜지스터의 포화 전류를 이용한 자동 온도 보상 셀프 리프레쉬(TCSR) 회로는 도 3에 도시된 바와 같이, 제 1 기준전압(A)을 발생하는 제 1 기준전압 발생부(미도시: 도 4)와, 상기 제 1 기준전압(A)과 제 2 기준전압(B)을 비교 증폭하는 비교부(120)와, 상기 비교부(120)의 출력 신호(Nd1)와 제 1 제어신호(TEMPON) 및 제 2 제어신호(TOSCRSTB)를 입력하여 논리 연산하는 논리 회로부(130)와, 상기 논리 회로부(130)의 출력 신호(Nd6)가 제 1 전압레벨('로우')을 가질 때 온도에 따라 문턱전압값이 변하는 PMOS 트랜지스터(P5)를 이용하여 상기 제 2 기준전압(B)을 발생하는 제 2 기준전압 발생부(140)와, 상기 논리 회로부(130)의 출력 신호(Nd6)를 반전시켜 온도 보상 셀프 리프레쉬(TCSR) 신호를 발생하는 인버터(G5)를 포함한다.
여기서, 비교부(120)는 커런트 미러 구조를 가지며 노드(Nd2)가 제 1 전압레벨('로우')을 가질 때 출력 노드(Nd1) 및 노드(Nd2)로 전원전압(Vdd)을 각각 공급하는 PMOS 트랜지스터(P1)(P2)와, 상기 제 1 기준전압(A)과 제 2 기준전압(B)의 크기에 의해 상기 노드(Nd1) 및 노드(Nd2)의 전압을 노드(Nd3)로 공급하는 NMOS 트랜지스터(N1)(N2)와, 상기 노드(Nd3)와 접지전압(Vss)단 사이의 전류 경로를 제어 신호(VLR)에 의해 형성하는 NMOS 트랜지스터(N3)로 구성된다.
상기 비교부(20)는 상기 제 1 기준전압(A)이 제 2 기준전압(B)보다 클 때에는 상기 출력 노드(Nd1)로 '하이' 전압레벨을 갖는 신호를 출력하고, 상기 제 1 기준전압(A)이 제 2 기준전압(B)보다 작을 때에는 상기 출력 노드(Nd1)로 '로우' 전압레벨을 갖는 신호를 출력한다.
상기 논리 회로부(130)는 상기 비교부(120)의 출력 신호(Nd2)를 일정 시간동 안 지연 반전시키는 딜레이단(G1 내지 G3)과, 상기 딜레이단(G1 내지 G3)의 출력 신호와 제 1 제어신호(TEMPON) 및 제 2 제어신호(TOSCRSTB)를 입력하여 논리 연산한 신호를 노드(Nd6)로 출력하는 NAND 게이트(G4)로 구성된다.
상기 논리 회로부(130)는 상기 딜레이단(G1 내지 G3)의 출력 신호와 제 1 제어신호(TEMPON) 및 제 2 제어신호(TOSCRSTB)가 모두 제 2 전압레벨('하이')을 가질 때 제 1 전압레벨('로우')을 갖는 신호를 상기 노드(Nd6)로 출력하고, 상기 딜레이단(G1 내지 G3)의 출력 신호와 제 1 제어신호(TEMPON) 및 제 2 제어신호(TOSCRSTB) 중 어느 하나가 제 1 전압레벨('로우')을 가지면 제 2 전압레벨('하이')을 갖는 신호를 상기 노드(Nd6)로 출력한다.
상기 제 2 기준전압 발생부(140)는, 상기 논리 회로부(130)의 출력 신호(Nd6)가 제 1 전압레벨('로우')을 가질 때 상기 제 2 기준전압(B)을 출력하는 노드(Nd7)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P4)와, 상기 노드(Nd7)와 노드(Nd8) 사이에 다이오드 구조로 접속된 PMOS 트랜지스터(P5)와, 상기 논리 회로부(130)의 출력 신호(Nd6)가 제 1 전압레벨('로우')을 가질 때 상기 노드(Nd8)와 접지전압(Vss)단 사이에 전류 경로를 형성하는 NMOS 트랜지스터(N4)와, 상기 논리 회로부(130)의 출력 신호(Nd6)가 제 1 전압레벨('로우')을 가질 때 상기 노드(Nd8)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P3)를 포함한다.
현재 PMOS 트랜지스터의 특성(예를 들어, 1.8V 제품)은 온도가 높으면 포화 전류(saturation current)도 증가하고, 문턱전압(Vt)도 낮아져서 상기 노드(Nd7)를 통해 출력되는 상기 제 2 기준전압(B)의 전하(charge)가 빠지는 속도도 빠르게 된 다.
따라서, 주변의 온도가 높아지면 상기 PMOS 트랜지스터(P5)의 포화 전류가 증가함으로써 문턱전압(Vt)이 낮아지고 이에 의해 상기 PMOS 트랜지스터(P5)를 통해 흐르는 전류가 커지면서 상기 노드(Nd7)로 출력되는 상기 제 2 기준전압(B)의 펄스를 빠르게 셋팅(setting)시킨다. 이로 인해, 상기 자동 온도 보상 셀프 리프레쉬(TCSR) 회로는 온도가 높을 수록 출력 신호인 상기 온도 보상 셀프 리프레쉬(TCSR) 신호(TEMPOS)의 주기를 빠르게 출력한다.
상기 구성을 갖는 본 발명에 의한 자동 온도 보상 셀프 리프레쉬(TCSR) 회로는 상기 제 1 제어신호(TEMPON)가 들어오면 상기 노드(Nd7)가 '하이' 전압레벨(예를 들어, 1.5V)로 있다가 플로팅(floating)이 되면서 상기 PMOS 트랜지스터(P5)을 통해 접지전압(Vss)단으로 전류를 빠지게 한다. 이어서, 상기 노드(Nd7)의 제 2 기준전압(B)이 상기 제 1 기준전압(예를 들어, 0.75V)(A) 아래로 되었을 때 상기 온도 보상 셀프 리프레쉬(TCSR) 신호(TEMPOS)를 '하이' 펄스로 내보내게 된다.
도 4a 및 도 4b는 본 발명에서 사용된 제 1 기준전압 발생 회로도이다.
상기 제 1 기준전압 발생회로는 도 4a에 도시된 바와 같이, 전원전압(Vdd)단과 제 1 기준전압(A)을 출력하는 노드(Nd11) 사이에 다이오드 구조로 접속된 NMOS 트랜지스터(N11)와, 상기 노드(Nd11)와 접지전압(Vss)단 사이에 다이오드 구조로 접속된 NMOS 트랜지스터(N12)로 구성된다. 따라서, 상기 노드(Nd11)로 출력되는 제 1 기준전압(A)은 전원전압(Vdd)단과 접지전압(Vss)단 사이에 접속된 2개의 NMOS 트 랜지스터(N11 및 N12)에 의해 분압되어 생성된다.
또한, 상기 제 1 기준전압 발생회로는 도 4b에 도시된 바와 같이, 노드(Nd21)가 제 1 전압레벨('로우')을 가질 때 상기 노드(Nd21) 및 노드(Nd22)로 전원전압(Vdd)을 각각 공급하는 커런트 미러 구조의 PMOS 트랜지스터(P21)(P22)와, 상기 노드(Nd22)가 제 2 전압레벨('하이')을 가질 때 상기 노드(Nd21) 및 노드(Nd22)의 전압을 노드(Nd23) 및 접지전압(Vss)단으로 각각 공급하는 커런트 미러 구조의 NMOS 트랜지스터(N21)(N22)와, 상기 노드(Nd23) 및 접지전압(Vss)단 사이에 접속된 저항(R21)과, 상기 노드(Nd21)가 제 1 전압레벨('로우')을 가질 때 상기 제 1 기준전압(A)을 출력하는 노드(Nd24)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P23)와, 상기 노드(Nd24)와 접지전압(Vss)단 사이에 다이오드 구조로 접속된 NMOS 트랜지스터(N23)를 포함한다. 여기서, 상기 저항(R21)은 온도에 따라 저항값이 변하는 저항소자이다.
상기 제 1 기준전압 발생회로는 도 4b에 도시된 바와 같이, 위들러(widlar) 타입을 변형하여 사용함으로써, 제 1 기준전압(A)의 기울기를 온도에 대해 완만하게 조절할 수 있도록 하였다.
결론적으로, 기존에는 NMOS 트랜지스터의 기판 문턱 영역(sub threshold region)에서 동작하므로 실제 웨이퍼(wafer)와 시뮬레이션(simulation)값과의 차이가 크게 존재하였으나, 본 발명에서는 온도가 높아짐에 따라 PMOS 트랜지스터의 포화 전류도 증가하는 원리를 이용하여 온도에 따라 주기를 변화시킴으로써, 온도에 따른 변화를 크게 줄였다.
이상 설명한 바와 같이, 본 발명에 의한 자동 온도 보상 셀프 리프레쉬 회로에 의하면, 온도가 높아짐에 따라 PMOS 트랜지스터의 포화 전류(Saturation Current)도 증가하는 원리를 이용하여 온도에 따라 주기를 변화시킴으로써, 온도에 따른 변화를 크게 줄일 수 있는 효과가 있다.
Claims (10)
- 제 1 기준전압을 발생하는 제 1 기준전압 발생부와;상기 제 1 기준전압과 제 2 기준전압을 비교 증폭하는 비교부와;상기 비교부의 출력 신호와 제어 신호를 입력받아 논리 연산하는 논리 회로부와;상기 논리 회로부의 출력 신호가 제 1 전압레벨을 가질 때 온도에 따라 문턱전압값이 변하는 트랜지스터를 이용하여 상기 제 2 기준전압을 발생하는 제 2 기준전압 발생부와;상기 논리 회로부의 출력 신호를 버퍼링하여 온도 보상 셀프 리프레쉬 신호를 발생하는 버퍼를 포함하여 구성되는 자동 온도 보상 셀프 리프레쉬(TCSR) 회로.
- 제 1 항에 있어서,상기 제 2 기준전압 발생부는상기 논리 회로부의 출력 신호가 제 1 전압레벨을 가질 때 상기 제 2 기준전압을 출력하는 제 1 노드로 전원전압을 공급하는 제 1 PMOS 트랜지스터와;상기 제 1 노드와 제 2 노드 사이에 다이오드 구조로 접속된 제 2 PMOS 트랜지스터와;상기 논리 회로부의 출력 신호가 제 1 전압레벨을 가질 때 상기 제 2 노드와 접지전압단 사이에 전류 경로를 형성하는 제 1 NMOS 트랜지스터와;상기 논리 회로부의 출력 신호가 제 1 전압레벨을 가질 때 상기 제 2 노드로 전원전압을 공급하는 제 3 PMOS 트랜지스터를 포함하는 자동 온도 보상 셀프 리프레쉬 회로.
- 제 1 항에 있어서,상기 제 1 기준전압 발생부는전원전압단과 상기 제 1 기준전압을 출력하는 제 3 노드 사이에 다이오드 구조로 접속된 제 2 NMOS 트랜지스터와;상기 제 3 노드와 접지전압단 사이에 다이오드 구조로 접속된 제 3 NMOS 트랜지스터를 포함하는 자동 온도 보상 셀프 리프레쉬 회로.
- 제 1 항에 있어서,상기 제 1 기준전압 발생부는제 4 노드가 제 1 전압레벨을 가질 때 상기 제 4 노드 및 제 5 노드로 전원전압을 각각 공급하는 커런트 미러 구조의 제 4 및 제 5 PMOS 트랜지스터와;상기 제 5 노드가 제 2 전압레벨을 가질 때 상기 제 4 노드 및 제 5 노드의 전압을 제 6 노드 및 접지전압단으로 각각 공급하는 커런트 미러 구조의 제 4 및 제 5 NMOS 트랜지스터와;상기 제 6 노드와 접지전압단 사이에 접속된 저항과;상기 제 4 노드가 제 1 전압레벨을 가질 때 상기 제 1 기준전압을 출력하는 제 7 노드로 전원전압을 공급하는 제 6 PMOS 트랜지스터와;상기 제 7 노드와 접지전압단 사이에 다이오드 구조로 접속된 제 6 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 자동 온도 보상 셀프 리프레쉬 회로.
- 제 1 항에 있어서,상기 비교부는상기 제 1 기준전압과 상기 제 2 기준전압을 입력받아, 상기 제 1 기준전압이 상기 제 2 기준전압보다 크면 제 2 전압레벨을 갖는 신호를 출력하고, 상기 제 1 기준전압이 상기 제 2 기준전압보다 작으면 제 1 전압레벨을 갖는 신호를 출력하는 차동 증폭기를 포함하는 자동 온도 보상 셀프 리프레쉬 회로.
- 제 1 항에 있어서,상기 비교부는상기 제 1 기준전압과 상기 제 2 기준전압을 입력받아, 상기 제 1 기준전압이 상기 제 2 기준전압보다 크면 제 1 전압레벨을 갖는 신호를 출력하고, 상기 제 1 기준전압이 상기 제 2 기준전압보다 작으면 제 2 전압레벨을 갖는 신호를 출력하는 차동 증폭기를 포함하는 자동 온도 보상 셀프 리프레쉬 회로.
- 제 1 항에 있어서,상기 논리 회로부는상기 비교부의 출력 신호를 지연 및 반전하는 딜레이단과;상기 딜레이단의 출력 신호와 상기 제어 신호를 입력하는 논리 연산하여 출력하는 NAND 게이트를 포함하는 자동 온도 보상 셀프 리프레쉬 회로.
- 제 7 항에 있어서,상기 딜레이단은 복수개의 인버터 체인을 포함하는 자동 온도 보상 셀프 리프레쉬 회로.
- 제 1 항에 있어서,상기 온도에 따라 문턱전압값이 변하는 트랜지스터는 PMOS 트랜지스터인 자동 온도 보상 셀프 리프레쉬 회로.
- 제 1 항에 있어서,상기 퍼버는 상기 논리 회로부의 출력 신호를 반전시켜 출력하는 인버터를 포함하는 자동 온도 보상 셀프 리프레쉬 회로.
Priority Applications (1)
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|---|---|---|---|
| KR1020050058775A KR20070003046A (ko) | 2005-06-30 | 2005-06-30 | 자동 온도 보상 셀프 리프레쉬(ｔｃｓｒ) 회로 |
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| KR1020050058775A KR20070003046A (ko) | 2005-06-30 | 2005-06-30 | 자동 온도 보상 셀프 리프레쉬(ｔｃｓｒ) 회로 |
Publications (1)
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|---|---|
| KR20070003046A true KR20070003046A (ko) | 2007-01-05 |
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| KR (1) | KR20070003046A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898654B1 (ko) * | 2007-12-28 | 2009-05-22 | 주식회사 하이닉스반도체 | 온도 감지 장치 |
-
2005
- 2005-06-30 KR KR1020050058775A patent/KR20070003046A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898654B1 (ko) * | 2007-12-28 | 2009-05-22 | 주식회사 하이닉스반도체 | 온도 감지 장치 |
| US7905657B2 (en) | 2007-12-28 | 2011-03-15 | Hynix Semiconductor Inc. | Temperature sensor |
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