KR100631168B1 - 센스앰프 구동회로 및 이를 구비하는 반도체 메모리 소자 - Google Patents

센스앰프 구동회로 및 이를 구비하는 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 DRAM 반도체 메모리 소자 내에서 엑세스 하려는 메모리 셀이 연결된 비트라인의 전위차를 증폭하기 위한 비트라인 센스엠프의 구동회로를 포함하는 소자에 관한 것이다.
상기 본 발명의 센스앰프 구동회로는, 센스앰프 인에이블 신호의 인에이블 시점부터 소정 지연시간후 센스앰프 오버드라이빙 펄스를 인에이블 시키기 위한 인에이블 트리깅 지연기; 상기 센스앰프 인에이블 신호의 인에이블 시점부터 소정 지연시간후 상기 센스앰프 오버드라이빙 펄스를 디스에이블 시키기 위한 디스에이블 트리깅 지연기; 및 상기 인에이블 트리깅 지연기의 출력 신호 및 상기 디스에이블 트리깅 지연기의 출력 신호로부터 상기 센스앰프 오버드라이빙 펄스를 생성하기 위한 펄스 합성기를 포함하며, 공정상 편차에 의한 엔모스트랜지스터 문턱전압의 강하 및/또는 피모스트랜지스터 문턱전압의 상승이 발생하면, 상기 인에이블 트리깅 지연기에 의한 지연시간이 빨라지고, 상기 디스에이블 트리깅 지연기에 의한 지연시간이 길어지게 되는 것을 특징으로 한다.
비트라인 센스엠프, 공정상 편차, 오버드라이빙, 반도체 메모리 소자, DRAM

Description

센스앰프 구동회로 및 이를 구비하는 반도체 메모리 소자{SENSE AMPLIFIER DRIVING CIRCUIT SEMICONDUCTOR MEMORY DEVICE COMPRISING IT}
도 1은 센스앰프 오버드라이빙을 위한 신호들의 타이밍도.
도 2는 오버드라이빙을 적용할 수 있는 센스앰프의 회로도,
도 3은 종래 기술에 의한 오버드라이빙 신호 생성부의 회로도,
도 4는 종래 기술에 의한 오버드라이빙 수행시 각 신호들의 파형도,
도 5는 본 발명 제1 실시예에 의한 오버드라이빙 신호 생성부의 회로도,
도 6a는 본 발명에 사용되는 A타입 지연기의 회로도,
도 6b는 본 발명에 사용되는 B타입 지연기의 회로도,
도 7은 본 발명 제1 실시예에 의한 오버드라이빙 수행시 각 신호들의 파형도,
도 8은 본 발명 제2 실시예에 의한 오버드라이빙 신호 생성부의 회로도,
도 9은 본 발명 제2 실시예에 의한 오버드라이빙 수행시 각 신호들의 파형도,
도 10은 본 발명 제3 실시예에 의한 오버드라이빙 신호 생성부의 회로도,
도 11은 본 발명 제3 실시예에 사용되는 전류 경로 폭 조절기의 회로도,
도 12는 본 발명 제3 실시예에 의한 오버드라이빙 수행시 각 신호들의 파형도.
* 도면의 주요 부분에 대한 부호의 설명
22, 32 : A타입 지연기 24, 34 : B타입 지연기
26 : 라이징 에지 검출기 28 : 폴링 에지 검출기
29 : SR 래치 36, 46 : 앤드 게이트
본 발명은 센스앰프 구동회로를 포함하는 반도체 메모리 소자에 관한 것으로, 특히, DRAM 반도체 메모리 소자 내에서 엑세스 하려는 메모리 셀이 연결된 비트라인의 전위차를 증폭하기 위한 비트라인 센스엠프의 구동회로를 포함하는 소자에 관한 것이다.
DRAM 반도체 메모리 소자는 리드한 메모리 셀의 축적전하에 의해 비트라인에 발생한 미세한 전위차를 증폭하기 위한 센스앰프 소자로서 비트라인 센스앰프를 구비하고 있으며, 상기 비트라인 센스앰프의 구동전원으로는 외부 전원으로 DRAM 소자 내부에서 생성한 내부 전원을 사용함이 일반적이다.
근래에 실시되는 DRAM 중 어떤 종류는 비트라인 센스앰프의 증폭특성을 개선하기 위해, 비트라인 센스앰프가 동작하는 초기 일정한 시간 동안(오버드라이빙 구 간)에는 외부 전원을 이용하여 빠르게 비트라인을 증폭시키며, 그 후에는 내부 전원으로 비트라인 센스앰프의 구동전원을 공급한다. 또한, 낮은 문턱전압(Vth)을 가지는 LVT 모스트랜지스터를 사용하여 센스앰프단을 구현함으로써 증폭특성의 개선을 도모한다.
상기와 같은 센스앰프 구동 회로 방식을 오버드라이빙 방식이라고 하며, 상기 오버 드라이빙 구간을 부여하기 위해, 워드라인이 인에이블된 후(즉, 비트라인에 리드할 메모리 셀이 연결된 후), 소정 시간후에 비트라인 센스앰프를 동작시키기 위해 발생하는 센스앰프 제어신호(SAENB)를 기준으로 SAP1 신호 및 SAP2신호를 생성한다. 상기 SAP1 신호는 SAENB신호의 인에이블 시점부터 비교적 짧은 기간 동안 인에이블되며, 상기 SAP2신호는 상기 SAP1신호의 디스에이블 시점부터 인에이블되어 인에이블 구간을 상기 SAENB신호의 인에이블 구간동안 유지한다. 이때, 상기 SAP1신호의 인에이블은 센스앰프의 구동전원으로 외부 전원을 공급하게 되고, SAP2신호의 인에이블은 센스앰프의 구동전원으로 내부 전원을 공급하게 된다.
한편, 비트라인 센스앰프의 구동시 증폭특성은 엔모스트랜지스터 보다는 백바이어스가 크게 걸리는 피모스트랜지스터의 특성에 큰 영향을 받으므로, 상기 피모스트랜지스터의 최적화가 필요하다. 그런데, 상기 피모스트랜지스터는 저문턱전압(LVT) 소자이며, LVT 피모스트랜지스터의 문턱전압(Vt) 절대값은 다음 식 1과 같이 일반 피모스트랜지스터의 문턱전압 절대값에 비례하고, 일반 엔모스트랜지스터의 문턱전압 절대값에 반비례한다. 이하에서는 상기 문턱전압의 절대값을 간단히 문턱전압이라 약칭하기로 한다.
|LVT PMOS의 Vt| = 1.5×|일반 PMOS의 Vt| - 1.5×|일반 NMOS의 Vt|
상기와 같은 특성은 반도체 소자의 제조 공정상 엔모스트랜지스터를 형성하기 위한 임플랜트(implant) 공정시에 저문턱전압 피모스트랜지스터 영역에 가해지는 카운터 도핑(counter doping)때문에 발생한다.
이와 같은 관계에서, 공정상 편차에 의해 일반 엔모스트랜지스터의 문턱전압이 작아지고, 일반 피모스트랜지스터의 문턱전압이 커지게 되면, 비트라인 센스앰프를 구성하는 LVT 피모스트랜지스터의 문턱전압이 크게 증가하여 전류 구동능력(=센스앰프의 증폭능력)이 떨어져, 보다 긴 오버드라이빙 구간이 필요하게 된다.
그런데, 종래기술에 의한 비트라인 센스앰프 구동회로의 경우에는 상기와 같이 긴 오버드라이빙 구간이 필요하게 만드는 공정상 편차가 발생하면, tRCD 측면에서 저품질의 제품으로 출시하거나, 폐기 처리할 수 밖에 없었다.
그렇다고 해서, 센스앰프의 오버드라이빙 구간을 필요이상으로 길게하면, 내부 전원 전압보다 높아진 센스앰프의 구동전원 노드 전압이 내부전원 공급 트랜지스터를 통해 내부 전원 전압을 상승시키는 부작용을 초래하게 된다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 제조 공정상 편차가 발생하더라도 생산 제품의 품질 변화를 방지할 수 있는 비트라인 센스앰프 구동회로 및 반도체 메모리 소자를 제공함을 그 목적으로 한다.
특히, 본 발명은 전반적인 모스트랜지스터 소자들의 특성 변동에 무관하게 센스앰프의 일정한 증폭 능력을 유지할 수 있는 비트라인 센스앰프 구동회로 및 반도체 메모리 소자를 제공함을 심화된 목적으로 한다.
또한, 본 발명은 비트라인 센스앰프의 증폭 능력에 따라 오버 드라이빙 구간을 조절할 수 있는 비트라인 센스앰프 구동회로 및 반도체 메모리 소자를 제공함을 다른 목적으로 한다.
상기 목적을 위한 본 발명의 주된 사상은 비트라인 센스앰프를 구성하는 모스트랜지스터의 특성 변화에 따른 센스앰프 증폭 능력 변화를 오버드라이빙 구간의 변화로 상쇄시키는 것이다. 보다 구체적으로는 센스앰프의 증폭능력에 영향이 큰 저문턱전압 피모스트랜지스터의 문턱전압이 크기 변화를 야기시키는 제조 공정상 편차가, 오버 드라이빙 구간의 길이를 결정하는 지연기를 구성하는 모스트랜지스터에 영향을 주도록 구현하는 것이다.
즉, 센스앰프 오버드라이빙 펄스의 인에이블 구간을 유지하기 위한 지연기를 포함하는 센스앰프 구동회로에 있어서, 일반 엔모스트랜지스터의 문턱전압이 낮아지고, 일반 피모스트랜지스터의 문턱전압이 높아지면(NMOS fast, PMOS slow), 상기 지연기의 지연시간이 길어지게 하는 것을 본 발명의 주된 사상으로 한다.
본 발명의 사상을 실현하기 위한 제1 발명의 센스앰프 구동회로는, 센스앰프 인에이블 신호의 인에이블 시점부터 소정 지연시간후 센스앰프 오버드라이빙 펄 스를 인에이블 시키기 위한 인에이블 트리깅 지연기; 상기 센스앰프 인에이블 신호의 인에이블 시점부터 소정 지연시간후 상기 센스앰프 오버드라이빙 펄스를 디스에이블 시키기 위한 디스에이블 트리깅 지연기; 및 상기 인에이블 트리깅 지연기의 출력 신호 및 상기 디스에이블 트리깅 지연기의 출력 신호로부터 상기 센스앰프 오버드라이빙 펄스를 생성하기 위한 펄스 합성기를 포함하며, 공정상 편차에 의한 엔모스트랜지스터 문턱전압의 강하 및/또는 피모스트랜지스터 문턱전압의 상승이 발생하면, 상기 인에이블 트리깅 지연기에 의한 지연시간이 빨라지고, 상기 디스에이블 트리깅 지연기에 의한 지연시간이 길어지게 되는 것을 특징으로 한다.
본 발명의 사상을 실현하기 위한 제2 발명의 센스앰프 구동회로는, 센스앰프 인에이블 신호 또는 그 반전 신호를 소정 시간 지연시키기 위한 펄스 폭 지연기; 및 상기 센스엠프 인에이블 신호 및 상기 폭 지연기의 출력신호로부터 센스앰프 오버드라이빙 펄스를 생성하기 위한 펄스 생성기를 포함하며, 공정상 편차에 의한 엔모스트랜지스터 문턱전압의 강하 및/또는 피모스트랜지스터 문턱전압의 상승이 발생하면, 상기 펄스 폭 지연기에 의한 지연시간이 길어지게 되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원 칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
예컨데, 본 발명의 하기 설명에서는 로우 인에이블 상태인 센스앰프 인에이블 신호를 사용하여, 하이 인에이블 상태의 오버드라이빙 펄스를 생성하는 구조에 대하여 본 발명의 사상을 적용하고 있지만, 스위칭 모스트랜지스터의 타입 등에 따라 센스엠블 인에이블 신호 및/또는 오버드라이빙 펄스의 인에이블 상태가 로우인 경우에도 본 발명의 사상이 동등하게 적용될 수 있음은 자명하다.
(실시예 1)
도 5에 도시한 바와 같은 본 실시예의 센스앰프 구동회로는, 센스앰프 인에이블 신호(SAENB)의 반전 신호를 지연시키기 위한 A타입 지연기(22); 상기 센스앰프 인에이블 신호(SAENB)를 지연시키기 위한 B타입 지연기(24); 상기 A타입 지연기(22)의 출력 신호(SAEND1)의 라이징 에지 시점에 인에이블되는 라이징 펄스(APULSE)를 발생시키기 위한 라이징 에지 검출기(26); 상기 B타입 지연기(24)의 출력 신호(SAEND2)의 폴링 에지 시점에 인에이블되는 폴링 펄스(BPULSE)를 발생시키기 위한 폴링 에지 검출기(28); 및 상기 라이징 펄스(APULSE)의 발생에 의해 인에이블되고, 상기 폴링 펄스(BPULSE)의 발생에 의해 디스에이블되는 센스앰프 오버 드라이빙 펄스(SAP1)를 생성하기 위한 비동기식 SR 래치(29)를 포함한다.
여기서, 공정상 편차에 의해 일반 엔모스트랜지스터 문턱전압이 작아지면 A타입 지연기(22)의 지연시간이 짧아지고, 공정상 편차에 의해 일반 피모스트랜지스터 문턱전압이 커지면 B타입 지연기(24)의 지연시간이 길어지게 된다. 또한, 발명의 목적에 따른 동작을 위해서는 상기 A타입 지연기(22)의 지연시간이 상기 B타입 지연기(24)의 지연시간보다 짧아야 한다.
A타입 지연기(22) 및 라이징 에지 검출기(26)가 상기 제1 발명의 인에이블 트리깅 지연기를 구성하며, B타입 지연기(24) 및 폴링 에지 검출기(28)가 상기 제1 발명의 디스에이블 트리깅 지연기를 구성하며, 비동기식 SR 래치(29)가 상기 제1 발명의 펄스 합성기로서 동작한다.
본 실시예의 라이징 펄스(APULSE) 및 폴링 펄스(BPULSE)는 로우 인에이블 신호이므로 비동기식 SR 래치(29)를 낸드 게이트 2개로 구현하였다. 라이징 펄스(APULSE) 및 폴링 펄스(BPULSE)가 하이 인에이블 신호라면 비동기식 SR 래치가 노아 게이트로 구현될 것이다.
도 6a에 도시한 바와 같은 A타입 지연기(22)는, 엔모스트랜지스터/피모스트랜지스터 쌍으로 이루어진 인버터를 입력단과 출력단 사이에 짝수개 구비하는 형태를 가진다. 여기서 입력단이 하이 상태가 되었을 때 턴온되는 엔모스트랜지스터(MNA1, MNA3)를 게이트의 폭이 넓은 광게이트 엔모스트랜지스터로 제작한다. 공정상 편차에 따른 광게이트 모스트랜지스터의 문턱전압 증감의 정도는 광게이트 모스트랜지스터도 일반 모스트랜지스터 경우와 거의 동일한 특성을 가진다. 이에 따라, 공정상 편차에 의해 엔모스트랜지스터의 문턱전압이 낮아지면, 상기 광게이트 엔모스트랜지스터(MNA1, MNA3)의 스위칭 속도가 빨라지고, 이는 입력단 신호가 폴링 에지시에 A타입 지연기(22)에 의한 지연시간의 단축을 야기시킨다. 따라서, 공정상 편차에 의해 일반 엔모스트랜지스터의 문턱전압이 낮아지면, 센스앰프 인에이블 신호(SAENB)의 로우 인에이블 시점과 A타입 지연기(22)의 출력신호의 하이 인에이블 시점의 시간 간격이 짧아지게 된다. 물론 공정상 편차에 의해 일반 엔/피모스트랜지스터의 스위칭 속도도 영향을 받지만, 광게이트 엔모스트랜지스터의 속도 변화가 더욱 현격하므로, A타입 지연기(22)의 전체 동작 속도를 좌우하게 된다.
도 6b에 도시한 바와 같은 B타입 지연기(24)는, 엔모스트랜지스터/피모스트랜지스터 쌍으로 이루어진 인버터를 입력단과 출력단 사이에 짝수개 구비하는 형태를 가진다. 여기서 입력단이 로우 상태가 되었을 때 턴온되는 피모스트랜지스터(MPB1, MPB3)를 게이트의 폭이 넓은 광게이트 피모스트랜지스터로 제작한다. 이에 따라, 공정상 편차에 의해 일반 피모스트랜지스터의 문턱전압이 높아지면, 상기 광게이트 피모스트랜지스터(MPB1, MPB3)의 스위칭 속도가 느려지고, 이는 입력단 신호가 폴링 에지시에 B타입 지연기(24)에 의한 지연시간의 증가를 야기시킨다. 따라서, 공정상 편차에 의해 일반 피모스트랜지스터의 문턱전압이 높아지면, 센스앰프 인에이블 신호(SAENB)의 로우 인에이블 시점과 B타입 지연기(24)의 출력신호(SAEND2)의 로우 인에이블 시점의 시간 간격이 짧아지게 된다. 물론 공정상 편차에 의해 일반 엔/피모스트랜지스터의 스위칭 속도도 영향을 받지만, 광게이트 피모스트랜지스터의 속도 변화가 더욱 현격하므로, B타입 지연기(24)의 전체 동작 속도를 좌우하게 된다.
상기 라이징 에지 검출기(26) 및 폴링 에지 검출기(28)는 검출시점에 로우 인에이블 펄스를 발생시키도록 구현할 수 있으며, 공정상 편차에 의해 반응시간의 변화가 비교적 작도록 구현할 수 있다.
상기 A타입 지연기(22) 및 B타입 지연기(24)의 지연시간 변동 및 그 효과는 도 7의 타이밍도을 보면 더욱 확실하다. 센스앰프 인에이블 신호(SAENB)는 센스앰프가 증폭동작을 수행하는 동안 로우 인에이블 상태를 가지는 신호이다. 하이 상태였던 센스앰프 인에이블 신호(SAENB)가 로우 상태로 천이되면, A타입 지연기(22)는 하이 상태로 천이되는 신호를 입력받으며 직렬 연결된 인버터들에 의해 소정의 지연시간후 출력 신호(SEAND1)를 하이로 천이시킨다. 이는 라이징 에지 검출기(26)에 의한 라이징 펄스(APULSE)의 발생을 야기시키게 된다.
반면, B타입 지연기(24)는 로우 상태로 천이되는 상기 센스앰프 인에이블 신호(SAENB)를 입력받으며 직렬 연결된 인버터들에 의해 소정 지연시간후 출력 신호(SEAND2)를 로우로 천이시킨다. 이는 폴링 에지 검출기(28)에 의한 폴링 펄스(BPULSE)의 발생을 야기시키게 된다.
결국, 비동기식 SR 래치(29)에 의해 상기 라이징 펄스(APULSE)의 발생시점부터 폴링 펄스(BPULSE)의 발생시점까지 하이 인에이블 상태를 유지하는 센스앰프 오버드라이빙 펄스(SAP1)가 발생된다.
그런데, 반도체 소자의 제조 공정상 편차로 인하여 일반 엔모스트랜지스터의 문턱전압이 작아지거나, 일반 피모스트랜지스터의 문턱전압이 커지게 된 상황이 발 생하는 경우에, 도 2의 센스앰프를 구성하는 LVT 피모스트랜지스터(MP1, MP2) 문턱전압의 증대로 인하여 센스앰프의 증폭능력이 저하된다.
그러나, 본 실시예에 따른 센스앰프 구동회로는 상기와 같은 상황하에서는, 도 7에 도시한 바와 같이, 상기 라이징 펄스(APULSE)의 발생시점은 앞당겨지고 폴링 펄스(BPULSE)의 발생시점은 늦춰져서, 센스앰프 오버드라이빙 펄스(SAP1)의 인에이블 폭이 넓어지게 된다. 이는 센스앰프를 보다 높은 전압인 외부 전압으로 구동시키는 오버드라이빙이 충분이 이루어져, 센스앰프의 증폭능력 저하에 따른 효과를 상쇄시키게 된다.
(실시예 2)
도 8에 도시한 바와 같은 본 실시예의 센스앰프 구동회로는, 센스앰프 인에이블 신호(SAENB)의 반전 신호를 지연시키기 위한 A타입 지연기(32); 상기 센스앰프 인에이블 신호(SAENB)를 지연시키기 위한 B타입 지연기(34); 및 상기 A타입 지연기(32)의 출력 신호(SAEND1) 및 상기 B타입 지연기(34)의 출력 신호(SAEND2)를 입력받아 센스앰프 오버드라이빙 펄스(SAP1)를 생성하기 위한 앤드 게이트(36)를 포함한다.
여기서, 공정상 편차에 의해 엔모스트랜지스터 문턱전압이 작아지면 A타입 지연기(32)의 지연시간이 짧아지고, 공정상 편차에 의해 피모스트랜지스터 문턱전압이 커지면 B타입 지연기(34)의 지연시간이 길어지게 된다. 발명의 목적에 따른 동작을 위해서는 상기 A타입 지연기(32)의 지연시간이 상기 B타입 지연기(34)의 지 연시간보다 짧아야 한다.
A타입 지연기(32)가 상기 제1 발명의 인에이블 트리깅 지연기를 구성하며, B타입 지연기(34)가 상기 제1 발명의 디스에이블 트리깅 지연기를 구성하며, 앤드 게이트(36)가 상기 제1 발명의 펄스 합성기로서 동작한다.
상기 A타입 지연기(32) 및 상기 B타입 지연기(34)는 상기 제1 실시예의 경우와 동일하므로 설명을 생략한다.
상기 A타입 지연기(32) 및 B타입 지연기(34)의 지연시간 변동 및 그 효과는 도 9의 타이밍도를 보면 더욱 확실하다. 센스앰프 인에이블 신호(SAENB)는 센스앰프가 증폭동작을 수행하는 동안 로우 인에이블 상태를 가지는 신호이다. 하이 상태였던 센스앰프 인에이블 신호(SAENB)가 로우 상태로 천이되면, A타입 지연기(32)는 하이 상태로 천이되는 신호(SAEN)를 입력받으며 직렬 연결된 인버터들에 의해 소정의 지연시간후 출력 신호(SEAND1)를 하이로 천이시킨다.
반면, B타입 지연기(34)는 로우 상태로 천이되는 센스앰프 인에이블 신호(SAENB)를 입력받으며 직렬 연결된 인버터들에 의해 소정 지연시간후 출력 신호(SEAND2)를 로우로 천이시킨다.
결국, 앤드 게이트(36)에 의해 상기 A타입 지연기 출력 신호(SAEND1)의 라이징 시점부터 상기 B타입 지연기 출력 신호(SAEND2)의 폴링 시점까지 하이 인에이블 상태를 유지하는 센스앰프 오버드라이빙 펄스(SAP1)가 발생된다.
그런데, 반도체 소자의 제조 공정상 편차로 인하여 일반 엔모스트랜지스터의 문턱전압이 작아지거나, 일반 피모스트랜지스터의 문턱전압이 커지게 된 상황이 발 생하는 경우에, 도 2의 센스앰프를 구성하는 LVT 피모스트랜지스터(MP1, MP2) 문턱전압의 증대로 인하여 센스앰프의 증폭능력이 저하된다.
그러나, 본 실시예에 따른 센스앰프 구동회로는 상기와 같은 상황하에서는, 도 9에 도시한 바와 같이, 상기 A타입 지연기 출력 신호(SAEND1)의 라이징 시점은 앞당겨지고 상기 B타입 지연기 출력 신호(SAEND2)의 폴링 시점은 늦춰져서, 센스앰프 오버드라이빙 펄스(SAP1)의 인에이블 폭이 넓어지게 된다. 이는 센스앰프를 보다 높은 전압인 외부 전압으로 구동시키는 오버드라이빙이 충분이 이루어져, 센스앰프의 증폭능력 저하에 따른 효과를 상쇄시키게 된다.
(실시예 3)
도 10에 도시한 바와 같은 본 실시예의 센스앰프 구동회로는, 센스앰프 인에이블 신호(SAENB)의 반전 신호를 지연시키기 위한 디스에이블 지연기(44); 및 상기 디스에이블 지연기(44)의 출력 신호(SAEND) 및 상기 센스앰프 인에이블 신호(SAENB)를 입력받아 센스앰프 오버드라이빙 펄스(SAP1)를 생성하기 위한 앤드 게이트(46)를 포함한다.
여기서, 공정상 편차에 의해 엔모스트랜지스터 문턱전압의 감소 및/또는 공정상 편차에 의해 피모스트랜지스터 문턱전압의 증가가 발생하면, 상기 디스에이블 지연기의 지연시간이 길어지게 된다. 또한, 디스에이블 지연기가 상기 제2 발명의 펄스 폭 지연기를 구성하며, 앤드 게이트가 상기 제2 발명의 펄스 생성기로서 동작한다.
디스에이블 지연기로 가장 단순하게는 상기 제1/제2 실시예의 B타입 지연기를 그대로 사용할 수 있다(제1 방법). 이 경우 일반 피모스트랜지스터의 문턱전압 증가을 일으키는 공정상 편차에 의한 효과를 상쇄시킬 수 있지만, 일반 엔모스트랜지스터의 문턱전압 감소를 일으키는 공정상 편차에 의한 효과를 상쇄시킬 수 없는 단점이 있다.
디스에이블 지연기를 구성하는 다른 방법으로는 상기 B타입 지연기를 구성하고, 일반 엔모스트랜지스터의 문턱전압이 낮아지면 상기 B타입 지연기의 구동 전류 경로의 유동 폭이 좁아지도록 구현하는 방법이 있다(제2 방법). 상기 구현을 위한 전류 경로 폭 조절기의 일실시예가 도 11에 도시되어 있다. 도시된 전류 경로 폭 조절기를 구성하는 다이오드 소자는 다이오드 연결된(diode-connected) 광게이트 엔모스트랜지스터로 구현하여, 상기 엔모스트랜지스터의 문턱전압이 낮아지면 상기 B타입 지연기의 구동전류량이 줄어들어 지연시간을 늘리게 된다.
제2 방법에 대한 오버드라이빙 과정은 도 10에 도시한 상기 제2 실시예의 경우와 동일하므로, 이하에서는 제1 방법에 대한 오버드라이빙 과정을 설명하기로 한다. 본 실시예의 센스앰프 구동회로는 공정상 편차에 따라 센스앰프 오버드라이빙 펄스(SAP1)의 인에이블 종료 시점만을 조절하는 것이 상기 제1 또는 제2 실시예와 구별되며, 오버드라이빙 펄스(SAP1)의 펄스 폭 조절 과정은 도 12에 도시한 바와 같다.
도시한 바와 같이 하이 상태였던 센스앰프 구동신호가 로우 상태로 천이되면, 디스에이블 지연기는 로우 상태로 천이되는 신호를 입력받으며 직렬 연결된 인 버터들에 의해 소정의 지연시간후 출력 신호(SEAND)를 로우로 천이시킨다.
결국, 앤드 게이트에 의해 반전된 센스앰프 구동신호의 라이징 시점부터 상기 디스에이블 지연기 출력 신호의 폴링 시점까지 하이 인에이블 상태를 유지하는 센스앰프 오버드라이빙 펄스(SAP1)가 발생된다.
그런데, 반도체 소자의 제조 공정상 편차로 인하여 일반 엔모스트랜지스터의 문턱전압이 작아지고, 일반 피모스트랜지스터의 문턱전압이 커지게 된 상황이 발생하는 경우에, 도 2의 센스앰프를 구성하는 LVT 피모스트랜지스터 문턱전압의 증대로 인하여 센스앰프의 증폭능력이 저하된다.
그러나, 본 실시예에 따른 센스앰프 구동회로는 상기와 같은 상황하에서는, 도 7에 도시한 바와 같이, 센스앰프 오버드라이빙 펄스(SAP1)의 폴링시점을 늦춰져서, 센스앰프 오버드라이빙 펄스(SAP1)의 인에이블 폭이 넓어지게 된다. 이는 센스앰프를 보다 높은 전압인 외부 전압으로 구동시키는 오버드라이빙이 충분이 이루어져, 센스앰프의 증폭능력 저하에 따른 효과를 상쇄시키게 된다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따른 비트라인 센스앰프를 구비한 반도체 메모리 소자를 실시함에 의해, 제조 공정상 편차가 발생하더라도 생산 제품의 품질 변화를 방지할 수 있는 효과가 있다.
즉, 본 발명에 따른 반도체 메모리 소자는, 제조 공정상 편차 등에 따라 전반적인 모스트랜지스터 소자들의 특성 변동에 무관하게 센스앰프의 일정한 증폭 능력을 유지할 수 있도록 하며, 비트라인 센스앰프의 증폭 능력에 따라 오버 드라이빙 구간을 조절할 수 있도록 하는 효과가 있다.

Claims (17)

  1. 센스앰프 인에이블 신호의 인에이블 시점부터 제1 지연시간후 센스앰프 오버드라이빙 펄스를 인에이블 시키기 위한 인에이블 트리깅 지연기;
    상기 센스앰프 인에이블 신호의 인에이블 시점부터 제2 지연시간 - 상기 제1 지연시간보다 긴 시간임 - 후 상기 센스앰프 오버드라이빙 펄스를 디스에이블 시키기 위한 디스에이블 트리깅 지연기; 및
    상기 인에이블 트리깅 지연기의 출력 신호 및 상기 디스에이블 트리깅 지연기의 출력 신호로부터 상기 센스앰프 오버드라이빙 펄스를 생성하기 위한 펄스 합성기를 포함하며,
    공정상 편차에 의한 엔모스트랜지스터 문턱전압의 강하 및/또는 피모스트랜지스터 문턱전압의 상승이 발생하면, 상기 인에이블 트리깅 지연기에 의한 지연시간이 빨라지고, 상기 디스에이블 트리깅 지연기에 의한 지연시간이 길어지게 되는 것을 특징으로 하는 센스앰프 구동회로.
  2. 제1항에 있어서, 상기 인에이블 트리깅 지연기는,
    상기 센스앰프 인에이블 신호의 반전 신호를 지연시키기 위한 A타입 지연기; 및
    상기 A타입 지연기의 출력 신호의 라이징 에지 시점에 인에이블되는 라이징 펄스를 발생시키기 위한 라이징 에지 검출기
    를 포함하는 센스앰프 구동회로.
  3. 제2항에 있어서, 상기 디스에이블 트리깅 지연기는,
    상기 센스앰프 인에이블 신호를 지연시키기 위한 B타입 지연기; 및
    상기 B타입 지연기의 출력 신호의 폴링 에지 시점에 인에이블되는 폴링 펄스를 발생시키기 위한 폴링 에지 검출기
    를 포함하는 센스앰프 구동회로.
  4. 제3항에 있어서, 상기 펄스 합성기는,
    상기 라이징 펄스의 발생에 의해 인에이블되고, 상기 폴링 펄스의 발생에 의해 디스에이블되는 센스앰프 오버드라이빙 펄스를 생성하기 위한 비동기식 SR 래치인 센스앰프 구동회로.
  5. 제1항에 있어서, 상기 인에이블 트리깅 지연기는,
    센스앰프 인에이블 신호의 반전 신호를 지연시키기 위한 A타입 지연기인 센스앰프 구동회로.
  6. 제5항에 있어서, 상기 디스에이블 트리깅 지연기는,
    상기 센스앰프 인에이블 신호를 지연시키기 위한 B타입 지연기인 센스앰프 구동회로.
  7. 제6항에 있어서, 상기 펄스 합성기는,
    상기 A타입 지연기의 출력 신호 및 상기 B타입 지연기의 출력 신호를 입력받아 센스앰프 오버드라이빙 펄스를 생성하기 위한 앤드 게이트인 센스앰프 구동회로.
  8. 제2항, 제4항, 제5항, 제7항 중 어느 한 항에 있어서,
    상기 A타입 지연기는, 직렬 연결된 인버터로 구성되며
    입력단이 하이 상태일 때 턴온되는 엔모스트랜지스터 중 하나 이상은 광게이트 엔모스트랜지스터인 센스앰프 구동회로.
  9. 제3항, 제4항, 제6항, 제7항 중 어느 한 항에 있어서,
    상기 B타입 지연기는, 직렬 연결된 인버터로 구성되며
    입력단이 로우 상태일 때 턴온되는 피모스트랜지스터 중 하나 이상은 광게이트 피모스트랜지스터인 센스앰프 구동회로.
  10. 센스앰프 인에이블 신호 또는 그 반전 신호를 소정 시간 지연시키기 위한 펄스 폭 지연기; 및
    상기 센스엠프 인에이블 신호 및 상기 폭 지연기의 출력신호로부터 센스앰프 오버드라이빙 펄스를 생성하기 위한 펄스 생성기를 포함하며,
    공정상 편차에 의한 엔모스트랜지스터 문턱전압의 강하 및/또는 피모스트랜지스터 문턱전압의 상승이 발생하면, 상기 펄스 폭 지연기에 의한 지연시간이 길어지게 되는 것을 특징으로 하는 센스앰프 구동회로.
  11. 제10항에 있어서, 상기 펄스 폭 지연기는,
    센스앰프 인에이블 신호의 반전 신호를 지연시키며,
    직렬 연결된 인버터로 구성되며,
    입력단이 로우 상태일 때 턴온되는 피모스트랜지스터 중 하나 이상은 광게이트 피모스트랜지스터로 이루어진 B타입 지연기
    를 포함하는 센스앰프 구동회로.
  12. 제11항에 있어서, 상기 펄스 폭 지연기는,
    공정상 편차에 의한 엔모스트랜지스터의 문턱전압의 감소가 발생하면, 상기 B타입 지연기의 구동 전류 유동량을 줄이는 전류 경로 폭 조절기
    를 더 포함하는 센스앰프 구동회로.
  13. 제11항에 있어서, 상기 펄스 생성기는,
    상기 B타입 지연기의 출력 신호 및 상기 센스앰프 인에이블 신호를 입력받아 센스앰프 오버드라이빙 펄스를 생성하기 위한 앤드 게이트인 센스앰프 구동회로.
  14. 메모리 셀이 연결되는 비트라인쌍의 전위차를 증폭하기 위해 증폭용 저문턱전압 피모스트랜지스터를 구비하며,
    증폭동작 초기에는 전원전압 보다 높은 전압으로 오버드라이빙되는 비트라인 센스앰프; 및
    상기 비트라인 센스앰프의 오버드라이빙 구간을 결정하는 센스앰프 오버드라이빙 펄스의 인에이블 구간을 결정하기 위한 지연기 - 상기 지연기는 공정상 편차에 의해 일반 엔모스트랜지스터 문턱전압의 감소 및/또는 일반 피모스트랜지스터 문턱전압 증가가 발생하면 지연시간이 길어진다 - 를 구비하는 센스앰프 구동회로
    를 포함하는 반도체 메모리 소자.
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