CN111383675B - 集成电路和存储器 - Google Patents

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Abstract

提供一种集成电路和存储器。集成电路可以包括：放大器电路，其被配置为：响应于上拉使能信号而接收上拉电压，响应于下拉使能信号而接收下拉电压，以及通过上拉电压和下拉电压来放大在第一线与第二线之间的电压差；第一延迟路径，其被配置为通过将输入信号延迟来产生上拉使能信号；以及第二延迟路径，其被配置为通过将输入信号延迟来产生下拉使能信号，其中，由于电源电压的变化而导致的第一延迟路径的延迟的改变小于由于所述变化而导致的第二延迟路径的延迟的改变。

Description

集成电路和存储器
相关申请的交叉引用
本申请要求于2018年12月26日提交的申请号为10-2018-0169387的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例涉及电路设计技术。
背景技术
存储器件执行以下操作：写入从外部源输入的数据并且读取所储存的(写入的)数据。用于储存数据的基本单位称为单元，并且存储器件包括一个电容器，以储存一位或一段数据。为了读取储存在电容器中的数据并将所读取的数据准确地传输到外部源，必须准确地确定储存在所述单元中的数据的极性。存储器件包括位线感测放大器(BLSA)，作为确定数据极性并放大数据的放大电路。
位线感测放大器放大在位线与取反位线之间的电压差，并且如果在位线与取反位线之间存在任何电势差(dV)，则位线感测放大器需要准确地感测并放大电势差(dV)，但实际上，位线感测放大器可能无法准确地感测并放大电势差。就位线感测放大器的正确操作而言，位线对之间的最小电势差(dV)被称为偏移。当位线对之间的电势差小于所述偏移时，位线感测放大器可能无法执行正确的放大操作和感测操作。
发明内容
各种实施例针对一种用于减小位线感测放大器的偏移的技术。
在一实施例中，一种集成电路可以包括：放大器电路，其被配置为响应于上拉使能信号而接收上拉电压，响应于下拉使能信号而接收下拉电压，以及通过上拉电压和下拉电压来放大在第一线与第二线之间的电压差；第一延迟路径，其被配置为通过将输入信号延迟来产生上拉使能信号；第二延迟路径，其被配置为通过将输入信号延迟来产生下拉使能信号，其中，由于电源电压的变化而导致的第一延迟路径的延迟的改变小于由于所述变化而导致的第二延迟路径的延迟的改变。
在另一实施例中，一种存储器可以包括：位线感测放大器，其被配置为响应于上拉使能信号而接收上拉电压，响应于下拉使能信号而接收下拉电压，以及通过上拉电压和下拉电压来放大在位线与取反位线之间的电压差；以及使能信号发生电路，其被配置为产生上拉使能信号和下拉使能信号，以及随着电源电压的减小，将上拉使能信号早于下拉使能信号激活。
在另一实施例中，一种集成电路可以包括：放大器电路，其被配置为响应于上拉使能信号而上拉第一线的电压，以及响应于下拉使能信号而下拉第二线的电压；延迟控制电路，其被配置为通过将参考信号分别延迟第一延迟和第二延迟来产生上拉使能信号和下拉使能信号，其中，第一延迟小于第二延迟，以及其中，在第一延迟与第二延迟之间的差值相对于电源电压的变化而相反地变化。
在另一实施例中，一种集成电路的操作方法可以包括：通过将参考信号分别延迟第一延迟和第二延迟来产生上拉使能信号和下拉使能信号；响应于上拉使能信号而上拉第一线的电压；以及响应于下拉使能信号而下拉第二线的电压，其中，第一延迟小于第二延迟，以及其中，在第一延迟与第二延迟之间的差值相对于电源电压的变化而相反地变化。
根据实施例，减小位线感测放大器的偏移是可能的。
附图说明
图1A、图1B和图1C是示出在RTO快条件和SB快条件下位线感测放大器的偏移的改变的示图。
图2是示出根据一实施例的存储器的配置的示意图。
图3是图2的第一延迟电路271的实施例的配置图。
图4是根据一实施例的第二延迟电路(诸如图2的第二延迟电路)的示意图。
图5是示出根据一实施例的根据存储器(诸如图2的存储器)中的电源电压VDD的变化的RTO快条件的改变的示图。
具体实施方式
下面参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，因此不应被解释为受限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开透彻和完整，并将本发明的范围充分传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。另外，在整个说明书中，对“一实施例”、“另一实施例”等的提及不必然指仅仅一个实施例，并且对任何这样的短语的各种提及不必然指相同的实施例。
在整个说明书中，当一个元件被称为“连接至”或“耦接至”另一元件时，其可以指前面的元件直接连接至或耦接至后面的元件，或者利用介于其间的一个或更多个元件电连接至或耦接至后面的元件。此外，当元件“包括”或“包含”组件时，并不意味着排除一个或更多个其他未说明的组件；相反，该元件可以进一步包括或包含这样的其他组件，除非有另外说明或上下文另外指出。此外，在许多示例中，以单数形式提及的组件旨在还包括多个该组件的示例。如在本申请和所附权利要求中使用的词“一”通常应被解释为意指“一个或更多个，除非另有指出或从上下文清楚地理解为单数形式。
将理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，下面描述的第一元件也可以被称为第二元件或第三元件，不脱离本发明的精神和范围。
图1A、图1B和图1C是示出在RTO快条件和SB快条件下位线感测放大器的偏移的改变的示图。RTO快条件可以指的是其中上拉电源比下拉电源早供应给位线感测放大器的条件，而SB快条件可以指的是其中下拉电源比上拉电源早供应给位线感测放大器的条件。
图1A可以示出当电源电压VDD为低(例如，1.04V)时在RTO快条件和SB快条件下位线感测放大器的偏移的改变。参考图1A，可以确认的是：在下拉电源比上拉电源早50ns被供应的SB快条件下，位线感测放大器的偏移最大。偏移随着SB快条件向RTO快条件改变而减小，并且可以确认的是：当下拉电源和上拉电源同时供应时，偏移进一步减小，并且在上拉电源比下拉电源早50ns被供应的RTO快条件下，位线感测放大器的偏移具有最小值。
图1B可以示出当电源电压VDD处于中间(例如，1.20V)时在RTO快条件和SB快条件下位线感测放大器的偏移的改变。参考图1B，可以确认的是，在下拉电源比上拉电源早50ns被供应的SB快条件下，位线感测放大器的偏移最大。偏移随着SB快条件向RTO快条件改变而减小，并且可以确认的是：当下拉电源和上拉电源同时供应时，偏移进一步减小，并且在上拉电源比下拉电源早50ns被供应的RTO快条件下，位线感测放大器的偏移具有最小值。
图1C可以示出当电源电压VDD为高(例如，1.50V)时在RTO快条件和SB快条件下位线感测放大器的偏移的改变。参考图1C，可以确认的是：在下拉电源比上拉电源早50ns被供应的SB快条件下，位线感测放大器的偏移较大。可以确认的是：当下拉电源和上拉电源同时供应时，偏移减小。然而，可以确认的是：在上拉电源比下拉电源早50ns被供应的RTO快条件下，位线感测放大器的偏移大幅增大，并且具有最大值。
参考图1A至图1C，可以确认的是：为了使位线感测放大器的偏移最小化，需要在电源电压VDD的正常条件下将位线感测放大器的操作条件设置为硬RTO快条件，并且当电源电压VDD为高时，将位线感测放大器的工作条件设置为软RTO快条件。在硬RTO快条件下，上拉电源比下拉电源早很多(例如，早0.50ns)被供应给位线感测放大器。在该软RTO快条件下，上拉电源比下拉电源早一点(例如，早0.10ns)被供应给位线感测放大器。
在一实施例中，需要在电源电压VDD的正常条件下将位线感测放大器的操作条件设置为硬RTO快条件，并且当电源电压VDD为高时，将位线感测放大器的操作条件设置为软SB快条件。在该软SB快条件下，下拉电源比上拉电源提早一点(例如，早0.10ns)被供应给位线感测放大器。
图2是根据一实施例的存储器的配置的示意图。
参考图2，存储器可以包括位线感测放大器210和使能信号发生电路250。
位线感测放大器210可以包括第一反相器220和第二反相器230，所述第一反相器220和第二反相器230以交叉耦接的方式电连接在位线BL与取反位线BLB之间。第一反相器220可以包括PMOS晶体管221和NMOS晶体管222，并且第二反相器230可以包括PMOS晶体管231和NMOS晶体管232，并且可以通过第一反相器220和第二反相器230来感测并放大在位线与取反位线之间的电压差。
当上拉使能信号SAP被使能时，NMOS晶体管231可以将上拉电压PU供应给上拉电压端子RTO。上拉电压PU可以是电源电压VDD或电平低于电源电压VDD的电平的核心电压VCORE。当下拉使能信号SAN被使能时，NMOS晶体管232可以将下拉电压PD供应给下拉电压端子SB。下拉电压PD可以是接地电压。结果，当上拉使能信号SAP被使能时，上拉电压可以被供应给位线感测放大器210，并且当下拉使能信号SAN被使能时，下拉电压可以被供应给位线感测放大器210。
使能信号发生电路250可以产生上拉使能信号SAP和下拉使能信号SAN。使能信号发生电路250可以调整上拉使能信号SAP的激活时序和下拉使能信号SAN的激活时序，使得位线感测放大器210的状态随着电源电压VDD的减小而变为硬RTO快条件。并且随着电源电压VDD的增大而变为软RTO快或软SB快条件。即，随着电源电压VDD减小，从上拉使能信号SAP的激活时序到下拉使能信号SAN的激活时序的时间差可能增大，并且随着电源电压VDD的增大，从上拉使能信号SAP的激活时序到下拉使能信号SAN的激活时序的时间差可以减小。
使能信号发生电路250可以包括使能信号延迟电路260、第一延迟路径270和第二延迟路径280。
使能信号延迟电路260可以通过将感测放大器使能信号SAEN延迟来产生输入信号IN。感测放大器使能信号SAEN可以是用于使能位线感测放大器210的信号。使能信号延迟电路260可以使用恒定电压VDL进行操作以便即使电源电压VDD波动也具有恒定的延迟值或延迟量。恒定电压VDL是无论电源电压VDD的变化如何都始终具有恒定电压电平的电压，并且可以在带隙电路中产生。
第一延迟路径270可以通过将输入信号IN延迟来产生上拉使能信号SAP。第二延迟路径280可以通过将输入信号IN延迟来产生下拉使能信号SAN。由于电源电压VDD的变化而导致的第一延迟路径270的延迟量的改变可以小于由于电源电压VDD的变化而导致的第二延迟路径280的延迟量的改变。例如，第二延迟路径280的延迟量随着电源电压VDD的增大而减小，但即使当电源电压VDD增大时，第一延迟路径270的延迟量也可以保持基本恒定。由于第一延迟路径270和第二延迟路径280的这种延迟特性，从上拉使能信号SAP的激活时序到下拉使能信号SAN的激活时序的时间差可以随着电源电压VDD减小而增大，并且可以随着电源电压VDD的增大而减小。
第一延迟路径270可以包括第一延迟电路271和第一电平移位器272。由于第一延迟电路271将输入信号IN延迟并使用恒定电压VDL进行操作，因此第一延迟电路271可以不管电源电压VDD的变化如何都具有恒定延迟量。由于第一延迟电路271使用恒定电压VDL进行操作，因此第一延迟电路271的输出信号A在接地电压与恒定电压VDL之间摆动。第一电平移位器272可以对第一延迟电路271的输出信号A进行电平移位，以在接地电压与电源电压VDD之间摆动，并且被第一电平移位器272进行电平移位的信号可以是上拉使能信号SAP。
第二延迟路径280可以包括第二电平移位器281和第二延迟电路282。第二电平移位器281可以对输入信号IN进行电平移位，以在接地电压与电源电压VDD之间摆动。由于输入信号IN是使用恒定电压VDL的使能信号延迟电路260的输出信号，因此输入信号IN在接地电压与恒定电压VDL之间摆动，而第二电平移位器281的输出信号B可以通过第二电平移位器281而在接地电压与电源电压VDD之间摆动。第二延迟电路282可以通过将第二电平移位器281的输出信号B延迟来产生下拉使能信号SAN。由于第二延迟电路282使用电源电压VDD进行操作，因此第二延迟电路282的延迟量可以随着电源电压VDD的增大而减小，并且可以随着电源电压VDD的减小而增大。
图2示出了存储器使位线感测放大器210的偏移减小的实例，该位线感测放大器210是放大两个位线BL和BLB之间的电压差的放大器电路；然而，当然此实施方式也可以应用于常规的集成电路而非存储器，来减小放大两线之间的电压差的放大器电路的偏移。
图3是图2的第一延迟电路271的一实施例的示意图。
参考图3，第一延迟电路271可以包括反相器310和320、电阻器311至316以及电容器321至326。
反相器310使用恒定电压VDL和接地电压进行操作，并且可以对输入信号IN进行反相并输出。
电阻器311至316可以电连接至反相器310的输出端子。电容器321至323可以电连接至电阻器311至313。电容器321至323中的每个可以是其中漏极和源极彼此电连接的PMOS晶体管，并且恒定电压VDL可以被施加到漏极和源极。电容器324至326可以电连接至电阻器314至316。电容器324至326中的每个可以是其中漏极和源极彼此电连接的NMOS晶体管，并且接地电压可以被施加到漏极和源极。电阻器314至316和电容器324至326可以产生RC延迟，使得反相器310的输出信号可以被延迟。
反相器320可以对被电阻器314至316和电容器324至326延迟的信号进行反相，并将被反相的信号作为输出信号A输出。
由于在第一延迟电路271中使用了基本维持恒定电压电平的恒定电压VDL，因此第一延迟电路271也可以具有恒定的延迟量。
图4是图2的第二延迟电路282的一实施例的示意图。
参考图4，第二延迟电路282可以包括反相器410和420、电阻器411至416以及电容器421至426。
反相器410使用电源电压VDD和接地电压进行操作，并且可以对输出信号B进行反相并输出。
电阻器411至416可以电连接至反相器410的输出端子。电容器421至423可以电连接至电阻器411至413。电容器421至423中的每个可以是其中漏极和源极彼此电连接的PMOS晶体管，并且电源电压VDD可以被施加到漏极和源极。电容器424至426可以电连接至电阻器414至416。电容器424至426中的每个可以是其中漏极和源极彼此电连接的NMOS晶体管，并且接地电压可以被施加到漏极和源极。电阻器414至416和电容器424至426可以产生RC延迟，使得反相器410的输出信号可以被延迟。
反相器420可以对被电阻器414至416和电容器424至426延迟的信号进行反相，并且输出被反相的信号作为下拉使能信号SAN。
由于在第二延迟电路282中使用了电源电压VDD、并且用于由反相器410对电容器421至426进行充电/放电所用的电流等的量根据电源电压VDD的变化而波动，因此第二延迟电路282的延迟量也可以根据电源电压VDD而波动。即，第二延迟电路282的延迟量可以随着电源电压VDD的增大而减小，并且可以随着电源电压VDD的减小而增大。
图5是示出在图2的存储器中根据电源电压VDD的RTO快条件的改变的示图。图5中的Y轴表示在提供上拉电源时与稍后提供下拉电源时之间的时间差。随着该时间差的增大，操作朝向较硬的RTO快条件转变，而随着时间差的减小，操作朝向较软的RTO快条件转变。尽管未示出，但是Y轴可以延伸到软SB条件的区域。
参考图5，可以确认的是：由于随着电源电压VDD的减小而第一延迟路径270具有恒定的延迟量、第二延迟路径280具有较大的延迟量，因此位线感测放大器210体现出较硬的RTO快特性，使得从上拉使能信号SAP的激活时序到下拉使能信号SAN的激活时序的时间差变得更大。
然而，可以确认的是：由于随着电源电压VDD的增大而第一延迟路径270具有恒定的延迟量、第二延迟路径280具有较小的延迟量，因此位线感测放大器210具有较软的RTO快特性，使得从上拉使能信号SAP的激活时序到下拉使能信号SAN的激活时序的时间差变得更短。
尽管未示出，但是由于随着电源电压VDD的增大而第一延迟路径270具有恒定的延迟量、第二延迟路径280具有较小的延迟量，因此位线感测放大器210具有从下拉使能信号SAN的激活时序到上拉使能信号SAP的激活时序的短时间差的软SB快特性。
根据本发明的另一实施例，一种集成电路可以包括放大器电路和延迟控制电路。
放大器电路可以对应于位线感测放大器210，但不限于此。放大器电路可以响应于上拉使能信号而上拉第一线的电压，并且响应于下拉使能信号而下拉第二线的电压，以放大第一线与第二线之间的电压差。此上拉使能信号和下拉使能信号可以分别对应于上拉使能信号SAP和下拉使能信号SAN，但是不限于此。
延迟控制电路可以对应于使能信号发生电路250，但不限于此。延迟控制电路可以通过将参考信号分别延迟第一延迟量和第二延迟量来产生上拉使能信号和下拉使能信号。参考信号可以对应于输入信号IN，但不限于此。
延迟控制电路可以将第一延迟量控制为小于第二延迟量。因此，上拉使能信号可以比下拉使能信号早被激活。
此外，延迟控制电路可以控制第一延迟量与第二延迟量之间的差值，以成反比地依从于电源电压的变化，这类似于上拉使能信号SAP和下拉使能信号SAN相对于电源电压VDD的特性(如图5所示)。
延迟控制电路可以通过基于恒定电压来产生上拉使能信号而将第一延迟量控制为基本固定，诸如根据恒定电压VDL可操作的第一延迟电路271。
延迟控制电路可以通过基于电源电压来产生下拉使能信号而控制第二延迟量成反比地依从于电源电压的变化，诸如根据电源电压VDD可操作的第二延迟电路282。
当延迟控制电路通过将参考信号分别延迟第一延迟量和第二延迟量来产生上拉使能信号和下拉使能信号时，放大器电路可以响应于上拉使能信号而上拉第一线的电压，并且响应于下拉使能信号而下拉第二线的电压。
根据本发明的实施例，第一延迟量与第二延迟量之间的差值可以随着电源电压的减小而变得更大，因此从第一使能信号激活到第二使能信号激活的时间间隙可以变得更大，并且放大器可以变为具有较硬的RTO快特性。
根据本发明的实施例，第一延迟量与第二延迟量之间的差值可以随着电源电压的增大而变得更小，因此从第一使能信号激活到第二使能信号激活的时间间隙可以变得更小，并且放大器可以变为具有较软的RTO快特性，或者第一使能信号可以比第二使能信号被激活稍晚点，并且放大器可能变得具有较软的SB快特性。
尽管已经示出和描述了各种实施例，但是鉴于本公开，对于本领域技术人员而言显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (15)

1.一种集成电路，包括：
放大器电路，其被配置为：响应于上拉使能信号而接收上拉电压，响应于下拉使能信号而接收下拉电压，以及通过所述上拉电压和所述下拉电压来放大在第一线与第二线之间的电压差；
第一延迟路径，其被配置为通过将输入信号延迟来产生所述上拉使能信号；以及
第二延迟路径，其被配置为通过将所述输入信号延迟来产生所述下拉使能信号，
其中，由于电源电压的变化而导致的所述第一延迟路径的延迟的改变小于由于所述变化而导致的第二延迟路径的延迟的改变。
2.根据权利要求1所述的集成电路，其中，所述第二延迟路径的延迟随着所述电源电压的增大而减小。
3.根据权利要求2所述的集成电路，其中，所述第一延迟路径的延迟保持恒定。
4.根据权利要求2所述的集成电路，其中，所述第一延迟路径的延迟随着所述电源电压的增大而减小，随着所述电源电压的增大，所述第一延迟路径的延迟的减小量小于所述第二延迟路径的延迟的减小量。
5.根据权利要求1所述的集成电路，
其中，所述第一延迟路径包括用于将所述输入信号延迟的第一延迟电路，
其中，所述第一延迟电路使用恒定电压进行操作，
其中，所述第二延迟路径包括用于将所述输入信号延迟的第二延迟电路，以及
其中，第二延迟电路使用所述电源电压进行操作。
6.根据权利要求5所述的集成电路，
其中，所述输入信号在接地电压与恒定电压之间摆动，
其中，所述第一延迟路径还包括第一电平移位器，所述第一电平移位器用于将所述第一延迟电路的输出信号改变为在所述接地电压与所述电源电压之间摆动，以及
其中，所述第二延迟路径还包括第二电平移位器，所述第二电平移位器用于将所述输入信号改变为在所述接地电压与所述电源电压之间摆动，并且将被改变的输入信号传送到所述第二延迟电路。
7.根据权利要求6所述的集成电路，进一步包括：
使能信号延迟电路，其被配置为通过基于所述恒定电压来将感测放大器使能信号延迟而产生所述输入信号。
8.根据权利要求1所述的集成电路，
其中，所述第一线是位线，
其中，所述第二线是取反位线，
其中，所述放大器电路是位线感测放大器，以及
其中，所述集成电路是存储器。
9.一种存储器，包括：
位线感测放大器，其被配置为：响应于上拉使能信号而接收上拉电压，响应于下拉使能信号而接收下拉电压，以及通过所述上拉电压和所述下拉电压来放大在位线与取反位线之间的电压差；以及
使能信号发生电路，其被配置为：产生所述上拉使能信号和所述下拉使能信号，以及随着电源电压的减小，将所述上拉使能信号早于所述下拉使能信号激活。
10.根据权利要求9所述的存储器，其中，随着所述电源电压的增大，所述使能信号发生电路将所述下拉使能信号早于所述上拉使能信号激活。
11.一种集成电路，包括：
放大器电路，其被配置为：响应于上拉使能信号而上拉第一线的电压，以及响应于下拉使能信号而下拉第二线的电压；
延迟控制电路，其被配置为通过将参考信号分别延迟第一延迟和第二延迟来产生所述上拉使能信号和所述下拉使能信号，
其中，所述第一延迟小于所述第二延迟，以及
其中，在所述第一延迟与所述第二延迟之间的差值相对于电源电压的变化而相反地变化。
12.根据权利要求11所述的集成电路，其中，所述第一延迟是固定的。
13.根据权利要求12所述的集成电路，其中，所述延迟控制电路基于恒定电压来产生所述上拉使能信号。
14.根据权利要求11所述的集成电路，其中，所述第二延迟相对于所述电源电压的变化而相反地变化。
15.根据权利要求14所述的集成电路，其中，所述延迟控制电路基于所述电源电压来产生所述下拉使能信号。
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