KR102643712B1 - 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템 - Google Patents

센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템 Download PDF

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Abstract

센스 앰프는 증폭 회로, 센싱 제어 회로 및 셀 전류 제어 회로를 포함할 수 있다. 상기 증폭 회로는 신호 라인의 전압 레벨과 리드 전압을 비교할 수 있다. 상기 센싱 제어 회로는 상기 증폭 회로의 증폭 전류에 기초하여 출력 신호를 생성할 수 있다. 상기 셀 전류 제어 회로는 상기 출력 신호에 기초하여 상기 신호 라인의 전압 레벨을 하강시킬 수 있다.

Description

센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템 {SENSE AMPLIFIER, NON-VOLATILE MEMORY APPARATUS AND SYSTEM INCLUDING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠른 속도로 데이터를 입출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 현저히 느린 속도로 데이터 입출력 동작을 수행하고, 랜덤 억세스가 어렵다는 단점이 있다.
최근에는 빠른 동작 속도 및 비휘발성 특징을 갖는 상변화 메모리 (Phase change RAM), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PRAM은 칼코겐화물로 구성된 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.
선행기술문헌 1: 공개특허공보 제2012-0063395호
선행기술문헌 2: 미국 등록번호 8947924
본 발명의 실시예는 상기 메모리 셀의 저항 상태에 따라 상기 메모리 셀로 공급되는 전류를 조절할 수 있는 센스 앰프 및 이를 포함하는 비휘발성 메모리 장치를 제공할 수 있다.
본 발명의 실시예에 따른 센스 앰프는 리드 전압과 신호 라인의 전압 레벨을 비교 증폭하는 증폭 회로; 상기 증폭 회로의 증폭 전류 및 기준전류에 기초하여 출력 신호를 생성하는 센싱 제어 회로; 및 상기 출력 신호에 기초하여 상기 신호 라인의 전압 레벨을 하강시키는 셀 전류 제어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 리드 전압 및 신호 라인의 전압 레벨에 따라 출력 노드로 증폭 전류를 공급하는 증폭 회로; 상기 증폭 전류 및 기준 전류에 기초하여 센싱 노드의 전압 레벨을 변화시키는 전류 비교부; 상기 센싱 노드의 전압 레벨에 기초하여 출력 신호를 생성하는 출력 신호 생성부; 및 상기 출력 신호에 기초하여 상기 신호 라인의 전압 레벨을 하강시키는 셀 전류 제어 회로를 포함할 수 있다.
본 발명의 실시예는 메모리 셀의 저항 상태 및/또는 메모리 셀에 저장된 데이터를 빠르게 센싱하고, 메모리 셀의 내구성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면,
도 2는 도 1에 도시된 스위칭 소자의 전류 및 전압 특성을 보여주는 그래프,
도 3은 본 발명의 실시예에 따른 센스 앰프의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치의 동작을 보여주는 타이밍도,
도 5는 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 메모리 카드 시스템의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 전자 장치의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도,
도 8은 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 전자 시스템 블록도이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 비휘발성 메모리 장치(1)는 데이터를 저장할 수 있는 셀 어레이(110)를 포함할 수 있다. 상기 셀 어레이(110)는 메모리 셀(111)과 스위칭 소자(112)를 포함할 수 있다. 상기 메모리 셀(111)은 가변 저항성 물질로 구성되어 데이터를 저장할 수 있다. 예를 들어, 상기 메모리 셀(111)은 고저항 상태 또는 저저항 상태로 프로그램 및/또는 라이트될 수 있다. 상기 고저항 상태는 리셋 데이터로서 정의될 수 있고, 상기 저저항 상태는 셋 데이터로서 정의될 수 있다. 상기 스위칭 소자(112)는 다이오드와 같이 특정 방향으로 전류가 흐르도록 할 수 있다. 상기 스위칭 소자(112)는 오보닉 스레쉬홀드 스위치(Ovonic Threshold Switch, OTS)일 수 있다. 상기 오보닉 스레쉬홀드 스위치는 임계 전류보다 많은 전류가 인가되거나, 상기 오보닉 스레쉬홀드 스위치 양 단의 전압 레벨이 임계 전압의 레벨 이상이 되면, 상기 오보닉 스레쉬홀드 스위치를 통해 급격하게 많은 전류가 흐르도록 할 수 있다.
도 2는 도 1에 도시된 스위칭 소자(112)의 전류 및 전압 특성을 보여주는 그래프이다. 도 2에서, 상기 그래프의 가로 축은 전압일 수 있고, 세로 축은 전류의 크기를 로그 스케일로 나타낸 것일 수 있다. 상기 스위칭 소자(112)는 임계 전류 값(Ith) 이하의 전류가 흐를 때 또는 상기 스위칭 소자(112)의 양 단의 전압 차이가 임계 전압 값(VthSET) 이하일 때 턴오프될 수 있다. 상기 스위치 소자(112)가 턴오프된 상태일 때, 상기 메모리 셀(111)을 통해서 매우 적은 양의 전류만 흐를 수 있다. 상기 스위칭 소자(112)로 인가되는 전류 량이 증가하여 상기 임계 전류 값(Ith) 이상이 되거나 상기 스위칭 소자(112)의 양 단의 전압 차이가 임계 전압 값(VthSET) 이상이 되면, 상기 스위칭 소자(112)는 턴온될 수 있다. 상기 스위칭 소자(112)가 턴온되면, 상기 메모리 셀(111)을 통해 제한 없는 양의 많은 전류가 흐를 수 있다. 상기 스위칭 소자(112)는 상기 메모리 셀(111)이 저저항 상태일 때 및/또는 상기 메모리 셀(111)이 셋 데이터(SET)를 저장하고 있을 때 상기 스위칭 소자(112)는 임계 전압(VthSET)을 가질 수 있고, 상기 메모리 셀(111)이 고저항 상태일 때 및/또는 상기 메모리 셀(111)이 리셋 데이터(RESET)를 저장하고 있을 때 상기 스위칭 소자(112)는 임계 전압(VthRST)을 가질 수 있다. 상기 메모리 셀(111)에 저장된 데이터를 리드하기 위해 사용되는 리드 전압(VREAD)은 상기 임계 전압(VthSET)과 상기 임계 전압(VthRST) 사이의 레벨을 가질 수 있다.
도 1에서, 상기 비휘발성 메모리 장치(1)는 컬럼 스위치(120), 로우 스위치(130), 라이트 드라이버(140) 및 센스 앰프(150)를 포함할 수 있다. 상기 셀 어레이(110)는 일 단이 비트라인(BL)과 연결되고, 타 단이 워드라인(WL)과 연결될 수 있다. 상기 비휘발성 메모리 장치(1)는 계층적 비트라인 구조 및 계층적 워드라인 구조를 가질 수 있다. 상기 컬럼 스위치(120)는 컬럼 선택 신호(CSL)에 기초하여 글로벌 비트라인(GBL)과 상기 비트라인(BL)을 연결할 수 있다. 도시되지는 않았지만, 상기 비휘발성 메모리 장치(1)는 복수의 셀 어레이와 복수의 컬럼 스위치를 더 포함할 수 있다. 상기 복수의 셀 어레이와 복수의 컬럼 스위치는 각각 할당된 컬럼 선택 신호에 기초하여 서로 다른 비트라인과 연결될 수 있다. 상기 컬럼 선택 신호(CSL)는 컬럼 어드레스 신호에 기초하여 특정 비트라인을 선택할 수 있다. 따라서, 글로벌 비트라인(GBL)은 복수의 비트라인과 선택적으로 연결될 수 있다.
상기 로우 스위치(130)는 워드라인 선택신호(WLS)에 기초하여 글로벌 워드라인(GWL)과 워드라인(WL)을 연결할 수 있다. 상기 워드라인 선택신호(WLS)는 로우 어드레스 신호에 기초하여 인에이블될 수 있다. 상기 워드라인 선택신호(WLS)가 인에이블되면 상기 로우 스위치(130)는 상기 셀 어레이(110)의 타 단과 연결된 워드라인(WL)과 글로벌 워드라인(GWL)을 연결할 수 있다. 도시되지는 않았지만, 상기 비휘발성 메모리 장치(1)는 복수의 로우 스위치를 더 포함할 수 있고, 복수의 로우 스위치는 상기 글로벌 워드라인(GWL)과 공통 연결될 수 있다. 상기 글로벌 워드라인(GWL)은 특정 워드라인 선택신호(WLS)가 인에이블되면, 상기 특정 워드라인과 연결된 셀 어레이와 선택적으로 연결될 수 있다. 상기 글로벌 워드라인(GWL)은 저전압(VL) 단과 연결될 수 있다. 상기 저전압(VL) 단은 접지전압 및/또는 벌크 바이어스 전압과 연결될 수 있다. 상기 벌크 바이어스 전압은 상기 접지전압 보다 낮은 레벨을 갖는 음의 전압일 수 있다. 예를 들어, 상기 저전압(VL) 단은 상기 비휘발성 메모리 장치(1)의 스탠바이 동작 중에 상기 접지전압과 연결될 수 있고, 상기 비휘발성 메모리 장치(1)의 액티브 동작 중에 상기 벌크 바이어스 전압과 연결될 수 있으나, 이에 한정하려는 의도는 아니다.
상기 라이트 드라이버(140)는 상기 메모리 셀(111)의 저항 값을 변화시켜 상기 메모리 셀(111)로 데이터를 저장시킬 수 있다. 상기 라이트 드라이버(140)는 라이트 신호(WT) 및 데이터에 기초하여 프로그램 전류(IPR)를 생성할 수 있다. 상기 라이트 신호(WT)는 상기 비휘발성 메모리 장치(1)가 외부 장치로부터 수신하는 라이트 커맨드에 기초하여 생성될 수 있다. 상기 데이터(DATA)는 셋 데이터 및 리셋 데이터를 포함할 수 있다. 상기 프로그램 전류(IPR)는 셋 프로그램 전류 및 리셋 프로그램 전류를 포함할 수 있다. 상기 라이트 드라이버(140)는 전원전압(VPP)으로부터 상기 프로그램 전류(IPR)를 생성할 수 있다. 상기 라이트 드라이버(140)는 상기 데이터(DATA)에 기초하여 상기 셋 데이터를 상기 메모리 셀(111)로 프로그램하기 위한 셋 프로그램 전류 또는 상기 리셋 데이터를 상기 메모리 셀(111)로 프로그램하기 위한 리셋 프로그램 전류를 생성할 수 있다. 상기 리셋 프로그램 전류의 크기는 상기 셋 프로그램 전류의 크기보다 클 수 있다. 상기 라이트 드라이버(140)는 상기 프로그램 전류(IPR)를 상기 글로벌 비트라인(GBL)을 통해 상기 셀 어레이(110)로 제공하여, 상기 메모리 셀(111)의 저항 상태를 변화시킬 수 있다.
상기 센스 앰프(150)는 상기 메모리 셀(111)에 저장된 데이터를 리드하여 출력 신호(SAOUT)를 생성할 수 있다. 상기 센스 앰프(150)는 리드 신호(RD)에 기초하여 상기 메모리 셀(111)에 저장된 데이터를 리드할 수 있다. 상기 리드 신호(RD)는 상기 비휘발성 메모리 장치(1)가 외부 장치로부터 수신하는 리드 커맨드에 기초하여 생성될 수 있다. 상기 센스 앰프(150)는 상기 리드 신호(RD) 및 전원전압(VPP)에 기초하여 상기 글로벌 비트라인(GBL)을 통해 전류 및/또는 전압을 상기 셀 어레이(110)로 인가할 수 있다. 상기 센스 앰프(150)는 상기 메모리 셀(111)에 저장된 데이터 및/또는 상기 메모리 셀(111)의 저항 상태에 따른 전압 레벨과 리드 전압(VREAD)의 레벨을 비교하여 상기 출력 신호(SAOUT)를 생성할 수 있다. 상기 리드 전압(VREAD)은 도 2에 도시된 바와 같이, 상기 스위칭 소자(112)의 임계 전압(VthSET) 및 임계 전압(VthRST) 사이의 레벨을 가질 수 있다.
도 3은 본 발명의 실시예에 따른 센스 앰프(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 센스 앰프(300)는 도 1에 도시된 센스 앰프(150)로 적용될 수 있다. 도 3에서, 상기 센스 앰프(300)는 증폭 회로(310), 센싱 제어 회로(320) 및 셀 전류 제어 회로(330)를 포함할 수 있다. 상기 증폭 회로(310)는 신호 라인(SL)과 연결될 수 있고, 상기 신호 라인(SL)의 전압 레벨과 리드 전압(VREAD)을 비교 증폭할 수 있다. 상기 증폭 회로(310)는 상기 신호 라인(SL)의 전압 레벨과 상기 리드 전압(VREAD)을 증폭하여 증폭 전류(Ia)를 생성할 수 있다. 상기 신호 라인(SL)은 도 1에 도시된 글로벌 비트라인(GBL)에 대응할 수 있다. 따라서, 상기 증폭 회로(310)는 상기 신호 라인(SL)을 통해 메모리 셀과 연결될 수 있다. 상기 리드 전압(VREAD)은 도 2에 도시된 리드 전압(VREAD)에 대응할 수 있다. 상기 증폭 회로(310)는 상기 신호 라인(SL)의 전압 레벨과 상기 리드 전압(VREAD)을 비교하고, 출력 노드(ON)를 통해 흐르는 증폭 전류(Ia)의 양을 변화시킬 수 있다. 예를 들어, 상기 증폭 회로(310)는 상기 신호 라인(SL)의 전압 레벨이 상기 리드 전압(VREAD)보다 높으면 상기 증폭 전류(Ia)의 양을 감소시킬 수 있고, 상기 신호 라인(SL)의 전압 레벨이 상기 리드 전압(VREAD)보다 낮으면 상기 증폭 전류(Ia)의 양을 증가시킬 수 있다. 상기 신호 라인(SL)의 전압 레벨은 상기 신호 라인(SL)과 연결되는 메모리 셀의 저항 상태에 따라 변화될 수 있다. 예를 들어, 상기 메모리 셀이 고저항 상태일 때, 상기 신호 라인(SL)을 통해 상대적으로 적은 전류가 흘러나갈 수 있고 상기 신호 라인(SL)의 전압 레벨은 상승할 수 있다. 상기 메모리 셀이 저저항 상태일 때, 상기 신호 라인(SL)을 통해 상대적으로 많은 전류가 흘러 나갈 수 있고 상기 신호 라인(SL)의 전압 레벨은 하강할 수 있다.
상기 증폭 회로(310)는 제 1 입력부(311), 제 2 입력부(312) 및 전류 미러(313)를 포함할 수 있다. 상기 제 1 입력부(311)는 상기 신호 라인(SL)과 연결될 수 있다. 상기 제 1 입력부(311)는 상기 출력 노드(ON) 및 공통 노드(CN) 사이에 연결될 수 있다. 상기 제 2 입력부(312)는 상기 리드 전압(VREAD)을 수신할 수 있다. 상기 제 2 입력부(312)는 상기 전류 미러(313) 및 상기 공통 노드(CN) 사이에 연결될 수 있다. 상기 전류 미러(313)는 전원전압(VPP)을 수신하고, 상기 제 1 및 제 2 입력부(311, 312)와 연결될 수 있다. 상기 전류 미러(313)는 상기 출력 노드(ON)를 통해 상기 제 1 입력부(311)와 연결될 수 있다.
상기 제 1 입력부(311)는 제 1 입력 트랜지스터(IN1)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(IN1)는 예를 들어 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(IN1)는 드레인 및 소스가 상기 출력 노드(ON) 및 상기 공통 노드(CN) 사이에 연결되고, 게이트가 상기 신호 라인(SL)과 연결될 수 있다. 상기 신호 라인을 프리차지시킬 수 있다. 제 2 입력부(312)는 제 2 입력 트랜지스터(IN2)를 포함할 수 있다. 상기 제 2 입력 트랜지스터(IN2)는 예를 들어 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 입력 트랜지스터(IN2)는 드레인 및 소스가 상기 상기 전류 미러(313) 및 공통 노드(CN) 사이에 연결되고, 게이트로 상기 리드 전압(VREAD)을 수신할 수 있다. 상기 전류 미러(313)는 제 1 미러 트랜지스터(P1) 및 제 2 미러 트랜지스터(P2)를 포함할 수 있다. 상기 제 1 및 제 2 미러 트랜지스터(P1, P2)는 예를 들어, P 채널 모스 트랜지스터일 수 있다. 상기 제 1 미러 트랜지스터(P1)는 소스 및 드레인이 상기 전원전압(VPP) 및 상기 출력 노드(ON) 사이에 연결될 수 있다. 상기 제 2 미러 트랜지스터(P2)는 소스 및 드레인이 상기 전원전압(VPP) 및 상기 제 2 입력 트랜지스터(IN2)의 드레인과 연결되고, 게이트가 상기 제 1 미러 트랜지스터(P1)의 게이트 및 상기 제 2 입력 트랜지스터(IN2)의 드레인과 연결될 수 있다.
상기 증폭 회로(310)는 전류 조절부(314) 및 인에이블 스위치(315)를 더 포함할 수 있다. 상기 전류 조절부(314)는 바이어스 전압(BIAS)에 기초하여 상기 공통 노드(CN)로부터 접지전압(VSS)으로 흐르는 전류의 양을 조절할 수 있다. 상기 바이어스 전압(BIAS)의 레벨에 따라 상기 전류 조절부(314)를 통해 흐르는 전류의 양이 조절될 수 있다. 상기 인에이블 스위치(315)는 센싱 인에이블 신호(SAEN)에 기초하여 상기 공통 노드(CN)와 상기 전류 조절부(314)를 스위칭할 수 있다. 예를 들어, 상기 인에이블 스위치(315)는 상기 센싱 인에이블 신호(SAEN)가 인에이블된 상태일 때 상기 공통 노드(CN)와 상기 전류 조절부(314)를 연결하여 상기 증폭 회로(310)의 전류 경로를 형성하고 상기 증폭 회로(310)를 활성화시킬 수 있다. 상기 인에이블 스위치(315)는 상기 센싱 인에이블 신호(SAEN)가 디스에이블된 상태일 때 상기 공통 노드(CN)와 상기 전류 조절부(314)의 연결을 차단하여 상기 증폭 회로(310)를 비활성화시킬 수 있다. 상기 전류 조절부(314)는 싱크 트랜지스터(N1)를 포함할 수 있다. 상기 싱크 트랜지스터(N1)는 예를 들어, N 채널 모스 트랜지스터일 수 있다. 상기 싱크 트랜지스터(N1)는 게이트로 상기 바이어스 전압(BIAS)을 수신하고, 드레인이 상기 인에이블 스위치(315)를 통해 상기 공통 노드(CN)와 연결되며, 소스가 상기 접지전압(VSS)과 연결될 수 있다.
상기 센싱 제어 회로(320)는 상기 증폭 회로(310)의 증폭 전류(Ia) 및 기준 전류(Ir)에 기초하여 출력 신호(SAOUT)를 생성할 수 있다. 상기 센싱 제어 회로(320)는 상기 증폭 전류(Ia)에 기초하여 복제 전류(Ic)를 생성하고, 상기 복제 전류(Ic)와 기준 전류(Ir)를 비교하여 출력 신호(SAOUT)를 생성할 수 있다. 상기 센싱 제어 회로(320)는 전류 비교부(321) 및 출력 신호 생성부(322)를 포함할 수 있다. 상기 전류 비교부(321)는 상기 증폭 회로(310)와 연결되고, 상기 증폭 전류(Ia)에 기초하여 상기 복제 전류(Ic)를 생성할 수 있다. 상기 전류 비교부(321)는 상기 복제 전류(Ic)와 상기 기준 전류(Ir)를 비교하여 센싱 노드(SAI)의 전압 레벨을 변화시킬 수 있다. 상기 전류 비교부(321)는 상기 바이어스 전압(BIAS)에 기초하여 상기 기준 전류(Ir)를 생성할 수 있다. 상기 출력 신호 생성부(322)는 상기 센싱 노드(SAI)의 전압 레벨에 기초하여 상기 출력 신호(SAOUT)를 생성할 수 있다.
상기 전류 비교부(321)는 복제 트랜지스터(P3) 및 기준 트랜지스터(N3)를 포함할 수 있다. 상기 복제 트랜지스터(P3)는 상기 전류 미러(313)를 구성하는 제 1 및 제 2 미러 트랜지스터(P1, P2)와 동일한 종류의 트랜지스터일 수 있고, 상기 기준 트랜지스터(N3)는 상기 전류 조절부(314)를 구성하는 싱크 트랜지스터(N1)와 동일한 종류의 트랜지스터일 수 있다. 예를 들어, 상기 복제 트랜지스터(P3)는 P 채널 모스 트랜지스터일 수 있고, 상기 기준 트랜지스터(N3)는 N 채널 모스 트랜지스터일 수 있다. 상기 복제 트랜지스터(P3)는 소스 및 드레인이 상기 전원전압(VPP) 및 상기 센싱 노드(SAI) 사이에 연결되고, 게이트가 상기 제 1 및 제 2 미러 트랜지스터(P1, P2)의 게이트와 연결될 수 있다. 따라서, 상기 제 1 및 제 2 미러 트랜지스터(P1, P2)를 통해 흐르는 전류에 대응하는 양의 전류가 상기 복제 트랜지스터(P3)를 통해 흐를 수 있다. 상기 전류 비교부(321)는 상기 증폭 전류(Ia)를 소정 비율로 복제하여 상기 복제 전류(Ic)를 생성할 수 있다. 예를 들어, 상기 복제 전류(Ic)의 크기는 상기 증폭 전류(Ia)의 크기보다 작을 수 있다. 본 발명의 실시예에서, 상기 제 1 및 제 2 미러 트랜지스터(P1, P2)는 동일한 사이즈를 가질 수 있고, 상기 복제 트랜지스터(P3)는 상기 제 1 및 제 2 미러 트랜지스터(P1, P2)와 소정 비율로 비례하는 사이즈를 가질 수 있다. 예를 들어, 상기 복제 트랜지스터(P3)의 사이즈는 상기 제 1 및 제 2 미러 트랜지스터(P1, P2)의 사이즈보다 작을 수 있다. 예를 들어, 상기 복제 트랜지스터(P3)의 사이즈와 상기 제 1 및 제 2 미러 트랜지스터(P1, P2)의 사이즈의 비율은 1:2일 수 있으나, 이에 한정하는 것은 아니다.
상기 기준 트랜지스터(N3)는 드레인 및 소스가 상기 센싱 노드(SAI) 및 상기 접지전압(VSS) 사이에 연결되고, 게이트로 상기 바이어스 전압(BIAS)을 수신할 수 있다. 상기 기준 트랜지스터(N3)는 상기 바이어스 전압(BIAS)에 기초하여 상기 기준 전류(Ir)의 크기를 조절할 수 있다. 따라서, 상기 전류 조절부(314)를 통해 흐르는 전류에 대응하는 양의 전류가 상기 기준 트랜지스터(N3)를 통해 흐를 수 있다. 상기 전류 비교부(321)는 상기 전류 조절부(314)를 통해 흐르는 전류와 소정 비율로 비례하는 크기를 갖는 상기 기준 전류(Ir)를 생성할 수 있다. 예를 들어, 상기 전류 비교부(321)는 상기 전류 조절부(314)를 통해 흐르는 전류보다 작은 크기를 갖는 상기 기준 전류(Ir)를 생성할 수 있다. 본 발명의 실시예에서, 상기 기준 트랜지스터(N3)는 상기 싱크 트랜지스터(N1)와 소정 비율로 비례하는 사이즈를 가질 수 있다. 예를 들어, 상기 기준 트랜지스터(N3)의 사이즈는 상기 싱크 트랜지스터(N1)의 사이즈보다 작을 수 있다. 상기 기준 트랜지스터(N3)의 사이즈와 상기 싱크 트랜지스터(N1)의 사이즈의 비율에 따라 상기 기준 전류(Ir)의 크기가 결정될 수 있다. 예를 들어, 상기 기준 트랜지스터(N3)의 사이즈와 상기 싱크 트랜지스터(N1)의 사이즈의 비율은 3:8일 수 있으나, 이에 한정하는 것은 아니다.
상기 전류 조절부(314)를 통해 흐르는 총 전류의 양을 A라고 하자. 상기 기준 트랜지스터(N3)의 사이즈와 상기 싱크 트랜지스터(N1)의 사이즈의 비율이 3:8이고, 상기 복제 트랜지스터(P3)의 사이즈와 상기 제 1 및 제 2 미러 트랜지스터(P1, P2)의 사이즈의 비율이 1:2일 때, 상기 기준 전류의 양은 3A/8일 수 있다. 상기 신호 라인(SL)의 전압 레벨이 상기 리드 전압(VREAD)보다 낮을 때, 상기 증폭 전류(Ia)의 양은 A가 될 수 있다. 따라서, 상기 복제 전류의 양은 A/2일 수 있다. 상기 복제 전류(Ic)는 상기 기준 전류(Ir)보다 크므로 상기 센싱 노드(SAI)의 전압 레벨을 높아질 수 있다. 반대로, 상기 신호 라인(SL)의 전압 레벨이 상기 리드 전압(VREAD)보다 높을 때, 상기 증폭 전류(Ia)의 양은 A/2)가 될 수 있다. 다라서, 상기 복제 전류(Ic)의 양은 A/4일 수 있다. 상기 복제 전류(Ic)는 상기 기준 전류(Ir)보다 작으므로 상기 센싱 노드(SAI)의 전압 레벨이 낮아질 수 있다. 따라서, 상기 전압 비교부(321)는 상기 증폭 회로(310)와 함께 동작하여 상기 신호 라인(SL)의 전압 레벨에 따라 상기 센싱 노드(SAI)의 전압 레벨을 변화시킬 수 있다.
상기 출력 신호 생성부(322)는 리셋부(322-1) 및 래치부(322-2)를 포함할 수 있다. 상기 리셋부(322-1)는 래치 인에이블 신호(LATEN)에 기초하여 상기 출력 신호(SAOUT)를 리셋 시킬 수 있다. 상기 리셋부(322-1)는 상기 래치 인에이블 신호(LATEN)가 디스에이블된 상태일 때 상기 출력 신호(SAOUT)를 로우 레벨로 리셋시킬 수 있다. 상기 리셋부(322-1)는 상기 래치 인에이블 신호(LATEN)가 인에이블된 상태일 때, 리셋 상태를 해제하고, 상기 출력 신호(SAOUT)가 상기 센싱 노드(SAI)의 전압 레벨에 따라 변화되는 전압 레벨을 갖도록 한다. 상기 래치부(322-1)는 상기 센싱 노드(SAI)의 전압 레벨에 따라 출력 신호(SAOUT)의 전압 레벨을 변화시킬 수 있다.
상기 리셋부(322-1)는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 트랜지스터(T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 게이트로 상기 래치 인에이블 신호(LATEN)를 수신하고, 소스로 전원전압(VPP)을 수신하며, 드레인이 노드(SB)와 연결될 수 있다. 상기 제 2 트랜지스터(T2)는 게이트로 상기 래치 인에이블 신호의 반전 신호(LATENB)를 수신하고, 드레인이 상기 센싱 노드(SAI)와 연결되며, 소스가 접지전압(VSS)과 연결될 수 있다. 따라서, 상기 래치 인에이블 신호(LATEN)가 디스에이블된 상태일 때, 상기 제 1 트랜지스터(T1)는 턴온되어 상기 노드(SB)를 전원전압(VPP)으로 구동할 수 있고, 상기 제 2 트랜지스터(T2)는 턴온되어 상기 센싱 노드(SAI)를 접지전압(VSS)으로 구동할 수 있다.
상기 래치부(322-2)는 제 3 트랜지스터(T3), 제 4 트랜지스터(T4) 및 인버터(IV)를 포함할 수 있다. 상기 제 3 트랜지스터(T3)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 4 트랜지스터(T4)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)는 게이트가 상기 노드(SB)와 연결되고, 소스로 상기 전원전압(VPP)을 수신하며, 드레인이 상기 센싱 노드(SAI)와 연결될 수 있다. 상기 제 4 트랜지스터(T4)는 게이트가 상기 센싱 노드(SAI)와 연결되고, 드레인이 상기 노드(SB)와 연결되며, 소스가 상기 접지전압(VSS)과 연결될 수 있다. 상기 인버터(IV)는 상기 노드(SB)의 전압 레벨을 반전시켜 상기 출력 신호(SAOUT)를 출력할 수 있다. 상기 래치 인에이블 신호(LATEN)가 인에이블된 상태일 때, 상기 제 1 및 제 2 트랜지스터(T1, T2)는 턴오프될 수 있다. 상기 센싱 노드(SAI)의 전압 레벨이 하이 레벨일 때 상기 제 4 트랜지스터(T4)가 턴온되고, 상기 노드(SB)의 전압 레벨은 접지전압(VSS)의 레벨이 될 수 있다. 따라서, 상기 인버터(IV)를 통해 하이 레벨의 출력 신호(SAOUT)가 출력되고, 상기 노드(SB)의 전압 레벨에 따라 상기 센싱 노드(SAI)가 하이 레벨로 유지되므로 상기 출력 신호(SAOUT) 또한 하이 레벨을 유지할 수 있다. 상기 센싱 노드(SAI)의 전압 레벨이 로우 레벨일 때 상기 제 4 트랜지스터(T4)는 턴오프될 수 있다.
상기 셀 전류 제어 회로(330)는 상기 출력 신호(SAOUT)에 기초하여 상기 신호 라인(SL)의 전압 레벨을 하강시킬 수 있다. 상기 셀 전류 제어 회로(330)는 디스차지부(331)를 포함할 수 있다. 상기 디스차지부(331)는 상기 출력 신호(SAOUT)에 기초하여 상기 신호 라인(SL)의 전압 레벨을 하강시킬 수 있다. 상기 디스차지부(331)는 제 5 트랜지스터(T5)를 포함할 수 있다. 상기 제 5 트랜지스터(T5)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T5)는 게이트로 상기 출력 신호(SAOUT)를 수신하고, 드레인 및 소스가 상기 접지전압(VSS) 및 상기 신호 라인(SL) 사이에 연결될 수 있다. 상기 제 5 트랜지스터(T5)는 상기 출력 신호(SAOUT)가 하이 레벨일 때 상기 신호 라인(SL)을 상기 접지전압(VSS)과 연결하여, 상기 신호 라인(SL)의 전압 레벨을 하강시킬 수 있다.
상기 셀 전류 제어 회로(330)는 상기 출력 신호(SAOUT)에 기초하여 상기 증폭 회로(310)와 상기 신호 라인(SL)의 연결을 차단시킬 수 있다. 상기 센스 앰프(300)는 센싱 인에이블 신호 생성부(340)를 더 포함할 수 있다. 상기 센싱 인에이블 신호 생성부(340)는 리드 신호(RD) 및 상기 출력 신호(SAOUT)에 기초하여 상기 센싱 인에이블 신호(SAEN)를 생성할 수 있다. 상기 리드 신호(RD)는 상기 신호 라인(SL)과 연결되는 메모리 셀에 저장된 데이터 또는 저항 상태를 리드하기 위해 리드 동작 중에 인에이블될 수 있는 신호로서, 외부 장치로부터 인가된 리드 커맨드에 기초하여 생성될 수 있다. 상기 셀 전류 제어 회로(330)는 전류 차단 스위치(332)를 더 포함할 수 있다. 상기 전류 차단 스위치(332)는 상기 센싱 인에이블 신호(SAEN)에 기초하여 상기 증폭 회로(310)와 상기 신호 라인(SL)을 연결할 수 있다. 상기 전류 차단 스위치(332)는 일 단이 상기 증폭 회로(310)의 출력 노드(ON)와 연결되고, 타 단이 상기 신호 라인(SL)과 연결될 수 있다. 예를 들어, 상기 전류 차단 스위치(332)는 상기 센싱 인에이블 신호(SAEN)가 인에이블된 상태일 때, 상기 증폭 회로(310)와 상기 신호 라인(SL)을 연결할 수 있다. 상기 전류 차단 스위치(332)는 상기 센싱 인에이블 신호(SAEN)가 디스에이블된 상태일 때, 상기 증폭 회로(310)와 상기 신호 라인(SL)의 연결을 차단시킬 수 있다. 상기 센싱 인에이블 신호 생성부(340)는 앤드 게이트(AND)를 포함할 수 있다. 상기 앤드 게이트(AND)는 상기 출력 신호의 반전 신호와 상기 리드 신호를 수신하여 상기 센싱 인에이블 신호를 생성할 수 있다. 상기 센싱 인에이블 신호 생성부(340)는 상기 출력 신호(SAOUT)가 로우 레벨이고 상기 리드 신호(RD)가 하이 레벨로 인에이블되었을 때, 상기 센싱 인에이블 신호(SAEN)를 하이 레벨로 인에이블시킬 수 있다. 상기 센싱 인에이블 신호 생성부(340)는 상기 출력 신호(SAOUT)가 하이 레벨로 변화될 때 상기 센싱 인에이블 신호(SAEN)를 로우 레벨로 디스에이블시킬 수 있다.
도 4는 본 발명의 실시예에 따른 센스 앰프(300) 및 비휘발성 메모리 장치(1)의 동작을 보여주는 타이밍도이다. 도 1 내지 도 4를 참조하여, 본 발명의 실시예에 따른 센스 앰프(300) 및 비휘발성 메모리 장치(1)의 리드 동작을 설명하면 다음과 같다. 리드 동작이 수행되지 않을 때, 상기 리드 신호(RD) 및 래치 인에이블 신호(LATEN)는 로우 레벨로 디스에이블될 수 있다. 따라서, 상기 센싱 인에이블 신호(SAEN)는 디스에이블된 상태이고, 상기 출력 신호(SAOUT)는 상기 리셋부(322-1)에 의해 로우 레벨로 리셋될 수 있다.
상기 비휘발성 메모리 장치(1)의 리드 동작이 수행되면, 상기 리드 신호(RD)가 인에이블될 수 있고, 비트라인 선택 신호(BLS)가 인에이블될 수 있다. 상기 리드 신호(RD)가 인에이블되면, 상기 센싱 인에이블 신호(SAEN)가 인에이블될 수 있고, 상기 인에이블 스위치(315)는 전류 경로를 형성하여 상기 증폭 회로(310)를 활성화시킬 수 있다. 또한, 상기 전류 차단 스위치(332)는 상기 증폭 회로(310)와 상기 신호 라인(SL)을 연결하고, 상기 신호 라인(SL)은 상기 컬럼 스위치(120)를 통해 특정 메모리 셀과 연결되는 비트라인(BL)과 연결될 수 있다. 상기 신호 라인(SL)은 상기 증폭 회로(310)의 제 1 입력부(311)를 구성하는 제 1 입력 트랜지스터(IN1)의 게이트 및 드레인과 연결되므로, 상기 신호 라인(SL)은 상기 증폭 회로(310)에 의해 상기 리드 전압(VREAD)에 대응하는 전압 레벨로 프리차지될 수 있다. 이후, 워드라인 선택 신호(WLS)가 인에이블되고, 래치 인에이블 신호(LATEN)가 인에이블될 수 있다. 상기 워드라인 선택 신호(WLS)가 인에이블되면, 상기 특정 메모리 셀은 로우 스위치(130)를 통해 글로벌 워드라인(GWL)과 연결될 수 있고, 상기 메모리 셀을 통해 전류가 흐를 수 있다.
상기 메모리 셀이 고저항 상태일 때, 상기 메모리 셀을 통해 상대적으로 적은 전류가 흐를 수 있고, 상기 메모리 셀이 저저항 상태일 때 상대적으로 많은 전류가 흐를 수 있다. 상기 메모리 셀이 고저항 상태일 때, 상기 신호 라인(SL)을 통해 상대적으로 적은 전류가 흘러나갈 수 있고, 상기 신호 라인(SL)의 전압 레벨은 상기 리드 전압(VREAD)보다 상대적으로 높아질 수 있다. 따라서, 상기 출력 노드(ON)를 통해 흐르는 증폭 전류(Ia)의 양은 적을 수 있고, 상기 복제 전류(Ic)의 크기는 상기 기준 전류(Ir)의 크기보다 작을 수 있다. 따라서, 상기 센싱 노드(SAI)는 상대적으로 낮은 레벨을 가질 수 있다. 상기 센싱 노드(SAI)의 전압 레벨이 낮을 때, 상기 래치부(322-2)는 턴오프되므로, 상기 출력 신호(SAOUT)는 로우 레벨로 유지되고, 상기 센싱 인에이블 신호(SAEN)의 인에이블 상태도 그대로 유지될 수 있다.
상기 메모리 셀이 저저항 상태일 때, 도 2에 도시된 것과 같이 턴온되고, 상기 메모리 셀을 통해 급격하게 많은 전류가 흐를 수 있다. 상기 메모리 셀이 저저항 상태일 때, 상기 신호 라인(SL)을 통해 상대적으로 많은 전류가 흘러나갈 수 있고, 상기 신호 라인(SL)의 전압 레벨은 상기 리드 전압(VREAD)보다 상대적으로 낮아질 수 있다. 따라서, 상기 출력 노드(ON)를 통해 흐르는 증폭 전류의 양은 많아질 수 있고, 상기 복제 전류(Ic)의 크기는 상기 기준 전류(Ir)의 크기보다 클 수 있다. 따라서, 상기 센싱 노드(SAI)는 상대적으로 높은 레벨을 가질 수 있다. 상기 센싱 노드(SAI)의 전압 레벨이 높을 때, 상기 래치부(322-2)의 제 3 및 제 4 트랜지스터(T3, T4)는 턴온될 수 있고, 상기 인버터(IV)를 통해 하이 레벨을 갖는 출력 신호(SAOUT)가 생성될 수 있다. 상기 디스차지부(331)는 상기 출력 신호(SAOUT)에 기초하여 상기 신호 라인(SL)을 접지전압(VSS)으로 디스차지시킬 수 있다. 또한, 하이 레벨을 갖는 출력 신호(SAOUT)가 생성되면, 상기 센싱 인에이블 신호 생성부(340)는 상기 센싱 인에이블 신호(SAEN)를 디스에이블시킬 수 있다. 상기 전류 차단 스위치(332)는 상기 증폭 회로(310)와 상기 신호 라인(SL)의 연결을 차단시킬 수 있다. 상기 메모리 셀이 저저항 상태로 센싱되어 출력 신호(SAOUT)의 레벨이 변하면 즉시, 상기 디스차지부(331)는 상기 신호 라인(SL)을 디스차지시키고, 상기 전류 차단 스위치(332)는 상기 증폭 회로(310)와 상기 신호 라인(SL)의 연결을 차단시킬 수 있다. 따라서, 상기 신호 라인(SL)으로 추가적으로 유입되는 전류는 차단되고, 상기 신호 라인(SL)의 전압 레벨이 하강될 수 있다. 이에 의해, 상기 메모리 셀을 통해 흐르는 전류가 효과적으로 감소될 수 있고, 상기 메모리 셀을 통해 많은 전류가 과도하게 흐르는 것을 방지하여 상기 메모리 셀의 내구성을 유지시킬 수 있다.
도 5는 본 발명의 실시예에 따른 센스 앰프(300) 및 비휘발성 메모리 장치(1)를 구비하는 메모리 카드 시스템(4100)의 구성을 보여주는 도면이다. 도 5를 참조하면, 메모리 카드 시스템(4100)은 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함할 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 6은 본 발명의 실시예에 따른 센스 앰프(300) 및 비휘발성 메모리 장치(1)를 구비하는 전자 장치의 구성을 보여주는 도면이다. 도 6을 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 메모리(4220)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 8 및 도 9를 참조하여 설명하기로 한다.
도 7은 본 발명의 실시예에 따른 센스 앰프(300) 및 비휘발성 메모리 장치(1)를 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 7을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작 속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 8은 본 발명의 실시예에 따른 센스 앰프(300) 및 비휘발성 메모리 장치(1)를 구비하는 전자 시스템 블록도이다. 도 8을 참조하면, 상기 전자 시스템(4400)은 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함할 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나로 적용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 리드 전압과 신호 라인의 전압 레벨을 비교 증폭하여 증폭 전류를 생성하는 증폭 회로;
    상기 증폭 전류를 소정 비율로 복제하여 복제 전류를 생성하고, 상기 복제 전류 및 기준전류에 기초하여 출력 신호를 생성하는 센싱 제어 회로; 및
    상기 출력 신호에 기초하여 상기 신호 라인의 전압 레벨을 하강시키는 셀 전류 제어 회로를 포함하는 센스 앰프.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 증폭 회로는 제 1 입력부, 제 2 입력부 및 출력 노드를 포함하고, 상기 제 1 입력부는 상기 신호 라인 및 상기 출력 노드와 연결되고, 상기 제 2 입력부는 상기 리드 전압을 수신하며,
    상기 증폭 회로는 상기 출력 노드로 상기 증폭 전류를 공급하는 전류 미러;
    바이어스 전압에 기초하여 상기 제 1 및 제 2 입력부와 공통 연결되는 공통 노드로부터 접지전압으로 흐르는 전류를 제어하는 전류 조절부; 및
    센싱 인에이블 신호에 기초하여 상기 증폭 회로를 인에이블시키는 인에이블 스위치를 포함하는 센스 앰프.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 센싱 제어 회로는 상기 증폭 전류에 기초하여 상기 복제 전류를 생성하고, 상기 복제 전류와 상기 기준전류를 비교하여 센싱 노드의 전압 레벨을 변화시키는 전류 비교부; 및
    래치 인에이블 신호 및 상기 센싱 노드의 전압 레벨에 기초하여 상기 출력 신호를 생성하는 출력 신호 생성부를 포함하는 센스 앰프.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 전류 비교부는 바이어스 전압에 기초하여 상기 기준 전류를 생성하는 센스 앰프.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 출력 신호 생성부는, 상기 래치 인에이블 신호에 기초하여 상기 출력 신호를 리셋 시키는 리셋부; 및
    상기 센싱 노드의 전압 레벨에 기초하여 상기 출력 신호의 전압 레벨을 변화시키는 래치부를 포함하는 센스 앰프.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 셀 전류 제어 회로는 상기 출력 신호에 기초하여 상기 신호 라인의 전압 레벨을 하강시키는 디스차지부를 포함하는 센스 앰프.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    리드 신호 및 상기 출력 신호에 기초하여 센싱 인에이블 신호를 생성하는 센싱 인에이블 신호 생성부를 더 포함하는 센스 앰프.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 셀 전류 제어 회로는 상기 센싱 인에이블 신호에 기초하여 상기 증폭 회로와 상기 신호 라인의 연결을 차단시키는 전류 스위치를 더 포함하는 센스 앰프.
  10. 리드 전압 및 신호 라인의 전압 레벨에 따라 출력 노드로 증폭 전류를 공급하는 증폭 회로;
    상기 증폭 전류 및 기준 전류에 기초하여 센싱 노드의 전압 레벨을 변화시키는 전류 비교부;
    상기 센싱 노드의 전압 레벨에 기초하여 출력 신호를 생성하는 출력 신호 생성부; 및
    상기 출력 신호에 기초하여 상기 신호 라인의 전압 레벨을 하강시키는 셀 전류 제어 회로를 포함하는 센스 앰프.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 증폭 회로는 상기 신호 라인과 연결되는 제 1 입력부;
    상기 리드 전압을 수신하는 제 2 입력부; 및
    상기 제 1 입력부와 연결되는 출력 노드로 상기 증폭 전류를 공급하는 전류 미러를 포함하고,
    상기 전류 미러는 드레인 및 소스가 전원전압 및 상기 출력 노드 사이에 연결되는 제 1 미러 트랜지스터; 및
    상기 드레인 및 소스가 상기 전원전압 및 상기 제 2 입력부 사이에 연결되고, 게이트가 상기 제 1 미러 트랜지스터의 게이트 및 상기 제 2 입력부와 연결되는 제 2 미러 트랜지스터를 포함하는 센스 앰프.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 전류 비교부는 복제 트랜지스터를 포함하고,
    상기 복제 트랜지스터는 드레인 및 소스가 상기 전원전압과 상기 센싱 노드 사이에 연결되고, 게이트가 상기 제 1 및 제 2 미러 트랜지스터의 게이트와 연결되는 센스 앰프.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복제 트랜지스터는 상기 제 1 및 제 2 미러 트랜지스터와 소정 비율로 비례하는 사이즈를 갖는 센스 앰프.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 증폭 회로는 바이어스 전압에 기초하여 상기 제 1 및 제 2 입력부가 공통으로 연결되는 공통 노드로부터 접지전압으로 흐르는 전류를 조절하는 전류 조절부를 더 포함하고,
    상기 전류 조절부는 드레인 및 소스가 상기 공통 노드 및 상기 접지전압 사이에 연결되고, 게이트로 상기 바이어스 전압을 수신하는 싱크 트랜지스터를 포함하는 센스 앰프.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 전류 비교부는 기준 트랜지스터를 포함하고,
    상기 기준 트랜지스터는 드레인 및 소스가 상기 센싱 노드 및 상기 접지전압 사이에 연결되고, 게이트로 상기 바이어스 전압을 수신하는 센스 앰프.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 기준 트랜지스터는 상기 싱크 트랜지스터와 소정 비율로 비례하는 사이즈를 갖는 센스 앰프.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 출력 신호 생성부는 래치 인에이블 신호에 기초하여 상기 출력 신호를 리셋시키는 리셋부; 및
    상기 센싱 노드의 전압 레벨에 기초하여 상기 출력 신호의 전압 레벨을 변화시키는 래치부를 포함하는 센스 앰프.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 셀 전류 제어 회로는 상기 출력 신호에 기초하여 상기 신호 라인의 전압 레벨을 하강시키는 디스차지부를 포함하는 센스 앰프.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    리드 신호 및 상기 출력 신호에 기초하여 센싱 인에이블 신호를 생성하는 센싱 인에이블 신호 생성부를 더 포함하는 센스 앰프.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 셀 전류 제어 회로는 상기 센싱 인에이블 신호에 기초하여 상기 증폭 회로와 상기 신호 라인의 연결을 차단시키는 전류 스위치를 더 포함하는 센스 앰프.
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