KR100738963B1

KR100738963B1 - 반도체 메모리 장치

Info

Publication number: KR100738963B1
Application number: KR1020060019444A
Authority: KR
Inventors: 조호엽
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-28
Filing date: 2006-02-28
Publication date: 2007-07-12
Also published as: US7580306B2; US7869295B2; US20090296508A1; US20070201291A1

Abstract

본 발명은 오버드라이빙 동작을 위해 비트라인 센스앰프의 구동전압이 높아진 다음 디스차지되는 것을 최적화시켜, 에러를 방지할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은, 센스앰프 전원입력단을 통해 구동전압을 인가받으며, 두 입력라인에 인가된 신호 차이를 감지하여 증폭하기 위한 센스앰프; 전원전압을 이용하여, 구동전압과 상기 구동전압보다 높은 레벨의 오버드라이빙 전압을 상기 센스앰프 전원입력단을 통해 상기 센스앰프로 제공하기 위한 센스앰프 전압제공부; 및 오버드라이빙 동작을 위해 상기 센스앰프 전원입력단이 상기 오버드라이빙 전압에 응답하는 전원레벨로 상승한 이후, 상기 전원전압의 레벨에 응답하여, 상기 센스앰프 전원입력단이 상기 구동전압 레벨로 유지될 수 있도록 동작하는 구동전압 제어부를 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 오버드라이빙, 센스앰프, 디스차지.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

도1은 일반적인 반도체 메모리 장치의 블럭구성도,

도2는 종래기술에 의한 센스앰프회로의 블럭구성도,

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도,

도4는 도3에 도시된 디스차지 제어부의 내부회로도,

도5는 도3에 도시된 타이밍 제공회로의 내부회로도,

도6은 도3에 도시된 전압레벨 감지부를 나타내는 내부회로도,

도7은 도3에 도시된 비트라인 센스앰프와 비트라인 센스앰프 전원회로부를 나타내는 내부회로도,

도8은 도3에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.

< 도면의 주요부분에 대한 부호의 설명 >

100 : 디스차지부

200 : 비트라인 센스앰프 전압제공부

300 : 비트라인 센스앰프

본 발명은 반도체 메모리 장치(Semiconductor Memory Device)에 관한 것으로, 특히 반도체 메모리 장치의 비트라인 센스앰프(Bit-Line Sense Amplifier)의 전원(power)을 제공하는 회로에 관한 것이다.

반도체에 관한 기술이 발달함에 따라, 반도체 메모리 장치에 저장할 수 있는 메모리 셀(memory cell)의 수는 점점 증가하게 된다. 이를 위해 반도체 메모리 장치를 제조할 때에 한 데이터(data)를 저장할 수 있는 단위 셀(unit cell)의 크기는 기술이 허용하는 한 최대한으로 작게 디자인하여, 하나의 반도체 메모리 장치에 최대한 많은 단위 셀이 집적되도록 하고 있다. 따라서 서브미크론급(sub-micron) 이하로 디자인되어 매우 미세화한 하나의 단위 셀에 저장되는 데이터에 대응하는 신호의 크기는 매우 작다. 한편 이러한 데이터 신호를 반도체 메모리 장치의 외부로 출력하기 위해서는, 단위셀의 데이터를 감지하고 증폭하는 동작이 반드시 필요하게 된다. 단위셀의 데이터를 감지하고 증폭하기 위해 배치되는 보편적인 회로가 센스앰프(sense amplifier)이다.

또한 다른 한편으로는 반도체 메모리 장치가 소비하는 전력의 양은 점점 줄어들도록 요구받고 있다. 이를 위해 반도체 메모리 장치가 동작할 때에 사용하는 전원전압의 크기는 계속 줄어들고 있는 실정이며, 최근에는 전원전압 1.5V 이하로 동작하는 반도체 메모리 장치가 개발되고 있다. 그러나 반도체 메모리 장치가 사용 하는 전원전압의 전위가 줄어들고 있기 때문에 소비전력은 줄어들었지만, 데이터를 입출력시키기 위한 동작 타이밍은 증가할 수 있는 문제점이 나타난다.

소비전력의 요구 조건과 데이터의 입출력 타이밍 요구조건을 만족시키기 위한 몇가지 아이디어가 반도체 메모리 장치에 적용되고 있는데, 그중 하나가 오버드라이빙(over driving) 동작에 관한 것이다.

오버드라이빙 동작은 실제 동작시 필요한 내부 전원레벨보다 일시적으로 높은 레벨의 전압을 인가하여 동작타이밍을 줄이거나 또는 최적화하는 방법을 말한다. 전술한 센스앰프가 단위셀의 데이터를 감지 및 증폭하는 초기단계에 일시적으로 센스앰프의 구동전압 레벨을 높여서, 센스앰프가 보다 빠르게 감지 및 증폭동작이 이루어 질 수 있도록 하는 것이다.

이를 위해서는 센스앰프에 구동전압을 제공하는 회로가 타이밍별로 구간을 나누어서 각기 다른 전압을 제공할 수 있어야 한다.

도1은 통상적인 반도체 메모리 장치의 센스앰프에 관련된 구성을 간략하게 개시한 블럭구성도이다.

도1을 참조하여 살펴보면, 통상적으로 반도체 메모리 장치는 다수의 단위셀이 어레이된 셀영역(10)과, 셀영역(10)의 단위셀에 저장된 데이터 신호를 감지 및 증폭하기 위한 센스앰프가 다수 배치된 센스앰프부(20)와, 센스앰프부(20)에 의해 증폭된 데이터 신호를 외부로 출력시키기 위한 데이터 입출력부(40)와, 센스앰프부(20)에 구동전압을 제공하기 위한 센스앰프 전압제공부(30)을 구비한다.

셀영역(10)에는 다수의 단위셀들이 어레이되어 있으며, 입력된 어드레스에 대응하여 선택된 단위셀에 있는 데이터 신호를 비트라인 센스앰프부(20)에서 감지 및 증폭하고, 이를 데이터 입출력부(40)에서 전달받아 외부로 출력하게 되는 것이다. 이때 비트라인 센스앰프부(20)의 구동을 위한 구동전압은 센스앰프 전압제공부(30)로부터 제공된다.

도2는 종래기술에 의한 센스앰프회로의 블럭구성도이다.

도2를 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 전술한 바와 같이, 다수의 단위셀들을 구비하는 셀영역(10)과, 단위셀에 저장된 데이터 신호를 감지 및 증폭하기 위한 비트라인 센스앰프(21)과, 센스앰프(21)의 구동전압(RTO,SB)를 제공하기 위한 센스앰프 전압제공부(30)를 구비한다. 실제 도 1의 비트라인 센스앰프부(20)에는 다수의 센스앰프가 배치되어 있으나, 편의상 여기서는 하나의 센스앰프(21)만 개시하였다.

먼저, 센스앰프 전압제공부(30)에서 센스앰프(21)의 구동을 위해 구동전압(RTO,SB)을 비트라인 센스앰프(21)로 제공한다. 여기서 구동전압(RTO)은 전원전압에 대응하는 전압레벨을 가지고 있으며, 구동전압(SB)는 접지전압에 대응하는 전압레벨을 가지고 있다.

그래서 어드레스가 입력되면 그 어드레스정보에 대응하는 단위셀(예를 들어 11)이 선택되고, 선택된 단위셀(11)에 저장된 데이터신호가 비트라인(BL)에 인가된다.

이어서, 비트라인 센스앰프(21)는 데이터 신호가 인가된 비트라인(BL)과 데이터 신호가 인가되지 않은 비트라인바(/BL)의 신호 차이를 감지하고, 감지한 결과 에 대응하여 비트라인쌍(BL,/BL)을 각각 하이레벨과 로우레벨로 증폭한다.

이 때, 전술한 바와 같이 반도체 메모리 장치의 전원전압 레벨이 점점 낮아지고 있는 추세이기 때문에, 그에 대응하여 구동전압(RTO)도 낮아지고, 그로 인해비트라인 센스앰프(21)가 비트라인쌍(BL,/BL)을 각각 하이레벨과 로우레벨로 증폭하는데 많은 시간이 걸리게 된다. 즉, 낮아진 전원전압레벨로 인해 비트라인쌍의 전압차이가 작게되어, 이를 감지 및 증폭함에 있어서 시간이 많이 소요되는 문제가 발생한다.

이를 해결하기 위해, 전술한 오버드라이빙(over driving) 기법을 적용하여, 비트라인 센스앰프가 비트라인쌍(BL,/BL)의 전압레벨 차이를 감지하고 증폭하는 초기에는 센스앰프 전압제공부(30)에서 구동전압(RTO)으로 높은 레벨의 전압을 제공하고, 이후에는 원래 센스앰프가 동작할 때에 사용되는 전압레벨로 구동전압(RTO)을 환원시킨다.

통상적으로 높은 레벨의 구동전압(RTO)으로는 반도체 메모리장치로 입력되는 외부공급 전원전압(VDD) 레벨을 사용하거나 또는 반도체 메모리장치의 주변회로 전원전압(Vperi)을 사용한다. 상기 주변회로 전원전압(Vperi)은 입출력버퍼나 디코더 등 주변회로 영역(peripheral region)에 공급되는 전원전압이다. 그리고 환원되는 구동전압(RTO)의 전압레벨로 메모리 장치의 내부 코어영역(core region)에서 사용되는 코어전압(VCORE)을 사용한다. 코어전압(VCORE)은 전원전압(VDD)보다 소정 레벨만큼 낮은 전압레벨을 유지하는 전압으로 메모리 장치의 코어영역의 구동에 사용된다.

이렇게 비트라인 센스앰프가 비트라인쌍(BL,/BL)의 전압레벨 차이를 감지하고 증폭하는 초기 즉 오버드라이빙 구간에 원래 구동되는 전압레벨보다 높은 전압을 이용함에 따라, 오버드라이빙 구간이후에 원래의 구동전압레벨로 원위치시키는 회로가 부가적으로 필요하게 되었다.

센스앰프 전압제공부(30)에서는 오버드라이빙 구간동안 높은 레벨의 비트라인 센스앰프 구동전압(RTO)를 제공하고, 오버드라이빙 구간 이후에는 원래 레벨의 비트라인 센스앰프 구동전압(RTO)가 비트라인 센스앰프로 인가되도록 일정한 레벨만큼 디스차지(discharge) 시키는 동작도 수동하고 있다.

종래기술에 의한 반도체 메모리 장치는 센스앰프 전압제공부(30)에서 일정한 타이밍을 정해서 높아진 비트라인 센스앰프 구동전압(RTO) 레벨을 디스차지시키고 있다.

그러나, 반도체 메모리 장치가 사용하는 전원전압과 코어전압이 노이즈 등으로 인해 레벨이 흔들릴 수 있고, 또한 적용되는 시스템에 따라서 전원전압과 코어전압이 바뀌게 될 때에, 일정한 타이밍을 정해서 높아진 비트라인 센스앰프 구동전압(RTO) 레벨을 디스차지시키는 동작으로 인해 비트라인 센스앰프의 감지 및 증폭동작이 원활히 수행되지 못하는 문제가 발생하게 된다.

또한 상대적으로 비트라인 센스앰프 구동전압(RTO) 레벨을 너무 많이 디스차지시키는 현상이 발생하면, 오버드라이빙 이후 비트라인 센스앰프의 후속 동작에 에러가 생길 수도 있는 것이다.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 오버드라이빙동작을 위해 비트라인 센스앰프의 구동전압이 높아진 다음 디스차지되는 것을 최적화시켜, 에러를 방지할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 최적의 타이밍구간동안 오버드라이빙을 실시하고 오버드라이빙동작 후의 비트라인 센스앰프의 동작을 안정화한 반도체 메모리장치를 제공함에 있다.

본 발명의 또다른 목적은 오버드라이빙 전압 자체의 디스차지동작을 최적화시켜 센스앰프의 신뢰성있는 센싱동작으로 가능하게 하는 반도체 메모리장치를 제공함에 있다.

본 발명의 또다른 목적은 오버드라이빙전압에 대한 디스차지구간을 조정가능하도록 하여 최적의 구간을 확보할 수 있는 반도체 메모리장치를 제공함에 있다.

본 발명은 전술한 과제를 달성하기 위해, 센스앰프 전원입력단을 통해 구동전압을 인가받으며, 두 입력라인에 인가된 신호 차이를 감지하여 증폭하기 위한 센스앰프; 전원전압을 이용하여, 구동전압과 상기 구동전압보다 높은 레벨의 오버드라이빙 전압을 상기 센스앰프 전원입력단을 통해 상기 센스앰프로 제공하기 위한 센스앰프 전압제공부; 및 오버드라이빙 동작을 위해 상기 센스앰프 전원입력단이 상기 오버드라이빙 전압에 응답하는 전원레벨로 상승한 이후, 상기 전원전압의 레 벨의 감지동작에 응답하여, 상기 센스앰프 전원입력단이 상기 구동전압 레벨로 유지될 수 있도록 동작하는 구동전압 제어부를 구비하는 반도체 메모리 장치를 제공한다.

또한 본 발명은 센스앰프 전원입력단을 통해 구동전압을 인가받으며, 두 입력라인에 인가된 신호 차이를 감지하여 증폭하기 위한 센스앰프; 전원전압을 이용하여, 구동전압과 상기 구동전압보다 높은 레벨의 오버드라이빙 전압을 상기 센스앰프 전원입력단을 통해 상기 센스앰프로 제공하기 위한 센스앰프 전압제공부; 상기 전원전압 레벨을 감지하기 위한 전압감지부; 및 상기 전압 감지부의 감지상태에 대응하는 타이밍을 이용하여 상기 센스앰프 전원입력단의 전압레벨이 상기 오버드라이빙 전압레벨에서 상기 구동전압 레벨로 감압 되도록 동작하는 타이밍 제어부를 구비하는 반도체 메모리 장치를 제공한다.

또한 본 발명에 의해서 노멀전압을 이용하여 동작을 수행하되, 동작시간을 줄이기 위해 소정구간 상기 노멀전압보다 높은 레벨의 오버드라이빙 전압으로 동작을 수행하는 동작회로; 상기 오버드라이빙 전압레벨을 감지하는 감지수단; 및 상기 동작회로에서 상기 오버드라이빙 전압에 의해 승압된 모든 노드를 상기 감지수단에 의해 감지된 결과에 대응하여, 상기 노멀 전압 레벨로 감압하도록 제어하는 감압 제어회로를 구비한 반도체 집적회로를 제공한다.

또한, 본 발명에 의해서 노멀 구동전압보다 소정레벨로 승압한 오버드라이빙 전압을 이용하여 제1 데이터 억세스 동작을 수행하는 단계; 상기 오버드라이빙 전압 레벨을 감지하는 단계; 상기 감지된 결과에 대응하는 구간신호를 생성하는 단 계; 상기 구간신호에 대응하여 상기 오버드라이빙 전압 레벨로 승압한 노드를 상기 노멀 구동전압 레벨로 감압하는 단계; 및 상기 노멀 구동전압 레벨을 이용하여 제2 데이터 억세스 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도이다.

도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 센스앰프 전원입력단(RTO)을 통해 구동전압을 인가받으며, 두 입력라인에 인가된 신호 차이를 감지하여 증폭하기 위한 센스앰프(300)와, 전원전압을 이용하여 구동전압과 구동전압보다 높은 레벨의 오버드라이빙 전압을 센스앰프 전원입력단(RTO)을 통해 센스앰프(300)로 제공하기 위한 센스앰프 전압제공부(200)와, 오버드라이빙 동작을 위해 센스앰프 전원입력단(RTO)이 오버드라이빙 전압에 응답하는 전원레벨로 상승한 이후, 전원전압의 레벨에 응답하여, 센스앰프 전원입력단(RTO)이 구동전압 레벨로 유지될 수 있도록 동작하는 구동전압 제어부(100)를 구비한다.

상기 구동전압 제어부(100)는 전원전압 레벨을 감지하기 위한 전압감지부(130)와, 전압감지부(130)의 감지상태에 대응하는 타이밍을 제공하기 위한 타이밍 제공 회로부(120)와, 타이밍제공 회로부(120)에서 제공되는 타이밍에 대응하여, 센스앰프 전원입력단(RTO)의 전압레벨이 오버드라이빙 전압레벨에서 구동전압 레벨로 감압 되도록 디스차지 동작하는 디스차지 제어부(110)를 구비한다.

도4는 도3에 도시된 디스차지 제어부(110)의 내부회로도이다.

도4를 참조하여 살펴보면, 디스차지 제어부(110)는 기준신호(VREFC)와 피드백신호(HALFVCORE)를 비교하여 비교신호(ONB0)를 출력하기 위한 신호비교부(111)와, 상기 비교신호(ONB0)에 응답하여, 센스앰프 전원입력단(RTO)의 전압레벨이 상기 오버드라이빙 전압레벨에서 구동전압 레벨로 감압 되도록, 센스앰프 전원입력단(RTO)과 연결되는 신호출력단(VCORE)을 디스차지시키기 위한 디스차지부(112)와, 타이밍제공 회로부(120)에서 제공되는 타이밍신호 VCLAMPEN에 응답하여, 디스차지부(112)의 인에이블을 제어하기 위한 인에이블부(114)와, 디스차지부(112)의 신호출력단에 인가되는 전압레벨을 소정 전압으로 분배하여 피드백신호(HALFVCORE)로 출력하기 위한 피드백회로부(113)을 구비한다.

인에이블부(114)는 타이밍제공 회로부(120)에서 제공되는 타이밍신호 VCLAMPEN에 응답하여, 신호비교부(111)를 선택적으로 인에이블시키는 것을 특징으로 한다.

인에이블부(114)는 신호비교부(114)를 인에이블시키기 위한 제1 인에이블부(114a)와, 디스차지부(112)를 인에이블시키기 위한 제2 인에이블부(114b)를 구비한다.

디스차지부(112)는 비교신호(ONB0)를 게이트로 인가받아 신호출력단(VCORE) 과 접지전압(VSS)을 연결시키기 위한 앤모스(NMOS)트랜지스터를 구비한다.

제1 인에이블부(114a)는 타이밍제공 회로부(120)에서 제공되는 타이밍신호 VCLAMPEN에 응답하여, 디스차지부(112)에 구비된 모스트랜지스터의 게이트를 접지전압(VSS)과 연결시키기 위한 앤모스(NMOS)트랜지스터를 구비한다.

신호비교부(111)는 제1 전류(I1) 및 제2전류(I2)를 제공하기 위한 제1 전류미러(111a)와, 제3 전류(I3) 및 제4 전류(I4)를 제공하기 위한 제2 전류미러(111b)와, 기준신호(VREFC)에 대응하여 제1 전류미러(111a)에서 제공되는 제1 전류(I1)의 양을 조절하여 흐르게 하기 위한 제1 신호입력부(111c)와, 피드백신호(HALFVCORE)에 대응하여 제2 전류미러(111b)에서 제공되는 제3 전류(I3)의 양을 조절하여 흐르게 하기 위한 제2 신호입력부(111d)와, 제1 전류미러(111a)에서 제공되는 제2 전류(I2)와, 제2 전류미러(111b)에서 제공되는 제4 전류(I4)중에서 제2 전류(I2)를 미러링한 양만큼의 전류를 흐르게 하기 위한 제3 전류미러(111e)와, 타이밍제공 회로부(120)에서 제공되는 타이밍 신호 VCLAMPEN에 응답하여, 제1 신호입력부(111c)와 제2 신호입력부(111d)에 의해 제공되는 전류를 방전시키기 위한 전류방전부(111f)를 구비한다.

제1 인에이블부(114a)는 타이밍 신호(VCLAMPEN)에 응답하여 제1 전류미러(111a)와 제2 전류미러(111b)를 각각 인에이블시키기 위한 2개의 모스트랜지스터를 구비한다. 또한, 제2 인에이블부(114b)는 디스차지부(112)를 선택적으로 인에이블시키기 위한 모스트랜지스터를 구비한다.

또한, 제1 전류미러(111a)와 제2 전류미러(111b)는 각각 피모스트랜지스터를 이용하여 전류를 미러링하는 것을 특징으로 한다. 또한, 제3 전류미러(111e)는 앤모스트랜지스터를 이용하여 전류를 미러링하는 것을 특징으로 한다.

제1 신호입력부(111c)는 게이트로 기준신호(VREFC)를 입력받아 제1 전류(I1)의 양을 조절하기 위한 앤모스트랜지스터를 구비한다. 제2 신호입력부(111d)는 게이트로 피드백신호(HALFVCORE)를 입력받아 제2 전류(I2)의 양을 조절하기 위한 앤모스트랜지스터를 구비한다.

피드백회로부(113)는 신호출력단(VCORE)과 접지전압(VSS) 사이에 직렬연결된 2개의 모스트랜지스터를 구비하며, 직렬연결된 2개의 모스트랜지스터의 공통노드에서 피드백신호(HALFVCORE)를 제공하는 것을 특징으로 한다. 상기 2개의 모스트랜지스터는 각각 다이오드접속된 앤모스트랜지스터로 구성된다. 피드백회로부는 신호출력단(VCORE)과 접지전압(VSS) 사이에 직렬연결된 2개의 캐패시터를 더 구비하며, 직렬연결된 2개의 캐패시터의 공통노드는 직렬연결된 2개의 모스트랜지스터의 공통노드에 연결되는 것을 특징으로 한다.

도5는 도3에 도시된 타이밍제공 회로부(120)의 내부회로도이다.

도5를 참조하여 살펴보면, 타이밍제공 회로부(120)는 제어신호(SATVB)를 제1 타이밍동안 지연시킨 후, 전압감지부(130)의 감지상태에 대응하는 신호(HVDDDETB)에 응답하여, 선택적으로 전달하기 위한 제1 타이밍 회로부(121)와, 제1 타이밍 회로부(121)에서 전달된 신호를 제2 타이밍동안 지연시킨 후 전달하기 위한 제2 타이밍 회로부(122)와, 제2 타이밍 회로부(122)에서 제공되는 신호와 상기 제어신호(SATVB)를 조합하여 타이밍신호(VCLAMPEN)로 출력하기 위한 신호조합부(123)를 구 비한다. 도 5에 도시된 바와 같이, 상기 제1타이밍 회로부(121)와 제2타이밍회로부(122)는 각각 펄스발생회로로 실시되었다.

도 5에서, 제1타이밍회로부(121)와 제2타이밍회로부(122)의 제1타이밍 및 제2타이밍구간을 조절하게 되면, 결과적으로 도 8의 타이밍신호(VCLAMPEN)의 펄스구간을 조정가능하게 되며, 이 구간을 조정함에 의해 최적의 오버드라이빙 제어동작이 가능하게 되며, 상세한 내용은 후술될 것이다.

도6은 도3에 도시된 전압레벨 감지부를 나타내는 내부회로도이다.

도6을 참조하여 살펴보면, 전압감지부(130)는 전원전압(VDD) 레벨을 소정 레벨로 디바이딩(dividing)하기 위한 전원전압 디바이더부(131)와, 디바이더부(131)에 의해 디바이딩된 전압과 기준전압(VRREF)의 전압레벨 차이에 응답하여, 전원전압 레벨의 정보를 가지고 있는 신호(VR)로 출력하기 위한 전원전압 상태 감지부(132)와, 상태 감지부(132)에서 제공되는 전원전압 레벨의 정보를 가지고 있는 신호(VR)를 래치하여 타이밍 제공회로부(120)로 출력하기 위한 래치출력부(133)를 구비한다.

디바이더부(131)는 전원전압(VDD)과 접지전압(VSS) 사이에 직렬로 연결된 다수의 저항(R1,R2)을 구비한다.

전원전압 상태 감지부(132)는 기준전압(VRREF)과 디바이딩된 전압(VD)을 입력받아 그 차이값에 대응하는 신호(VR)를 출력하기 위한 차동증폭기를 구비한다.

상기 차동증폭기는 전류미러(132a)와, 기준신호(VRREF)에 응답하여 전류미러(132a)에 의해 제공되는 제1 전류(Ia)를 흐르게 하기 위한 제1 신호입력부(132c) 와, 전류미러(132a)에 의해 제1 전류(Ia)를 미러링한 제2 전류(Ib)의, 디바이딩된 전압(VD)에 응답하는 양만큼 흐르게 하기 위한 제2 신호입력부(132b)와, 제1 신호입력부(132c)와 제2 신호입력부(132b)에 의해 제공되는 전류를 기준전압(VRREF)에 응답하여 접지전압 공급단(VSS)으로 제공하기 위한 바이어스부(132d)를 구비한다.

래치출력부(133)는 전원전압 레벨의 정보를 가지고 있는 신호(VR)를 래치하기 위해, 두개의 인버터(I1,I3) 래치로 실시구성되었다.

도7은 도3에 도시된 비트라인 센스앰프와 비트라인 센스앰프 전압공급부를 나타내는 내부회로도이다.

도7의 구성을 살펴보면, 비트라인 센스앰프(300)는, 일반적인 센스앰프구성으로서, 비트라인(BL)과 비트라인바(/BL)에 인가되는 신호의 차이를 감지하고 증폭하기 위해 2개의 앤모스트랜지스터(MN1,MN2)와 2개의 피모스트랜지스터(MP1,MP2)를 구비한다.

비트라인 센스앰프 전압공급부(200)는 하이(high)레벨에 대응하는 비트라인 센스앰프의 구동전압을 센스앰프 전원입력단(RTO)를 통해 센스앰프(300)로 제공하기 위한 제1 전원회로부(210)와, 로우레벨에 대응하는 비트라인 센스앰프의 구동전압을 센스앰프 전원입력단(SB)를 통해 센스앰프(300)로 제공하기 위한 제2 전원회로부(230)과, 두 전원입력단(RTO,SB)의 전원레벨을 프리차지 전압(VBLP)으로 유지시키기 위한 프리차지 회로부(220)을 구비한다.

제1 전원회로부(210)은 노멀(normal) 구동전압을 제공하기 위한 노멀전원용 모스트랜지스터(T1)과 오버드라이빙 동작시 노멀 구동전압보다 높은 전압레벨이 센 스앰프 전원입력단(RTO)를 센스앰프로 제공될 수 있도록 오버드라이빙용 모스트랜지스터(T2)를 구비한다. 제2 전원회로부(230)는 센스앰프 전원입력단(SB)으로 접지전압이 제공될 수 있도록 모스트랜지스터(T6)을 구비한다. 프리차지 회로부(220)는 센스앰프 전원입력단(RTO, SB)으로 각각 프리차지 전압(VBLP)이 공급되도록 하기 위한 모스트랜지스터(T3,T4)와 두 센스앰프 전원입력단(RTO, SB)의 전압레벨을 같게 하기 위한 모스트랜지스터(T5)를 구비한다.

도8은 도3에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도3 내지 도8을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.

본 발명에 의하면, 노멀 구동전압보다 소정레벨로 승압한 오버드라이빙 전압을 이용하여 센스앰프가 제1 데이터 억세스 동작을 수행하는 단계; 상기 오버드라이빙 전압 레벨을 감지하는 단계; 상기 감지된 결과에 대응하는 구간신호를 생성하는 단계; 상기 구간신호에 대응하여 상기 오버드라이빙 전압 레벨로 승압한 노드를 상기 노멀 구동전압 레벨로 감압하는 단계; 및 상기 노멀 구동전압 레벨을 이용하여 센스앰프가 제2 데이터 억세스 동작을 수행하는 단계를 수행한다.

이를 자세히 살피면,

먼저, 비트라인 센스앰프(300)는 비트라인(BL)과 비트라인바(/BL)에 인가되는 신호의 차이를 감지하여 증폭하게 된다. 이 때 비트라인 센스앰프(300)의 구동을 위한 구동전압은 센스앰프 전원입력단(RTO, SB)을 통해 입력받는다.

센스앰프 전압제공부(200)에서는 비트라인 센스앰프(300)의 동작을 위해 하 이(high)레벨에 대응하는 구동전압을 센스앰프 전원입력단(RTO)를 통해 비트라인 센스앰프(300)으로 제공하고, 로우레벨에 대응하는 구동전압을 센스앰프 전원입력단(SB)를 통해 비트라인 센스앰프(300)으로 제공한다. 여기서 하이레벨은 반도체 메모리 장치의 코어전압(VCORE)에, 로우레벨은 접지전압(VSS)에 대응될 수 있으며, 상기 하이레벨은 메모리 장치의 특성에 따라 달라질 수 있다.

전술한 바와 같이, 저전압에서 고속동작을 요구하는 반도체 메모리 장치는 비트라인 센스앰프(300)가 비트라인(BL)과 비트라인바(/BL)에 인가되는 신호의 차이를 감지하여 증폭하는 초기동작시에 구동 시간을 줄이기 위해 오버드라이빙 동작을 한다. 즉, 센스앰프 전압제공부(200)에서는 비트라인 센스앰프(300)가 비트라인(BL)과 비트라인바(/BL)에 인가되는 신호의 차이를 감지하여 증폭하는 초기동작시에 센스앰프 전원입력단(RTO)에 코어전압(VCORE)보다 높은 레벨, 예를 들면 전원전압(VDD) 레벨로 구동전압을 제공하게 된다. 비트라인 센스앰프(300)가 비트라인(BL)과 비트라인바(/BL)에 인가되는 신호의 차이를 감지하여 증폭하는 동작이 정해진 만큼 수행되면, 센스앰프 전압제공부(200)에서는 전원전압(VDD)으로 높아진 센스앰프 전원입력단(RTO)의 레벨을 코어전압(VCORE)으로 낮추는 디스차지 동작을 수행하게 된다.

이 때 디스차지동작을 수행하는 과정은 먼저 전압감지부(130)에서 현재 전원전압의 레벨을 감지하고, 그에 대응하는 신호(HVDDDETB)를 출력한다. 이어서 타이밍 제공 회로부(120)는 전압감지부(130)에서 출력되는 신호(HVDDDETB)를 이용하여 타이밍 신호(VCLAMPEN)을 출력한다.

이어서 디스차지 제어부(110)는 타이밍제공 회로부(120)에서 제공되는 타이밍 신호(VCLAMPEN)에 대응하여, 센스앰프 전원입력단(RTO)의 전압레벨이 오버드라이빙 전압레벨(즉 여기서는 전원전압 레벨)에서 구동전압 레벨로 감압 되도록 센스앰프 전원입력단의 디스차지동작을 제어한다.

즉, 디스차지 제어부(110)에서는 타이밍제공 회로부(120)에서 제공되는 타이밍 신호(VCLAMPEN)의 입력에 응답하여, 현재의 오버드라이빙 전압레벨을 감지하고 그 감지레벨이 높을 시에는 VREFC보다 HALFVCORE의 전압레벨이 더 높게 입력이 될 것이다. 따라서 비교신호 ONB0를 하이레벨로 출력하여 결과적으로 출력신호 VCORE의 전압레벨을 떨어뜨리게 된다. 이로부터 센스앰프 전원입력단(RTO)의 레벨을 디스차지하게 되므로 최적의 디스차지 구간을 이용해 디스차지 동작을 수행하게 되는 것이다.

따라서 오버드라이빙 전압 즉 전원전압의 레벨에 변동이 있더라도 그에 대응하여 적절한 디스차지 구간을 정하면 되므로, 비트라인 센스앰프의 오동작을 방지할 수 있게 된다.

도8에 도시된 바와 같이, 오버드라이빙 하는 구간(SAP1의 파형이 하이레벨인 구간)과 노멀 동작을 하는 구간(SAP2의 파형이 하이레벨인 구간)이 있는데, 타이밍 신호(VCLAMPEN)이 하이레벨인 구간(X)에서 디스차지 제어부(110)의 디스차지 동작이 수행되는 것이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

여기서는 비트라인 센스앰프의 오버드라이빙 동작을 일예로 들었으나, 노멀한 구동전압보다 더 높은 레벨로 일시적으로 동작을 수행하는 모든 집적회로에 본 발명이 적용될 수 있다.

본 발명에 의해서 반도체 메모리 장치에 구비되는 센스앰프의 오버드라이빙 동작을 보다 신뢰성있게 수행할 수 있게 되었다. 구체적으로, 오버드라이빙 동작시 센스앰프의 구동전압이 정상적인 구동전압보다 높은 레벨로 증가하더라도, 이후 안정적으로 원래의 구동전압으로 회복될 수 있기 때문에 오버드라이빙 이후에 센스앰프의 오동작을 막을 수 있다. 이는 본 발명에 의한 반도체 메모리 장치는 전원전압의 레벨에 대응하여 적절하게 오버드라이빙 이후의 디스차지 시간을 제어할 수 있기 때문이다.

Claims

센스앰프 전원입력단을 통해 구동전압을 인가받으며, 두 입력라인에 인가된 신호 차이를 감지하여 증폭하기 위한 센스앰프;

전원전압을 이용하여, 구동전압과 상기 구동전압보다 높은 레벨의 오버드라이빙 전압을 상기 센스앰프 전원입력단을 통해 상기 센스앰프로 제공하기 위한 센스앰프 전압제공부; 및

상기 센스 앰프의 전원입력단에 인가된 구동전압을 오버 드라이빙을 위해 전원전압 레벨로 상승시키고, 상기 전원전압을 구동전압으로 디스차지시키는 구동 전압 제어부를 포함하며,

상기 구동전압 제어부는 상기 전원전압레벨에 따른 디스차지 타이밍을 검출하여, 상기 검출된 타이밍에 따라 오버드라이빙 전압레벨에서 구동전압 레벨로 감압하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 구동전압 제어부는

상기 전원전압 레벨을 감지하기 위한 전압감지부;

상기 전압 감지부의 감지상태에 대응하는 타이밍 신호 제공하기 위한 타이밍제공 회로부; 및

상기 타이밍제공 회로부에서 제공되는 타이밍 신호에 대응하여, 상기 센스앰 프 전원입력단의 전압레벨이 상기 오버드라이빙 전압레벨에서 상기 구동전압 레벨로 감압 되도록 상기 센스앰프 전원입력단의 디스차지동작을 제어하는 디스차지 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 전압감지부는

상기 전원전압 레벨을 소정 레벨로 디바이딩하기 위한 전원전압 디바이더부;

상기 디바이더부에 의해 디바이딩된 전압과 기준전압의 전압레벨의 차이에 응답하여, 상기 전원전압 레벨의 정보를 가지고 있는 신호로 출력하기 위한 전원전압 상태 감지부; 및

상기 상태 감지부에서 제공되는 상기 전원전압 레벨의 정보를 가지고 있는 신호를 래치하여 상기 디스차지 시간제어부로 출력하기 위한 래치출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 디바이더부는

상기 전원전압과 접지전압 사이에 직렬로 연결된 다수의 저항을 구비하는 것을 특징으로하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 전원전압 상태 감지부는

상기 기준전압과 상기 디바이딩된 전압을 입력받아 그 차이값에 대응하는 신호를 출력하기 위한 차동증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 차동증폭기는

전류미러;

상기 기준신호에 응답하여 상기 전류미러에 의해 제공되는 제1 전류를 흐르게 하기 위한 제1 신호입력부;

상기 전류미러에 의해 상기 제1 전류를 미러링한 제2 전류의, 상기 디바이딩된 전압에 응답하는 양만큼 흐르게 하기 위한 제2 신호입력부; 및

상기 제1 신호입력부와 상기 제2 신호입력부에 의해 제공되는 전류를 상기 기준전압에 응답하여 접지전압 공급단으로 제공하기 위한 바이어스부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 래치출력부는

상기 전원전압 레벨의 정보를 가지고 있는 신호를 래치하기 위해, 서로의 입력이 서로의 출력단에 크로스 접속된 두개의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 타이밍제공 회로부는

제어신호를 제1 타이밍동안 지연시킨 후, 상기 전압 감지부의 감지상태에 대응하는 신호에 응답하여, 선택적으로 전달하기 위한 제1 타이밍 회로부; 및

상기 제1 타이밍 회로부에서 전달된 신호를 제2 타이밍동안 지연시킨 후 전달하기 위한 제2 타이밍 회로부; 및

상기 제2 타이밍 회로부에서 제공되는 신호와 상기 제어신호를 조합하여 상기 디스차지 제어부로 출력하기 위한 신호조합부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 디스차지 제어부는

기준신호와 피드백신호를 비교하여 비교신호를 출력하기 위한 신호비교부;

상기 비교신호에 응답하여, 상기 센스앰프 전원입력단의 전압레벨이 상기 오버드라이빙 전압레벨에서 상기 구동전압 레벨로 감압 되도록, 상기 센스앰프 전원입력단과 연결되는 신호출력단을 디스차지시키기 위한 디스차지부;

상기 타이밍제공 회로부에서 제공되는 타이밍 신호에 응답하여, 상기 디스차이부의 인에이블을 제어하기 위한 인에이블부;

상기 디스차지부의 신호출력단에 인가되는 전압레벨을 소정전압으로 분배하여 상기 피드백신호로 출력하기 위한 피드백회로부

를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 인에이블부는

상기 타이밍제공 회로부에서 제공되는 타이밍 신호에 응답하여, 상기 신호비교부를 선택적으로 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 인에이블부는

상기 신호비교부를 선택적으로 인에이블 시키기 위한 제1 인에이블부; 및

상기 디스차지부를 선택적으로 인에이블시키기 위한 제2 인에이블부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 11 항에 있어서,

상기 디스차지부는

상기 비교신호를 게이트로 인가받아 상기 신호출력단과 접지전압을 연결시키기 위한 제1 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 12 항에 있어서,

상기 제1 모스트랜지스터는 앤모스트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
제 12 항에 있어서,

상기 제1 인에이블부는

상기 타이밍제공 회로부에서 제공되는 타이밍 신호에 응답하여, 상기 제1 모스트랜지스터의 게이트를 접지전압과 연결시키기 위한 제2 모스트랜지스터를 구비 하는 것을 특징으로 하는 반도체 메모리 장치.
제 14 항에 있어서,

상기 제2 모스트랜지스터는 앤모스트랜스터인 것을 특징으로 하는 반도체 메모리 장치.
제 11 항에 있어서,

상기 신호비교부는

제1 전류를 미러링한 제2 전류를 제공하기 위한 제1 전류미러;

제3 전류를 미러링한 제4 전류를 제공하기 위한 제2 전류미러;

상기 기준신호에 대응하여 상기 제1 전류미러에서 제공되는 제1 전류의 양을 조절하여 흐르게 하기 위한 제1 신호입력부;

상기 피드백신호에 대응하여 상기 제2 전류미러에서 제공되는 제3 전류의 양을 조절하여 흐르게 하기 위한 제2 신호입력부;

상기 제1 전류미러에서 제공되는 제2 전류와, 상기 제2 전류를 미러링한 양만큼의 전류를 상기 제2 전류미러에서 제공되는 제4 전류에서 흐르게 하기 위한 제3 전류미러; 및

상기 타이밍제공 회로부에서 제공되는 타이밍 신호에 응답하여, 상기 제1 신 호입력부과 상기 제2 신호입력부에 의해 제공되는 전류를 방전시키기 위한 전류방전부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 16 항에 있어서,

상기 제1 인에이블부는 상기 타이밍 신호에 응답하여 상기 제1 전류미러와 제2 전류미러를 각각 인에이블시키기 위한 제1 및 제2 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 17 항에 있어서,

상기 제2 인에이블부는 상기 디스차지부를 선택적으로 인에이블시키기 위한 제3 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 17 항에 있어서,

상기 제1 전류미러와 상기 제2 전류미러는 각각 피모스트랜지스터를 이용하여 전류를 미러링하는 것을 특징으로 하는 반도체 메모리 장치.
제 19 항에 있어서,

상기 제3 전류미러는 앤모스트랜지스터를 이용하여 전류를 미러링하는 것을 특징으로 하는 반도체 메모리 장치.
제 20 항에 있어서,

상기 제1 신호입력부는

게이트로 상기 기준신호를 입력받아 상기 제1 전류의 양을 조절하기 위한 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 21 항에 있어서,

상기 제2 신호입력부는

게이트로 상기 피드백신호를 입력받아 상기 제2 전류의 양을 조절하기 위한 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 피드백회로부는

상기 신호출력단과 접지전압 사이에 직렬연결된 2개의 모스트랜지스터를 구 비하며, 상기 직렬연결된 2개의 모스트랜지스터의 공통노드에서 상기 피드백신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
제 23 항에 있어서,

상기 피드백회로부는

상기 신호출력단과 접지전압 사이에 직렬연결된 2개의 캐패시터를 더 구비하며, 상기 직렬연결된 2개의 캐패시터의 공통노드는 상기 직렬연결된 2개의 모스트랜지스터의 공통노드에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
센스앰프 전원입력단을 통해 구동전압을 인가받으며, 두 입력라인에 인가된 신호 차이를 감지하여 증폭하기 위한 센스앰프;

전원전압을 이용하여, 구동전압과 상기 구동전압보다 높은 레벨의 오버드라이빙 전압을 상기 센스앰프 전원입력단을 통해 상기 센스앰프로 제공하기 위한 센스앰프 전압제공부;

상기 전원전압 레벨을 감지하기 위한 전압감지부; 및

상기 전압 감지부의 감지상태에 대응하는 타이밍 신호을 이용하여 상기 센스앰프 전원입력단의 전압레벨이 상기 오버드라이빙 전압레벨에서 상기 구동전압 레벨로 감압 되도록 동작하는 타이밍 제어부를 구비하는 반도체 메모리 장치.
제 25 항에 있어서,

상기 센스앰프는

다수의 셀을 구비하는 셀어레이에서 제공되는 비트라인과 비트라인바의 신호를 감지 증폭하기 위한 비트라인 센스앰프인 것을 특징으로 하는 반도체 메모리 장치.
제 25 항에 있어서,

상기 타이밍 제어부는

상기 전압 감지부의 감지상태에 대응하는 타이밍 신호에 대응하여 입력되는 제어신호를 지연시켜 타이밍신호로 출력하기 위한 타이밍신호 출력부; 및

상기 타이밍신호에 응답하여 상기 센스앰프 전원입력단의 전압레벨이 상기 오버드라이빙 전압레벨에서 상기 구동전압 레벨로 감압 되도록, 상기 센스앰프 전원입력단을 디스차지시키기 위한 디스차지부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 25 항에 있어서,

상기 오버드라이빙 전압레벨은

외부에서 입력되는 전원전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
노멀전압을 이용하여 동작을 수행하되, 동작시간을 줄이기 위해 소정구간 상기 노멀전압보다 높은 레벨의 오버드라이빙 전압으로 동작을 수행하는 동작회로;

상기 오버드라이빙 전압레벨을 감지하는 감지수단; 및

상기 동작회로에서 상기 오버드라이빙 전압에 의해 승압된 모든 노드를 상기 감지수단에 의해 감지된 결과에 대응하여, 상기 노멀 전압 레벨로 감압하도록 제어하는 감압 제어회로

를 구비하는 반도체 집적회로.
노멀 구동전압보다 소정레벨로 승압한 오버드라이빙 전압을 이용하여 제1 데이터 억세스 동작을 수행하는 단계;

상기 오버드라이빙 전압 레벨을 감지하는 단계;

상기 감지된 결과에 대응하는 구간신호를 생성하는 단계;

상기 구간신호에 대응하여 상기 오버드라이빙 전압 레벨로 승압한 노드를 상기 노멀 구동전압 레벨로 감압하는 단계; 및

상기 노멀 구동전압 레벨을 이용하여 제2 데이터 억세스 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 구동방법.
제 30 항에 있어서,

상기 제1 데이터 억세스 동작은 두 데이터라인의 신호 차이를 감지 및 증폭하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
제 30 항에 있어서,

상기 오버드라이빙 전압은 외부에서 입력되는 전원전압인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
센스앰프 전원입력단을 통해 구동전압을 인가받으며, 두 입력라인에 인가된 신호 차이를 감지하여 증폭하기 위한 센스앰프;

전원전압을 이용하여, 구동전압과 상기 구동전압보다 높은 레벨의 오버드라이빙 전압을 상기 센스앰프 전원입력단을 통해 상기 센스앰프로 제공하기 위한 센스앰프 전압제공부; 및

구간의 조정이 가능한 펄스구간동안에 상기 오버드라이빙 전압을 상기 구동 전압 레벨로 감압하도록 제어하는 구동전압제어부를 구비하고,

상기 펄스구간은 상기 구동전압제어부내에 포함되는 타이밍제공회로의 신호지연량을 조절함에 의해 구간조정이 이루어짐을 특징으로 하는 반도체 메모리 장치.
제 33 항에 있어서,

상기 구동전압 제어부는

상기 전원전압 레벨을 감지하기 위한 전압감지부;

상기 전압 감지부의 감지상태에 대응하는 타이밍 신호 제공하기 위한 타이밍제공 회로부; 및

상기 타이밍제공 회로부에서 제공되는 타이밍 신호에 대응하여, 상기 센스앰프 전원입력단의 전압레벨이 상기 오버드라이빙 전압레벨에서 상기 구동전압 레벨로 감압 되도록 상기 센스앰프 전원입력단의 디스차지동작을 제어하는 디스차지 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 34 항에 있어서,

상기 전압감지부는

상기 전원전압 레벨을 소정 레벨로 디바이딩하기 위한 전원전압 디바이더부;

상기 디바이더부에 의해 디바이딩된 전압과 기준전압의 전압레벨의 차이에 응답하여, 상기 전원전압 레벨의 정보를 가지고 있는 신호로 출력하기 위한 전원전압 상태 감지부; 및

상기 상태 감지부에서 제공되는 상기 전원전압 레벨의 정보를 가지고 있는 신호를 래치하여 상기 디스차지 시간제어부로 출력하기 위한 래치출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 35 항에 있어서,

상기 타이밍제공 회로부는

제어신호를 제1 타이밍동안 지연시킨 후, 상기 전압 감지부의 감지상태에 대응하는 신호에 응답하여, 선택적으로 전달하기 위한 제1 타이밍 회로부; 및

상기 제1 타이밍 회로부에서 전달된 신호를 제2 타이밍동안 지연시킨 후 전달하기 위한 제2 타이밍 회로부; 및

상기 제2 타이밍 회로부에서 제공되는 신호와 상기 제어신호를 조합하여 상기 디스차지 제어부로 출력하기 위한 신호조합부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 36 항에 있어서,

상기 디스차지 제어부는

기준신호와 피드백신호를 비교하여 비교신호를 출력하기 위한 신호비교부;

상기 비교신호에 응답하여, 상기 센스앰프 전원입력단의 전압레벨이 상기 오버드라이빙 전압레벨에서 상기 구동전압 레벨로 감압 되도록, 상기 센스앰프 전원입력단과 연결되는 신호출력단을 디스차지시키기 위한 디스차지부;

상기 타이밍제공 회로부에서 제공되는 타이밍 신호에 응답하여, 상기 디스차이부의 인에이블을 제어하기 위한 인에이블부;

상기 디스차지부의 신호출력단에 인가되는 전압레벨을 소정전압으로 분배하여 상기 피드백신호로 출력하기 위한 피드백회로부

를 구비하는 것을 특징으로 하는 반도체 메모리 장치.