KR100673903B1 - 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법 - Google Patents

비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법 Download PDF

Info

Publication number
KR100673903B1
KR100673903B1 KR1020050036593A KR20050036593A KR100673903B1 KR 100673903 B1 KR100673903 B1 KR 100673903B1 KR 1020050036593 A KR1020050036593 A KR 1020050036593A KR 20050036593 A KR20050036593 A KR 20050036593A KR 100673903 B1 KR100673903 B1 KR 100673903B1
Authority
KR
South Korea
Prior art keywords
bit line
voltage
sense amplifier
driving
overdriving
Prior art date
Application number
KR1020050036593A
Other languages
English (en)
Other versions
KR20060113301A (ko
Inventor
도창호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050036593A priority Critical patent/KR100673903B1/ko
Priority to US11/321,877 priority patent/US7450448B2/en
Priority to TW094147407A priority patent/TWI357082B/zh
Priority to JP2006001080A priority patent/JP4993912B2/ja
Priority to CN2006100021041A priority patent/CN1855293B/zh
Publication of KR20060113301A publication Critical patent/KR20060113301A/ko
Application granted granted Critical
Publication of KR100673903B1 publication Critical patent/KR100673903B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 오버 드라이빙 제어에 관한 것이다. 본 발명은 전원전압(VDD)에 따라 적절한 오버 드라이빙 구간을 설정할 수 있는 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법를 제공하는데 그 목적이 있다. 종래와 같이 고정된 딜레이 로직에 의해 오버 드라이빙 구간을 설정하는 경우에는 전원전압(VDD)에 관계 없이 적절한 오버 드라이빙 구간을 설정하는 것이 불가능하다. 본 발명에서는 비트라인의 증폭 상태를 유추할 수 있는 피드백 회로와 이 회로의 출력 레벨을 감지하기 위한 감지 회로를 구비하여 전원전압(VDD)에 따라 최적의 오버 드라이빙 구간이 결정되도록 하였다. 이 경우, 낮은 전원전압(VDD) 환경에서도 안정적인 증폭 속도를 확보할 수 있으며, 높은 전원전압(VDD) 환경에서 나타나는 코어전압단(VCORE)으로의 전하 역류를 방지할 수 있다.
비트라인 감지증폭기, 오버 드라이빙 구간, 전원전압 레벨, 피드백, 감지부

Description

비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 및 그의 비트라인 감지증폭기 구동방법{SEMICONDUCTOR MEMORY DEVICE HAVING BIT LINE OVER DRIVING SCHEME AND METHOD FOR DRIVING BIT LINE SENSE AMPLIFIER THEREOF}
도 1은 DRAM 코어의 일부 구성을 나타낸 블럭 다이어그램.
도 2는 DRAM 코어의 일부 구성을 나타낸 회로도.
도 3은 상기 도 2에 따른 동작 파형을 나타낸 타이밍 다이어그램.
도 4는 종래기술에 따른 RTO 라인 구동 제어신호 생성 방식을 나타낸 블럭 다이어그램.
도 5는 상기 도 4의 회로의 동작 파형을 나타낸 타이밍 다이어그램.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 RTO 라인 구동 제어신호 생성 방식을 나타낸 블럭 다이어그램.
도 7은 상기 도 6의 회로의 동작 원리를 설명하기 위한 타이밍 다이어그램.
도 8은 상기 도 6의 RTO 라인 구동 제어신호 생성부와 감지부의 로직 구현예를 나타낸 도면.
도 9는 상기 도 6의 블라인드 딜레이 회로의 로직 구현예를 나타낸 도면.
도 10은 상기 도 6의 피드백 회로의 로직 구현예를 나타낸 도면.
도 11은 상기 도 6의 회로의 전원전압(VDD)의 레벨에 따른 동작 파형 변화를 예시한 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
60: 블라인드 딜레이 회로
62: RTO 라인 구동 제어신호 생성부
64: 피드백 회로
66: 감지부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 오버 드라이빙 제어에 관한 것이다.
반도체 메모리 칩을 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
현재 대부분의 반도체 메모리 칩은 외부전압(전원전압)을 인가 받아 내부전압을 발생시키기 위한 내부전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다. 그 중에서도 DRAM과 같이 비 트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어전압(VCORE)을 사용하고 있다.
로우 어드레스에 의해서 선택된 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작하게 되는데, 이때 비트라인 감지증폭기의 풀업 전원 라인(통상, RTO 라인이라 함)을 구동하는데 사용되는 코어전압단(VCORE)으로부터 많은 양의 전류가 소모된다. 그런데, 동작 전압이 낮아지는 추세에서는 코어전압(VCORE) 역시 상대적으로 낮아질 수밖에 없으며, 이러한 코어전압(VCORE)을 이용하여 짧은 시간에 많은 셀의 데이터를 증폭하는데는 무리가 따른다.
이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하공유 직후)에 비트라인 감지증폭기의 RTO 라인을 일정 시간 동안 코어전압(VCORE)보다 높은 전압(통상적으로 전원전압(VDD))으로 구동하는 비트라인 감지증폭기 오버드라이빙 방식을 채택하게 되었다.
도 1은 DRAM 코어의 일부 구성을 나타낸 블럭 다이어그램이다.
전술한 바와 같이 DRAM에서 메모리 셀로부터 데이터를 읽어 내기 위해서는 비트라인에 실린 셀 데이터를 증폭하기 위한 비트라인 감지증폭기(BLSA)가 필요하다. 따라서, 하나의 비트라인 쌍에 대해 하나의 비트라인 감지증폭기(BLSA)가 할당되며, 메모리 셀이 어레이 형태로 배치되는 것과 마찬가지로 수많은 비트라인 감지증폭기(BLSA)가 어레이 형태를 이루고 있다.
도 1에 도시된 바와 같이, 비트라인 감지증폭기 어레이(10)에는 수많은 비트라인 감지증폭기(BLSA)가 하나의 풀업 전원 라인(RTO 라인)과 하나의 풀다운 전원 라인(통상 SB 라인이라 함)을 공유하면서 배열되어 있으며, 각 비트라인 감지증폭기 어레이(10)의 일측에는 RTO 라인과 SB 라인을 구동하기 위한 BLSA 구동부(15)가 배치된다. 비트라인 감지증폭기 어레이(10)와 BLSA 구동부(15)가 또한 어레이 형태로 배열된다.
도 2는 DRAM 코어의 일부 구성을 나타낸 회로도이다.
도 2를 참조하면, 비트라인 감지증폭기(BLSA)는 수많은 형태로 구현될 수 있지만, 통상 RTO 라인과 비트라인 쌍(BL, /BL) 사이에 연결된 2개의 PMOS 트랜지스터와 SB 라인과 비트라인 쌍(BL, /BL) 사이에 연결된 2개의 NMOS 트랜지스터로 구현된다. 비트라인(BL)과 워드라인(WL)이 교차하는 지점에 하나의 NMOS 트랜지스터와 하나의 캐패시터로 이루어진 메모리 셀이 어레이 형태로 배열됨을 도면은 보여주고 있으며, 도시되지는 않았으나 비트라인 감지증폭기(BLSA)와 메모리 셀 사이에는 비트라인 분리부, 비트라인 이퀄라이즈/프리차지부, 컬럼 선택부 등이 존재하게 된다.
한편, BLSA 구동부(15)는 제1 RTO 라인 구동 제어신호(RTOEN0) - 오버 드라이빙 제어신호 - 에 응답하여 전원전압(VDD)으로 RTO 라인을 구동하기 위한 제1 RTO 라인 드라이버 PMOS 트랜지스터(P1)와, 제2 RTO 라인 구동 제어신호(RTOEN1)에 응답하여 코어전압(VCORE)으로 RTO 라인을 구동하기 위한 제2 RTO 라인 드라이버 PMOS 트랜지스터(P2)와, SB 라인 구동 제어신호(SBEN)에 응답하여 접지전압(VSS)으 로 SB 라인을 구동하기 위한 SB 라인 드라이버 트랜지스터(N1)를 구비한다.
또한, BLSA 구동부(15)는 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 감지증폭기(BLSA)가 동작하지 않을 때 비트라인 감지증폭기(BLSA)의 RTO 라인 및 SB 라인을 비트라인 프리차지 전압(VBLP)으로 이퀄라이즈/프리차지하기 위한 3개의 NMOS 트랜지스터를 구비한다.
한편, 여기에서는 제1 RTO 라인 구동 제어신호(RTOEN0) 및 제2 RTO 라인 구동 제어신호(RTOEN1)를 로우 액티브 신호로 규정한 경우를 예시하였으나, 제1 RTO 라인 구동 제어신호(RTOEN0) 및 제2 RTO 라인 구동 제어신호(RTOEN1)를 하이 액티브 신호로 규정한 경우에는 드라이버 트랜지스터(P1, P2)를 NMOS 트랜지스터로 구현하기도 한다.
도 3에는 상기 도 2에 따른 동작 파형이 도시되어 있다.
도 3을 참조하면, 우선 액티브 커맨드가 인가되기 전에는 BLSA 구동부(15)의 드라이버 트랜지스터 P1, P2, N1은 모두 오프되어 있고, 비트라인 이퀄라이즈 신호(BLEQ)가 논리레벨 하이로 활성화되어 RTO 라인과 SB 라인이 모두 비트라인 프리차지 전압(VBLP)으로 프리차지 되어 있다.
이후 t0 시점에서 액티브 커맨드가 인가되면, 일정 시간 후인 t1 시점에서 워드라인(WL)이 활성화되고 비트라인 이퀄라이즈 신호(BLEQ)가 논리레벨 로우로 천이되어 RTO 라인과 SB 라인에 대한 비트라인 프리차지 전압(VBLP)의 공급을 차단한다.
한편, 워드라인(WL)이 활성화되면 메모리 셀에 저장된 데이터가 전하공유에 의해 비트라인(BL, /BL)에 유기되고, 일정 시간 후인 t2 시점에서 제1 RTO 라인 구동 제어신호(RTOEN0)가 논리레벨 로우로 활성화되고 SB 구동 제어신호(SBEN)는 논리레벨 하이로 활성화되며, 이에 따라 RTO 라인은 제1 RTO 라인 드라이버 PMOS 트랜지스터(P1)에 의해 전원전압(VDD)으로 구동되고, SB 라인은 SB 라인 드라이버 트랜지스터(N1)에 의해 접지전압(VSS)으로 구동된다.
이후, 예정된 오버 드라이빙 시간이 경과하면 t3 시점에서 제1 RTO 라인 구동 제어신호(RTOEN0)가 논리레벨 하이로 비활성화되고 제2 RTO 라인 구동 제어신호(RTOEN1)가 논리레벨 로우로 활성화되어 RTO 라인은 제2 RTO 라인 드라이버 PMOS 트랜지스터(P2)에 의해 코어전압(VCORE)으로 구동된다.
한편, t3 시점 이후에는 컬럼 선택부가 활성화되어 비트라인 감지증폭기(BLSA)에서 증폭된 셀 데이터를 데이터 버스에 로딩하고, 증폭된 셀 데이터를 메모리 셀에 재저장하는 과정을 수행하게 되고, 도시되지는 않았으나 프리차지 커맨드가 인가됨에 따라 비트라인(BL, /BL)과 RTO 라인 및 SB 라인을 비트라인 프리차지 전압(VBLP)으로 프리차지하게 된다.
종래에는 전술한 바와 같은 비트라인 감지증폭기(BLSA) 구동 방식을 적용함에 있어서, 오버 드라이빙 구간을 내부적으로 결정되어 있는 딜레이 로직을 사용하여 고정된 특정 구간 동안 오버 드라이빙을 강제하는 방식을 사용해 왔다.
도 4는 종래기술에 따른 RTO 라인 구동 제어신호 생성 방식을 나타낸 블럭 다이어그램이다.
도시된 회로는 비트라인 감지증폭기 인에이블 신호(SAEN)를 이용하여 오버 드라이빙 인에이블 신호(OVDEN)를 생성하기 위한 딜레이 회로(40)와, 비트라인 감지증폭기 인에이블 신호(SAEN)와 오버 드라이빙 인에이블 신호(OVDEN)에 응답하여 제1 및 제2 RTO 라인 구동 제어신호(RTOEN0, RTOEN1)를 생성하기 위한 RTO 라인 구동 제어신호 생성부(45)와, 제1 RTO 라인 구동 제어신호(RTOEN0)에 응답하여 RTO 라인을 전원전압(VDD)으로 구동하기 위한 제1 드라이버 NMOS 트랜지스터(MN0)와, 제2 RTO 라인 구동 제어신호(RTOEN1)에 응답하여 RTO 라인을 코어전압(VCORE)으로 구동하기 위한 제2 드라이버 NMOS 트랜지스터(MN1)를 구비한다. 여기에서는, 상기 도 2와 달리 RTO 라인 드라이버 트랜지스터를 NMOS 트랜지스터로 구현하였다.
도 5는 상기 도 4의 회로의 동작 파형을 나타낸 타이밍 다이어그램으로서, 이하 이를 참조하여 상기 도 4의 회로의 동작을 살펴본다.
도 5의 (a)에 도시된 바와 같이, 비트라인 감지증폭기 인에이블 신호(SAEN)가 논리레벨 하이로 활성화되면 딜레이 회로(40)가 이를 받아서 비트라인 감지증폭기 인에이블 신호(SAEN)가 활성화된 시점으로부터 일정 시간동안 논리레벨 하이로 활성화되는 오버 드라이빙 인에이블 신호(OVDEN)를 생성한다.
그리고, RTO 라인 구동 제어신호 생성부(45)는 비트라인 감지증폭기 인에이블 신호(SAEN)와 오버 드라이빙 인에이블 신호(OVDEN)를 적절히 조합하여 제1 RTO 라인 구동 제어신호(RTOEN0)와 제2 RTO 라인 구동 제어신호(RTOEN1)를 생성한다.
결국, 오버 드라이빙 구간은 오버 드라이빙 인에이블 신호(OVDEN)에 의해 디파인 됨을 알 수 있다. 다시 상기 도 4를 참조하면, 딜레이 회로(40)는 도시된 바와 같이 딜레이(D)를 이용한 펄스 생성 회로로 간단하게 구현할 수 있는데, 오버 드라이빙 구간은 딜레이 회로(40) 내의 딜레이(D)의 지연시간에 의해 고정되어 있다.
통상적으로, 딜레이(D)의 지연량은 낮은 전원전압(VDD) 동작시의 안정적인 증폭 특성을 확보하기에 충분한 시간으로 결정된다. 이처럼 낮은 전원전압(VDD) 동작시를 기준으로 오버 드라이빙 구간을 결정하게 되면, 상대적으로 높은 전원전압(VDD)에서 동작하는 경우, 도 5의 (c)에 도시된 바와 같이 과도한 오버 드라이빙을 초래하게 되어 과도하게 상승된 비트라인의 전하가 제2 드라이버 NMOS 트랜지스터(MN1)를 통해 코어전압단(VCORE)으로 역류하게 된다. VA는 과도한 오버 드라이빙에 의한 비트라인(BL)의 과도 상승 전압폭을 나타낸 것이다.
이와 같은 역류 현상은 코어전압(VCORE)의 전위를 불안정하게 하며, 코어전압(VCORE)의 변동을 억제하기 위해서는 강제적으로 전하를 방전시키는 회로가 필요하므로 전류 소모의 증가를 초래하게 된다. 비트라인 감지증폭기(BLSA)가 반복적으로 구동되면 코어전압(VCORE)의 전위 상승이 더욱 심화되어 페일까지 유발할 수 있다.
한편, 이러한 문제점을 고려하여 오버 드라이빙 구간을 줄이게 되면, 도 5의 (b)에 도시된 바와 같이 낮은 전원전압(VDD)에서 동작하는 경우에 비트라인 증폭 속도가 저하되는 문제점이 수반된다.
결국, 종래의 RTO 라인 구동 제어신호 생성 방식을 이용하는 경우, 적절한 오버 드라이빙 구간을 설정하는데 큰 어려움이 따르게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 전원전압(VDD)에 따라 적절한 오버 드라이빙 구간을 설정할 수 있는 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인 감지증폭기 인에이블 신호를 지연시키기 위한 지연수단; 상기 지연수단의 출력신호에 응답하여 기준전압과 피드백 전압을 비교하여 오버 드라이빙 종료신호를 출력하기 위한 감지수단; 상기 비트라인 감지증폭기 인에이블 신호와 상기 오버 드라이빙 종료신호에 응답하여 제1 및 제2 구동 제어신호를 생성하기 위한 구동 제어신호 생성수단; 상기 제1 구동 제어신호에 응답하여 비트라인 감지증폭기 풀업 전원 라인을 오버 드라이빙 전압으로 구동하기 위한 제1 구동수단; 상기 제2 구동 제어신호에 응답하여 상기 비트라인 감지증폭기 풀업 전원 라인을 노말 드라이빙 전압으로 구동하기 위한 제2 구동수단; 및 상기 비트라인 감지증폭기 풀업 전원 라인에 걸린 전압을 인가받아 비트라인의 증폭 상태를 나타내는 상기 피드백 전압을 생성하기 위한 피드백수단을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 비트라인 감지증폭기가 인에이블 됨에 따라 비트라인 감지증폭기 풀업 전원 라인을 고정된 시간동안 오버 드라이빙 전압으로 구동하는 제1 단계; 상기 비트라인 감지증폭기 풀업 전원 라인이 예정된 전압 레벨로 상승할 때까지 상기 비트라인 감지증폭기 풀업 전원 라인을 상기 오버 드라이빙 전압으로 구동하는 제2 단계; 및 상기 비트라인 감지증폭기 풀업 전원 라인이 상기 예정된 전압 레벨로 상승함에 따라 노말 드라이빙 전압으로 구동하는 제3 단계를 포함하는 반도체 메모리 소자의 비트라인 감지증폭기 구동방법이 제공된다.
종래와 같이 고정된 딜레이 로직에 의해 오버 드라이빙 구간을 설정하는 경우에는 전원전압(VDD)에 관계 없이 적절한 오버 드라이빙 구간을 설정하는 것이 불가능하다. 본 발명에서는 비트라인의 증폭 상태를 유추할 수 있는 피드백 회로와 이 회로의 출력 레벨을 감지하기 위한 감지 회로를 구비하여 전원전압(VDD)에 따라 최적의 오버 드라이빙 구간이 결정되도록 하였다. 이 경우, 낮은 전원전압(VDD) 환경에서도 안정적인 증폭 속도를 확보할 수 있으며, 높은 전원전압(VDD) 환경에서 나타나는 코어전압단(VCORE)으로의 전하 역류를 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 소개하기로 한다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 RTO 라인 구동 제어신호 생성 방식을 나타낸 블럭 다이어그램이다.
도시된 회로는 비트라인 감지증폭기 인에이블 신호(SAEN)를 지연시키기 위한 블라인드 딜레이 회로(60)와, 블라인드 딜레이 회로(60)로부터 출력된 검출 인에이블 신호(DET_EN)에 응답하여 기준전압(VREFC) - VCORE/2 레벨임 - 과 피드백 전압(Vfeed)을 비교하여 오버 드라이빙 종료신호(OVDOFF)를 출력하기 위한 감지부(66) 와, 비트라인 감지증폭기 인에이블 신호(SAEN)와 오버 드라이빙 종료신호(OVDOFF)에 응답하여 제1 및 제2 RTO 라인 구동 제어신호(RTOEN0, RTOEN1)를 생성하기 위한 RTO 라인 구동 제어신호 생성부(62)와, 제1 RTO 라인 구동 제어신호(RTOEN0)에 응답하여 RTO 라인을 전원전압(VDD)으로 구동하기 위한 제1 드라이버 NMOS 트랜지스터(MN0)와, 제2 RTO 라인 구동 제어신호(RTOEN1)에 응답하여 RTO 라인을 코어전압(VCORE)으로 구동하기 위한 제2 드라이버 NMOS 트랜지스터(MN1)와, RTO 라인에 걸린 전압을 인가받아 비트라인의 증폭 상태를 나타내는 피드백 전압(Vfeed)을 생성하기 위한 피드백 회로(64)를 구비한다.
도 7은 상기 도 6의 회로의 동작 원리를 설명하기 위한 타이밍 다이어그램이다.
도 7을 참조하면, 액티브 커맨드가 인가된 후, 비트라인 감지증폭기 인에이블 신호(SAEN)가 논리레벨 하이로 활성화되면 RTO 라인 구동 제어신호 생성부(62)의 동작에 의해 제1 RTO 라인 구동 제어신호(RTOEN0) - 오버 드라이빙 제어신호 - 를 논리레벨 하이로 천이시킨다. 초기 센싱시에는 블라인드 딜레이 회로(60) 내의 딜레이 로직의 지연시간(tD)만큼 감지부(66)의 동작과 무관하게 제1 RTO 라인 구동 제어신호(RTOEN0)를 논리레벨 하이로 활성화시켜 RTO 라인을 전원전압(VDD)으로 구동하게 된다. 이처럼 블라인드 딜레이 회로(60)에 의해 강제적인 오버 드라이빙이 수행되는 구간을 블라인드 오버 드라이빙 구간이라 부르기로 하며, 블라인드 오버 드라이빙 시간은 블라인드 딜레이 회로(60)에 의해 tD로 설정된다. 이는 초기에 감지부(66)를 바로 인에이블 시키면, 감지부(66)의 응답이 너무 빠른 경우에는 아예 오버 드라이빙 동작이 진행되지 않을 수 있음을 고려한 것으로, 블라인드 오버 드라이빙 시간(tD)은 감지부(66)의 성능과 피드백 회로(64)의 구성에 따라 다양하게 조정될 수 있다.
한편, 블라인드 오버 드라이빙 구간 이후, 검출 인에이블 신호(DET_EN)가 논리레벨 하이로 활성화되면, 감지부(66)가 인에이블 되어 기준전압(VREFC)과 피드백 전압(Vfeed)을 비교하기 시작한다. 이때, 피드백 전압(Vfeed)이 기준전압(VREFC) 보다 낮은 구간에서는 오버 드라이빙 종료신호(OVDOFF)가 논리레벨 로우 상태를 유지하게 되며, 피드백 전압(Vfeed)이 기준전압(VREFC) 보다 높으면 오버 드라이빙 종료신호(OVDOFF)를 논리레벨 하이로 천이시킨다.
오버 드라이빙 종료신호(OVDOFF)를 논리레벨 하이로 천이되면, RTO 라인 구동 제어신호 생성부(62)의 동작에 의해 제1 RTO 라인 구동 제어신호(RTOEN0)가 논리레벨 로우로 비활성화되고, 이와 동시에 제2 RTO 라인 구동 제어신호(RTOEN1)가 논리레벨 하이로 천이되어 RTO 라인을 코어전압(VCORE)으로 구동하게 된다.
이후, 비트라인 감지증폭기 인에이블 신호(SAEN)가 논리레벨 로우로 비활성화되면 RTO 라인에 대한 코어전압(VCPRE) 공급을 중단하고, RTO 라인을 비트라인 프리차지 전압(VBLP)으로 프리차지하게 된다.
결국, 오버 드라이빙 구간은 감지부(66)의 반응에 따라 결정되므로 가변성을 가진다. 도 7의 빗금친 부분은 오버 드라이빙 종료신호(OVDOFF), 제1 RTO 라인 구동 제어신호(RTOEN0), 제2 RTO 라인 구동 제어신호(RTOEN1)의 천이 시점이 될 수 있는 가변 구간을 나타낸 것으로, 비트라인 감지증폭기 인에이블 신호(SAEN)가 활 성화된 시점을 기준으로 블라인드 오버 드라이빙 시간(tD) 이후로부터 비트라인 감지증폭기 인에이블 신호(SAEN)가 비활성화되는 시점까지의 구간에서 가변적임을 알 수 있다. 이와 같이 블라인드 오버 드라이빙 시간(tD) 이후의 감지부(66)에 의해 결정되는 오버 드라이빙 구간을 가변 오버 드라이빙 구간이라 부르기로 하며, 가변 오버 드라이빙 시간을 tV라 정의하면, 전체적인 오버 드라이빙 시간은 tD+tV가 된다.
도 8은 상기와 같은 동작을 실현할 수 있는 RTO 라인 구동 제어신호 생성부(62)와 감지부(66)의 로직 구현예를 나타낸 도면이다.
도 8을 참조하면, 감지부(66)는 기준전압(VREFC)과 피드백 전압(Vfeed)을 차동 입력으로 하는 차동증폭기 회로로 쉽게 구현할 수 있다. 여기에서는 검출 인에이블 신호(DET_EN)에 제어받는 바이어스 트랜지스터가 접지전압단(VSS)측에 구비된 NMOS 타입 차동증폭기 회로로 구현하는 경우를 예시하였다.
감지부(66)는 검출 인에이블 신호(DET_EN)에 의해 인에이블 되며, 피드백 전압(Vfeed)이 기준전압(VREFC) 보다 낮으면 논리레벨 로우의 오버 드라이빙 종료신호(OVDOFF)를 출력하고, 피드백 전압(Vfeed)이 기준전압(VREFC) 보다 높으면 논리레벨 하이의 오버 드라이빙 종료신호(OVDOFF)를 출력한다.
한편, RTO 라인 구동 제어신호 생성부(62)는 비트라인 감지증폭기 인에이블 신호(SAEN)를 입력으로 하는 인버터(INV1)와, 인버터(INV1)의 출력신호를 입력으로 하는 인버터(INV2)와, 오버 드라이빙 종료신호(OVDOFF)를 입력으로 하는 인버터(INV3)와, 인버터(INV3)의 출력신호와 비트라인 감지증폭기 인에이블 신호(SAEN)를 입력으로 하는 낸드게이트(NAND1)와, 낸드게이트(NAND1)의 출력신호 및 인버터(INV2)의 출력신호를 입력으로 하는 낸드게이트(NAND2)와, 낸드게이트(NAND2)의 출력신호를 입력으로 하는 인버터(INV4)와, 낸드게이트(NAND1)의 출력신호를 입력으로 하는 인버터(INV5)와, 인버터(INV4)의 출력신호를 버퍼링하여 제2 RTO 라인 구동 제어신호(RTOEN1)를 출력하기 위한 버퍼(80)와, 인버터(INV5)의 출력신호를 버퍼링하여 제1 RTO 라인 구동 제어신호(RTOEN0)를 출력하기 위한 버퍼(85)를 구비한다.
여기서, 버퍼(80, 85)는 일반적인 버퍼링 작용과 함께 승압 작용을 수행하도록 하여 제1 RTO 라인 구동 제어신호(RTOEN0) 및 제2 RTO 라인 구동 제어신호(RTOEN1)에 의한 RTO 라인의 스위칭시 슬루 레이트 특성을 확보하는 것이 바람직하다.
도 9는 상기 도 6의 블라인드 딜레이 회로(60)의 로직 구현예를 나타낸 도면이다.
도 9를 참조하면, 블라인드 딜레이 회로(60)는 비트라인 감지증폭기 인에이블 신호(SAEN)를 지연시키기 위한 딜레이(90)와, 딜레이(90)의 출력신호 및 비트라인 감지증폭기 인에이블 신호(SAEN)를 입력으로 하는 낸드게이트(NAND3)와, 낸드게이트(NAND3)의 출력신호를 입력으로 하여 검출 인에이블 신호(DET_EN)를 출력하기 위한 인버터(INV5)를 구비한다.
상기와 같이 블라인드 딜레이 회로(60)는 일종의 펄스 생성 회로로 간단하게 구현할 수 있으며, 도시된 블라인드 딜레이 회로(60)는 상기 도 7에 도시된 바와 같이 비트라인 감지증폭기 인에이블 신호(SAEN)의 활성화 시점을 기준으로 딜레이(90)의 지연시간(tD)만큼 지난 시점으로부터 비트라인 감지증폭기 인에이블 신호(SAEN)가 비활성화되는 시점까지 논리레벨 하이로 활성화되는 검출 인에이블 신호(DET_EN)를 생성할 수 있다.
도 10은 상기 도 6의 피드백 회로(64)의 로직 구현예를 나타낸 도면이다.
도 10을 참조하면, 피드백 회로(64)는 RTO 라인에 걸린 전압에 대해 실제 비트라인의 기생 성분의 영향을 반영하기 위한 비트라인 모델링 회로(100)와, 비트라인 모델링 회로(100)의 출력전압(BL_Node)을 분배하여 피드백 전압(Vfeed)으로 출력하기 위한 전압분배부(105)를 구비한다.
여기서, 비트라인 모델링 회로(100)는 비트라인의 기생 성분을 모델링한 RC 레플리카(replica)와, 비트라인 감지증폭기 인에이블 신호(SAEN)를 입력으로 하는 인버터(INV6)와, 인버터(INV6)의 출력신호에 응답하여 RTO 라인에 걸린 전압으로 RC 레플리카를 구동하기 위한 PMOS 트랜지스터(P3)를 구비한다.
또한, 전압분배부(105)는 비트라인 모델링 회로(100)의 출력전압단(BL_Node)과 접지전압 사이에 직렬로 연결된 저항 R1 및 R2를 구비한다. 저항 R1 및 R2은 도면에 도시된 바와 같이 각각 다이오드 접속된 NMOS 트랜지스터로 구현할 수 있다. 여기서, 저항 R1 및 R2의 저항값이 같은 경우(R1=R2), 피드백 전압(Vfeed)은 BL_Node/2의 레벨을 가질 것이다. 물론, 저항 R1 및 R2의 저항값을 다르게 설정하여 분배비를 조절할 수 있다.
한편, 상기와 같이 비트라인 모델링 회로(100)에서 RTO 라인에 걸린 전압을 그대로 전달하지 않고 PMOS 트랜지스터(P3)와 RC 레플리카를 통해 출력하는 이유는 실제로 비트라인 감지증폭기(BLSA)가 동작할 때, 비트라인 감지증폭기(BLSA)의 풀업 구동 능력과 비트라인의 기생 성분이 비트라인의 증폭 상태에 영향을 미치기 때문이다. 따라서, PMOS 트랜지스터(P3)로 비트라인 감지증폭기(BLSA)의 풀업 구동 능력을 모델링하고 RC 레플리카로 비트라인의 기생 성분에 의한 지연을 모델링하면 실제 비트라인의 증폭 상태를 정확하게 반영할 수 있다. 또한, 같은 비트라인이더라도 RTO 라인으로부터 떨어진 거리에 따라 포인트별로 기생 성분값이 달라질 것이므로, 비트라인의 임의의 지점(예컨대, RTO 라인으로부터 가장 멀리 떨어진 포인트)을 결정하고 그 지점에서의 기생 성분값을 저항(R)과 캐패시터(C)로 모델링하는 것이 바람직하다.
또한, 비트라인 모델링 회로(100)의 출력전압(BL_Node)을 그대로 피드백하지 않고 이를 1/2로 분배하여 피드백하는 이유는 감지부(66)의 비교기준 입력으로 VCORE/2에 해당하는 기준전압(VREC)을 사용하기 때문이며, 전압분배부(105)를 사용하지 않고 비트라인 모델링 회로(100)의 출력전압(BL_Node)을 그대로 피드백하는 경우에는 감지부(66)의 비교기준 입력으로 코어전압(VCORE)를 사용하면 된다.
도 11은 상기 도 6의 회로의 전원전압(VDD)의 레벨에 따른 동작 파형 변화를 예시한 타이밍 다이어그램이다.
도 11을 참조하면, 비트라인 감지증폭기 인에이블 신호(SAEN)가 논리레벨 하이로 활성화되면 제1 RTO 라인 구동 제어신호(RTOEN0)가 논리레벨 하이로 활성화되어 블라인드 딜레이 회로(60) 내의 딜레이 로직의 지연시간(tD)만큼의 구간 동안 블라인드 오버 드라이빙을 수행한다. 이때, RTO 라인의 전위는 어느 정도의 레벨로 상승한 상태가 될 것이다.
한편, 블라인드 오버 드라이빙이 종료되는 시점에서 - 피드백 회로(64)와 감지부(66)에 의한 약간의 딜레이는 존재하겠지만 - 검출 인에이블 신호(DET_EN)가 논리레벨 하이로 활성화되어 감지부(66)가 동작하여 가변 오버 드라이빙 동작을 시작하게 된다.
도 5의 (b)는 낮은 전원전압(VDD) 케이스에서의 파형을 나타내고 있으며, 도 5의 (c)는 높은 전원전압(VDD) 케이스에서의 파형을 나타내고 있다.
결국, 어느 시점에서 가변 오버 드라이빙 동작을 종료하는가가 중요한데, 이 시점을 결정하는 신호가 오버 드라이빙 종료신호(OVDOFF)이며, 오버 드라이빙 종료신호(OVDOFF)의 천이 시점은 전술한 바와 같이 감지부(66)의 반응에 의존한다.
블라인드 오버 드라이빙이 종료되는 시점에서 비트라인(BL)의 전위는 코어전압(VCORE)에 못미칠 것이다. 이때, 피드백 전압(Vfeed)은 당연히 기준전압(VREFC) 보다 낮은 상태가 될 것이며, 이에 따라 오버 드라이빙 동작이 계속 유지된다.
이처럼 오버 드라이빙 동작이 계속되면 RTO 라인과 비트라인(BL)의 전위 역시 계속 상승하게 되며, 비트라인(BL)의 전위가 코어전압(VCORE) 레벨에 이르게 되면 피드백 전압(Vfeed)이 기준전압(VREFC) 보다 높게 나타나므로 오버 드라이빙 종료신호(OVDOFF)가 논리레벨 하이로 천이된다.
낮은 전원전압(VDD) 환경에서는 RTO 라인의 슬로프가 완만하기 때문에 비트라인(BL)을 코어전압(VCORE) 레벨까지 상승시키는데 상대적으로 많은 시간이 필요 하며(도 5의 (b) 참조), 높은 전원전압(VDD) 환경에서는 비트라인(BL)을 코어전압(VCORE) 레벨까지 상승시키는데 상대적으로 적은 시간이 소요된다(도 5의 (c) 참조).
이상에서 살펴본 바와 같이 본 발명을 적용하는 경우, 비트라인(BL)의 증폭 상태를 피드백 받아서 오버 드라이빙 시간이 결정되므로 전원전압(VDD)의 고저에 관계 없이 과도하지도 모자라지도 않는 적절한 오버 드라이빙 동작이 가능하게 된다. 즉, 낮은 전원전압(VDD) 환경에서는 충분한 오버 드라이빙 시간을 확보함으로써 비트라인(BL)의 증폭 속도 저하를 방지할 수 있으며, 높은 전원전압(VDD) 환경에서는 RTO 라인과 비트라인(BL)의 과도한 전위 상승을 억제하여 코어전압단(VCORE)으로의 전하 역류 현상 및 불필요한 전류 소모를 근본적으로 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 RTO 라인 드라이버 트랜지스터로 NMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 드라이버 트랜지스터로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 전원전압(VDD)으로 RTO 라인을 구동하기 위한 오버 드라이버와 코어전압(VCORE)으로 RTO 라인을 구동하기 위한 노말 드라이버 각각이 직접 RTO 라인을 구동하는 오버 드라이빙 방식을 일례로 들어 설명하였으나, 오버 드라이버가 RTO 라인을 직접 구동하지 않고 코어전압단(VCORE)을 구동하는 간접 구동 방식에도 적용할 수 있다.
또한, 전술한 실시예에서는 노말 드라이빙 전압으로 코어전압(CORE)을 사용하고, 오버 드라이빙 전압으로 전원전압(VDD)을 사용하는 경우를 일례로 들어 설명하였으나, 반도체 메모리에서 사용되는 모든 내부 전압은 전원전압(VDD)에 영향을 받기 때문에 노말 드라이빙 전압 및 오버 드라이빙 전압으로 다른 전압원을 사용하는 경우에도 본 발명은 적용될 수 있다.
전술한 본 발명은 전원전압(VDD)의 고저에 관계 없이 적절한 오버 드라이빙을 구현할 수 있다. 즉, 낮은 전원전압(VDD) 환경에서는 안정적인 증폭 속도를 확보할 수 있으며, 높은 전원전압(VDD) 환경에서 나타나는 코어전압단(VCORE)으로의 전하 역류를 방지할 수 있다.

Claims (14)

  1. 비트라인 감지증폭기 인에이블 신호를 지연시키기 위한 지연수단;
    상기 지연수단의 출력신호에 응답하여 기준전압과 피드백 전압을 비교하여 오버 드라이빙 종료신호를 출력하기 위한 감지수단;
    상기 비트라인 감지증폭기 인에이블 신호와 상기 오버 드라이빙 종료신호에 응답하여 제1 및 제2 구동 제어신호를 생성하기 위한 구동 제어신호 생성수단;
    상기 제1 구동 제어신호에 응답하여 비트라인 감지증폭기 풀업 전원 라인을 오버 드라이빙 전압으로 구동하기 위한 제1 구동수단;
    상기 제2 구동 제어신호에 응답하여 상기 비트라인 감지증폭기 풀업 전원 라인을 노말 드라이빙 전압으로 구동하기 위한 제2 구동수단; 및
    상기 비트라인 감지증폭기 풀업 전원 라인에 걸린 전압을 인가받아 비트라인의 증폭 상태를 나타내는 상기 피드백 전압을 생성하기 위한 피드백수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 노말 드라이빙 전압은 코어전압이며, 상기 오버 드라이빙 전압은 전원전압인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 구동수단은 전원전압단과 상기 비트라인 감지증폭기 풀업 전원 라인 사이에 접속되며, 상기 제1 구동 제어신호를 게이트 입력으로 하는 제1 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제2 구동수단은 코어전압단과 상기 비트라인 감지증폭기 풀업 전원 라인 사이에 접속되며, 상기 제2 구동 제어신호를 게이트 입력으로 하는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 감지수단은 상기 지연수단의 출력신호를 인에이블 신호로 하며, 상기 기준전압과 상기 피드백 전압을 차동 입력으로 하는 차동증폭 회로를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 기준전압은 상기 코어전압의 1/2 레벨인 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 피드백수단은,
    상기 비트라인 감지증폭기 풀업 전원 라인에 걸린 전압에 대해 실제 비트라인의 기생 성분의 영향을 반영하기 위한 비트라인 모델링 회로와,
    상기 비트라인 모델링 회로의 출력전압을 분배하여 상기 피드백 전압으로 출력하기 위한 전압분배부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 비트라인 모델링 회로는,
    비트라인의 기생 성분을 모델링한 RC 레플리카와,
    상기 비트라인 감지증폭기 인에이블 신호에 응답하여 상기 비트라인 감지증폭기 풀업 전원 라인에 걸린 전압으로 상기 RC 레플리카를 구동하기 위한 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 전압분배부는,
    상기 RC 레플리카의 출력단과 접지전압 사이에 직렬로 연결되며, 실질적으로 동일한 저항값을 가지는 제1 및 제2 저항성 소자를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제2항에 있어서,
    상기 지연수단은,
    상기 비트라인 감지증폭기 인에이블 신호를 입력으로 하는 딜레이;
    상기 딜레이의 출력신호 및 상기 비트라인 감지증폭기 인에이블 신호를 입력으로 하는 낸드게이트; 및
    상기 낸드게이트의 출력신호를 입력으로 하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제2항에 있어서,
    상기 구동 제어신호 생성수단은,
    상기 비트라인 감지증폭기 인에이블 신호와 상기 오버 드라이빙 종료신호를 논리곱하기 위한 제1 논리곱 수단과,
    상기 상기 비트라인 감지증폭기 인에이블 신호와 상기 제1 논리곱 수단의 출력신호를 논리곱하기 위한 제2 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제2항에 있어서,
    상기 구동 제어신호 생성수단은,
    상기 비트라인 감지증폭기 인에이블 신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호를 입력으로 하는 제2 인버터;
    상기 오버 드라이빙 종료신호를 입력으로 하는 제3 인버터;
    상기 제3 인버터의 출력신호와 상기 비트라인 감지증폭기 인에이블 신호를 입력으로 하는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력신호 및 상기 제2 인버터의 출력신호를 입력으로 하는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력신호를 입력으로 하는 제4 인버터;
    상기 제1 낸드게이트의 출력신호를 입력으로 하는 제5 인버터;
    상기 제4 인버터의 출력신호를 버퍼링하여 상기 제2 구동 제어신호를 출력하기 위한 제1 버퍼; 및
    상기 제5 인버터의 출력신호를 버퍼링하여 제1 구동 제어신호를 출력하기 위한 제2 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 비트라인 감지증폭기가 인에이블 됨에 따라 비트라인 감지증폭기 풀업 전원 라인을 고정된 시간동안 오버 드라이빙 전압으로 구동하는 제1 단계;
    상기 비트라인 감지증폭기 풀업 전원 라인이 예정된 전압 레벨로 상승할 때까지 상기 비트라인 감지증폭기 풀업 전원 라인을 상기 오버 드라이빙 전압으로 구동하는 제2 단계; 및
    상기 비트라인 감지증폭기 풀업 전원 라인이 상기 예정된 전압 레벨로 상승함에 따라 노말 드라이빙 전압으로 구동하는 제3 단계
    를 포함하는 반도체 메모리 소자의 비트라인 감지증폭기 구동방법.
  14. 제13항에 있어서,
    상기 노말 드라이빙 전압은 코어전압이며, 상기 오버 드라이빙 전압은 전원전압인 것을 특징으로 하는 반도체 메모리 소자의 비트라인 감지증폭기 구동방법.
KR1020050036593A 2005-04-30 2005-04-30 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법 KR100673903B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050036593A KR100673903B1 (ko) 2005-04-30 2005-04-30 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법
US11/321,877 US7450448B2 (en) 2005-04-30 2005-12-30 Semiconductor memory device
TW094147407A TWI357082B (en) 2005-04-30 2005-12-30 Semiconductor memory device and method for stably
JP2006001080A JP4993912B2 (ja) 2005-04-30 2006-01-06 半導体メモリ素子及び半導体メモリ素子のビットライン感知増幅器の駆動方法
CN2006100021041A CN1855293B (zh) 2005-04-30 2006-01-16 半导体存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050036593A KR100673903B1 (ko) 2005-04-30 2005-04-30 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법

Publications (2)

Publication Number Publication Date
KR20060113301A KR20060113301A (ko) 2006-11-02
KR100673903B1 true KR100673903B1 (ko) 2007-01-25

Family

ID=37195383

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050036593A KR100673903B1 (ko) 2005-04-30 2005-04-30 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법

Country Status (5)

Country Link
US (1) US7450448B2 (ko)
JP (1) JP4993912B2 (ko)
KR (1) KR100673903B1 (ko)
CN (1) CN1855293B (ko)
TW (1) TWI357082B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695419B1 (ko) * 2004-11-04 2007-03-15 주식회사 하이닉스반도체 내부전원 발생장치
US7423911B2 (en) * 2005-09-29 2008-09-09 Hynix Semiconductor Inc. Bit line control circuit for semiconductor memory device
KR100746615B1 (ko) * 2006-02-20 2007-08-06 주식회사 하이닉스반도체 센스앰프 제어회로 및 반도체 장치
KR100738963B1 (ko) * 2006-02-28 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR100825026B1 (ko) * 2006-06-29 2008-04-24 주식회사 하이닉스반도체 오버드라이빙 펄스발생기 및 이를 포함하는 메모리 장치
KR100772701B1 (ko) 2006-09-28 2007-11-02 주식회사 하이닉스반도체 반도체 메모리 장치
KR100813553B1 (ko) 2006-12-28 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 생성 회로
JP4984910B2 (ja) 2007-01-22 2012-07-25 日本精工株式会社 軌道輪部材の製造方法
KR100889320B1 (ko) * 2007-03-05 2009-03-18 주식회사 하이닉스반도체 반도체 메모리 소자
JP5339691B2 (ja) * 2007-05-29 2013-11-13 ルネサスエレクトロニクス株式会社 半導体装置
KR100908814B1 (ko) * 2007-08-29 2009-07-21 주식회사 하이닉스반도체 코어전압 방전회로 및 이를 포함하는 반도체 메모리장치
KR100884605B1 (ko) 2007-09-17 2009-02-19 주식회사 하이닉스반도체 반도체 메모리 소자
US7800959B2 (en) * 2008-09-19 2010-09-21 Freescale Semiconductor, Inc. Memory having self-timed bit line boost circuit and method therefor
CN102013268B (zh) * 2009-09-07 2013-07-10 上海宏力半导体制造有限公司 位线调整方法和单元、灵敏放大器
KR101053532B1 (ko) 2009-09-30 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법
JP5580179B2 (ja) * 2010-11-30 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US9047933B2 (en) * 2013-04-22 2015-06-02 Sandisk Technologies Inc. High speed signaling techniques to improve performance of integrated circuits
KR102070626B1 (ko) 2013-06-26 2020-01-30 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102127979B1 (ko) * 2014-03-17 2020-06-30 에스케이하이닉스 주식회사 반도체 장치
WO2020105596A1 (ja) * 2018-11-20 2020-05-28 国立大学法人静岡大学 駆動回路及び電子デバイス
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10302467A (ja) 1997-04-22 1998-11-13 Hitachi Ltd 半導体集積回路装置
KR19990066047A (ko) * 1998-01-21 1999-08-16 구본준 오버 드라이빙 제어회로
KR20050009012A (ko) * 2003-07-15 2005-01-24 주식회사 하이닉스반도체 오버드라이빙 구조를 가진 반도체 메모리 소자
KR20050078998A (ko) * 2004-02-03 2005-08-08 가부시끼가이샤 르네사스 테크놀로지 메모리 셀의 신뢰성을 확보하면서, 고속이며 저소비전력으로 동작하는 반도체 기억 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1238022B (it) * 1989-12-22 1993-06-23 Cselt Centro Studi Lab Telecom Discriminatore differenziale di tensione in tecnologia c-mos.
JP3037377B2 (ja) * 1990-08-27 2000-04-24 沖電気工業株式会社 半導体記憶装置
JPH0562467A (ja) * 1991-09-05 1993-03-12 Hitachi Ltd センスアンプ駆動回路
US5764580A (en) * 1995-08-18 1998-06-09 Hitachi, Ltd. Semiconductor integrated circuit
US6016390A (en) 1998-01-29 2000-01-18 Artisan Components, Inc. Method and apparatus for eliminating bitline voltage offsets in memory devices
KR100271644B1 (ko) 1998-02-06 2000-12-01 김영환 센스앰프 오버드라이빙 전압제어 회로
JP2000243085A (ja) 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
US6535415B2 (en) 1999-02-22 2003-03-18 Hitachi, Ltd. Semiconductor device
JP2000285676A (ja) * 1999-03-26 2000-10-13 Fujitsu Ltd オーバードライブ方式のセンスアンプを有するメモリデバイス
JP2002230975A (ja) 2001-02-05 2002-08-16 Mitsubishi Electric Corp 半導体記憶装置
JP2003242780A (ja) 2002-02-12 2003-08-29 Hitachi Ltd 半導体記憶装置
ITVA20020020A1 (it) * 2002-03-04 2003-09-04 St Microelectronics Srl Sistema regolatore della tensione prodotta da una pompa di carica
KR100550638B1 (ko) * 2003-04-30 2006-02-10 주식회사 하이닉스반도체 비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는메모리장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10302467A (ja) 1997-04-22 1998-11-13 Hitachi Ltd 半導体集積回路装置
KR19990066047A (ko) * 1998-01-21 1999-08-16 구본준 오버 드라이빙 제어회로
KR20050009012A (ko) * 2003-07-15 2005-01-24 주식회사 하이닉스반도체 오버드라이빙 구조를 가진 반도체 메모리 소자
KR20050078998A (ko) * 2004-02-03 2005-08-08 가부시끼가이샤 르네사스 테크놀로지 메모리 셀의 신뢰성을 확보하면서, 고속이며 저소비전력으로 동작하는 반도체 기억 장치

Also Published As

Publication number Publication date
JP4993912B2 (ja) 2012-08-08
US20060245284A1 (en) 2006-11-02
TW200638434A (en) 2006-11-01
KR20060113301A (ko) 2006-11-02
JP2006309916A (ja) 2006-11-09
CN1855293B (zh) 2010-10-06
TWI357082B (en) 2012-01-21
US7450448B2 (en) 2008-11-11
CN1855293A (zh) 2006-11-01

Similar Documents

Publication Publication Date Title
KR100673903B1 (ko) 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법
KR100571648B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
US7298660B2 (en) Bit line sense amplifier control circuit
JP5595236B2 (ja) 半導体装置
US9627033B2 (en) Sense amplifier and semiconductor device for securing operation margin of sense amplifier
US7567469B2 (en) Over driving pulse generator
JP4118364B2 (ja) 半導体記憶装置
US8854902B2 (en) Write self timing circuitry for self-timed memory
KR100780633B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
US8213252B2 (en) Semiconductor memory device comprising sense amplifiers configured to stably amplify data
KR100838364B1 (ko) 반도체 메모리 장치의 감지증폭 인에이블 신호 생성회로
KR100900776B1 (ko) 반도체 메모리 장치
US7573777B2 (en) Over driver control signal generator in semiconductor memory device
JP5580179B2 (ja) 半導体装置
KR100733473B1 (ko) 비트라인 오버 드라이빙 구조를 가진 반도체 메모리 소자및 그 구동방법
KR100886182B1 (ko) 반도체 메모리 장치의 센스 앰프 및 이의 구동 방법
KR100780634B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
JP4031206B2 (ja) 半導体記憶装置
KR100207503B1 (ko) 액티브 어레이 전원 공급회로
KR100693782B1 (ko) 센스앰프 드라이버
KR100780641B1 (ko) 이중 오버 드라이버를 구비한 반도체 메모리 소자
KR20080030739A (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140102

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee