JP4118364B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置、より具体的には、センスアンプの駆動用パルス信号を制御し、配線の電圧降下によるセンシング動作の遅れを補正する機能を有する半導体記憶装置に関するものである。
【0002】
【従来の技術】
図12は半導体記憶装置、例えば、DRAMのメモリアレイの一構成例を示している。図12において、メモリアレイはワード線WL0〜WL5、ビット線(またはビット補線)BL0,BL0_,BL1,BL1_およびこれらのワード線とビット線(またはビット補線)との交差点にそれぞれ接続されているメモリセルMC0,0 ,MC0,1 ,MC0,2 ,…,MC1,4 ,MC1,5 により構成されている。この図では、説明のためメモリアレイの一部分のみを示している。ビット線BL0とビット補線BL0_からなるビット線対はセンスアンプSA0に接続され、ビット線BL1とビット補線BL1_からなるビット線対はセンスアンプSA1に接続されている。なお、メモリアクセス時にセンスアンプにより、ビット線対をなすビット線とビット補線がそれぞれ異なる電圧レベルに保持される。例えば、ビット線BL0がハイレベル(電源電圧VDDレベル)に保持されたとき、ビット補線BL0_がローレベル(共通電位VSSレベル)に保持される。ワード線WL0〜WL5はワード線駆動回路WDにより選択され、駆動される。なお、図12においてワード線駆動回路WDは省略されている。
【0003】
メモリセルMC0,0 ,MC0,1 ,MC0,2 ,…,MC1,4 ,MC1,5 はそれぞれワード線WL0〜WL5とビット線BL0,BL0_,BL1,BL1_との交差点に配置されている。図示のようにDRAMのメモリセル、例えば、メモリセルMC1,1 は1個のトランジスタQ1,1 と1個のキャパシタC1,1 により構成されており、トランジスタQ1,1 のゲートはワード線WL1に接続され、ワード線WL1の電位によってオン/オフ状態が制御される。メモリアクセス時に、入力されるアドレス信号に応じてワード線駆動回路WDによりワード線WL0〜WL5の中の1つが選択され、選択されたワード線が活性化されてハイレベルに保持されるので、選択ワード線に接続されているメモリセルのトランジスタがオン状態に保持される。
【0004】
例えば、ワード線WL1がワード線駆動回路WDにより選択され、ハイレベルに保持されると、メモリセルMC1,1 のトランジスタQ1,1 がオン状態となる。書き込み時に、ワード線の選択と同時にセンスアンプにより書き込みデータに応じてビット線のレベルが設定される。例えば、センスアンプSA1により、ビット線BL1がハイレベル(電源電圧VDDレベル)、ビット補線BL1_がローレベル(共通電位VSSレベル)にそれぞれ保持される。これにより、キャパシタC1,1 の充電電圧または電荷が記憶データとして保持される。
【0005】
一方、メモリセルMC1,1 から記憶データを読み出すときは、予めセンスアンプSA1により、ビット線BL1およびビット補線BL1_が一定の電位、例えば、電源電圧VDDの半分のVDD/2にプリチャージされる。ワード線駆動回路WDによりワード線WL1が活性化され、ハイレベルに保持されると、トランジスタQ1,1 がオン状態となり、ビット線BL1とキャパシタC1,1 が短絡され、ビット線BL1の電位がキャパシタC1,1 の蓄積電荷に応じてわずかに変化する。このビット線BL1上のわずかな電位変化がセンスアンプSA1により検出され、増幅されることにより、メモリセルMC1,1 の記憶データが読み出される。
【0006】
DRAMの大容量化に伴い、メモリアレイがさらに複数のサブアレイ(メモリセルマット)に分割され、各サブアレイの傍らにセンスアンプからなるセンスアンプバンクを配置する構造となる。センスアンプバンクが各サブアレイのビット線対と同数のセンスアンプにより構成され、各センスアンプバンクが左右両側に配置されているサブアレイにより共用される。さらに、ビット線を延長しサブアレイを広げて、センスアンプの数を減らすことにより、チップ全体にセンスアンプバンクが占める面積の低減を図り、チップサイズの縮小を図る。ただし、ビット線の延長により、ビット線の抵抗および寄生容量の増加に伴なう特性の劣化が問題となる。これに対処するために階層化ビット線構造などの方式が提案されている。
【0007】
さらに、半導体記憶装置の大容量化および微細化が進むに連れ、素子の微小化が進み、また低電圧動作のため薄膜化も進んでいる。メモリセルを構成するトランジスタのゲート耐圧を保証するために、メモリアレイ内部では外部電源電圧VDDが降圧された外部電源電圧より低い内部電圧VDLを動作電圧として用いている。これに伴い、センスアンプではアクセススピードの低下が問題となる。これを回避するために、通常ある一定の期間、例えば、ビット線がメモリアレイ電圧(内部動作電圧VDL)に到達するまでの期間において、外部電源電圧VDDをセンスアンプに供給するいわゆるオーバードライブ(OVD)方式が採用されている。
【0008】
【発明が解決しようとする課題】
ところで、上述した従来のオーバードライブ方式では各メモリセルマット間にセンスアンプ電源配線抵抗に起因する電圧降下が見られるため、同一メモリアレイブロック内であっても、各メモリセルマット間により最適なセンスアンプオーバードライブ量が異なってくる。
例えば、従来の64Mb(メガビット)DRAMでは、最遠端での十分な書き込みを保証するために、オーバードライブのタイミングは最遠端(ワーストケース)で最適化されていた。これにより、最遠端でのオーバードライブは保証されるが、近端側で過剰オーバードライブとなり、余剰な電荷は捨てられていた。即ち、近端のセンスアンプにおいては、メモリアクセス時に必要以上の電圧印加が行われ、センスアンプを構成するトランジスタの特性の劣化を招き、消費電力の増加を招くという不利益がある。
【0009】
図13は読み出しを行う場合、近端(near end)および遠端(far end )のメモリセルマット上のビット線電位の変化を示している。なお、本例の場合では電源電圧VDDは、例えば3.3V、メモリアレイの内部で用いられている降下電圧VDLは、例えば2.2Vである。図示のように、読み出し前に、ビット線BLとビット補線BL_は内部電源電圧VDLの半分の電圧レベル、例えば1.1Vにプリチャージされ、読み出し開始後、メモリセルの記憶データに応じて例えば、ビット線BLは電源電圧VDDによりチャージされ、ビット補線BL_は共通電位VSSによりディスチャージされる。ビット線BLへの電源電圧VDDの印加時間、即ち、オーバードライブの時間TOVD が最遠端のセンスアンプにあわせて設定されているので、最遠端のセンスアンプに接続されているビット線は、オーバードライブ動作により、内部電源電圧VDLレベルに正しくチャージされるが、近端のセンスアンプに接続されているビット線BLにおいては、同じオーバードライブ時間TOVD により過剰にチャージされ、オーバードライブ終了時に内部電源電圧VDLより高いレベルに保持される。なお、遠端と近端の何れの場合でもビット補線BL_は共通電位VSSによりディスチャージされるので、その電位の変化はほぼ同じである。
【0010】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、メモリセルマットの配置位置に応じてオーバードライブのタイミングを制御でき、ビット線を最適な電圧に駆動でき、消費電力の低減が図れ、オーバードライブのタイミング設計を容易にできる半導体記憶装置を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、第1の電圧、上記第1の電圧よりも高い第2の電圧及び上記第2の電圧よりも高い第3の電圧をそれぞれ供給するための第1、第2及び第3の電圧供給ノードと、
上記第1の電圧又は上記第2の電圧に応じた電荷をデータとして保持するメモリセルがワード線とビット線対との交点に配置されているメモリセルアレイと、
上記ビット線対に接続されており、上記メモリセルに保持されているデータを読み出す際、所定の期間中の第1の期間においては上記第1の電圧と上記第3の電圧に応答して動作し、上記所定の期間中の第2の期間においては上記第1の電圧と上記第2の電圧とに応答して動作するセンスアンプを含むセンスアンプブロックと、
上記電圧供給ノードに接続されており、上記センスアンプブロックに上記第1の電圧、上記第2の電圧及び上記第3の電圧を夫々供給するための第1、第2及び第3の配線と、
上記配線の上記電圧供給ノードと上記センスアンプブロックとの間の配線長が短い場合には上記所定の期間における第1の期間を短く調整し、当該配線長が長い場合には上記所定の期間における第1の期間を長く調整するセンスアンプ駆動制御手段と、
を有し、
上記センスアンプ駆動制御手段が上記配線長に応じたパルス幅の駆動パルス信号を生成するパルス信号生成回路を含み、上記駆動パルス信号は上記第1の期間の長さを規定する。
【0012】
また、好適には、上記センスアンプ駆動制御手段は上記配線長が長い程上記所定の期間における第1の期間を長く調整する。
【0014】
また、好適には、上記パルス信号生成回路は基準パルス信号に所定の遅延時間を与える遅延回路と上記基準パルス信号と上記遅延回路の出力信号とを入力して上記駆動パルス信号を生成する論理演算回路を含む。
【0015】
好ましくは、上記配線長が長い程上記遅延信号の遅延時間が大きく設定される。
【0016】
本発明によれば、センスアンプに対する第3の電圧の供給時間、即ち、オーバードライブの時間がセンスアンプブロック(センスアンプバンク)と電圧供給ノードとの間の配線長に応じて制御され、オーバードライブ用の電圧供給ノードとセンスアンプブロックとの間の配線長の長さに応じてセンスアンプへのオーバードライブ用電圧の供給時間が長く調整されるので、電源配線で生じる電圧降下によるセンスアンプのセンシング遅れの影響が補正される。
【0017】
また、センスアンプブロックと電圧供給ノードとの間の配線長に応じてセンスアンプにおけるオーバードライブの時間を最適に設定できるので、過剰なオーバードライブを防止することができ、半導体記憶装置の低消費電力化を図ることができる。
【0018】
また、センスアンプにおけるオーバードライブの時間はセンスアンプ駆動調整手段のパルス信号生成回路が生成する駆動パルス信号のパルス幅により調整され、そのパルス幅は基準パルス信号に与える遅延回路の遅延時間により調整することができるので、簡単な回路構成によりセンスアンプのオーバードライブの時間を適宜に設定できる。
【0019】
【発明の実施の形態】
図1は本発明に係わる半導体記憶装置のブロック図である。
本例の半導体記憶装置は、例えば、64MbDRAMである。図示のように、メモリチップは8つのメモリアレイMA0〜MA7により構成され、各メモリアレイは8Mb(メガビット)の記憶容量を有する。図1は例として、メモリアレイMA0の内部構成の概略を示している。
【0020】
メモリアレイMA0はアレイ制御回路AC0、メモリセルマットM0〜M15、センスアンプバンクSB0〜SB16により構成されており、各メモリセルマットは512Kb(キロビット)の記憶容量を有する。
アレイ制御回路AC0には、例えば、センスアンプバンクの動作を制御する回路と、メインワード線MWLを選択制御するメインワード線駆動回路、さらにサブワード線SWLを選択制御するサブワード線駆動回路が含まれる。メモリセルマットは、例えば、サブワード線とビット線対との交差点に配置されているメモリセルにより構成されている。サブワード線はサブワード線駆動回路SWDにより選択され、活性化される。ビット線対はそれぞれセンスアンプに接続されている。
【0021】
図2はメモリセルマットM1の構成の概略を示すブロック図である。メモリセルマットM1はセンスアンプバンクSB1とセンスアンプバンクSB2に挟まれており、8個のサブマットSM0〜SM7と9個のサブワード線駆動回路SWD0〜SWD8により構成されている。また、各サブマットは64Kb(キロビット)の記憶容量を有する。
サブマットSM1においては、サブワード線駆動回路SWD1,SWD2からそれぞれ128本のサブワード線が交互に延びており、256本のビット線対はセンスアンプバンクSB1,SB2内のセンスアンプSAiにそれぞれ交互に接続されている。メモリアクセス時には、図示しないメインワード線およびサブワード線駆動回路SWD1,SWD2に入力するアドレス情報に応じて、サブワード線駆動回路SWD1,SWD2により、256本の内の1本が選択され、活性化状態のハイレベルに保持される。なお、図2においては、説明のためにサブワード線SWLj ,SWLj+1 (j=0,1,2,…,255)のみが示されている。サブマットSM1に対応する部分のセンスアンプバンクSB1,SB2には、それぞれ128個のセンスアンプSAiが配置されている。センスアンプバンクSB1にはセンスアンプSA0,SA2,…,SA254が配置され、センスアンプバンクSB2にはセンスアンプSA1,SA3,…,SA255が配置されている。なお、図2においては、センスアンプSA0,SA1,SA2,SA3のみを示している。
【0022】
センスアンプバンクSB1はその両側に配置されているメモリセルマットM0(図示せず),M1により共用され、同様にセンスアンプバンクSB2はメモリセルマットM1,M2(図示せず)により共用されている。
【0023】
以下、サブマットSM1の構成について説明する。
サブマットSM1において、ビット線またはビット補線とサブワード線との交差点に1個のメモリセルが配置されている。なお、図2は例示として、メモリセルMC0,j ,MC0,j+1 ,MC1,j ,MC1,j+1 ,MC2,j ,MC2,j+1 ,MC3,j ,MC3,j+1 のみを示している。また、図2では、サブワード線とビット線およびビット補線との交差点のドットによりメモリセルの配置位置を示しており、メモリセルの構成を省略している。メモリセルは、例えば、1個のトランジスタQと1個のキャパシタCにより構成されているものとする。
【0024】
センスアンプはトランスファゲートを介してビット線対に接続されている。例えば、センスアンプSA0はトランスファゲートTG0,TG0_を介してビット線対BL0,BL0_に接続されている。トランスファゲートTG0,TG0_のゲートは制御信号線T2に接続されている。この制御信号線T2がハイレベルに保持されると、トランスファゲートTG0,TG0_がオン状態となって、センスアンプSA0とビット線対BL0,BL0_とが接続され、メモリセルに対する書き込みまたは読み出しが可能となる。
【0025】
他のセンスアンプにおいても同様である。なお、図2においてはトランスファゲートとセンスアンプが別々に配置されているが、実際の回路では、トランスファゲートをセンスアンプ内に配置することもできる。また、図示していないが、トランスファゲートのオン/オフ状態を制御する制御信号線T1〜T4は、例えば、図1に示すアレイ制御回路AC0に接続され、アレイ制御回路AC0内のXデコーダにより制御される。
【0026】
図1に示すように、各センスアンプバンクSB0〜SB16には、電源電圧VDD、共通電位VSSおよびメモリアレイ内部電源電圧VDLがそれぞれ供給されている。電源電圧VDD、共通電位VSSはそれぞれ端子TDD,TSSにより入力され、また、内部電源電圧VDLは、例えば、メモリチップ上に設けられている降圧回路により生成され、端子TDLから入力される。なお、本例において、電源電圧VDDは3.3V、共通電位VSSは0V、内部電源電圧VDLは2.2Vとする。
【0027】
電源電圧VDD、共通電位VSSおよび内部電源電圧VDLはそれぞれメモリチップ上の主配線10,20,30を介して各メモリアレイMA0〜MA7の近傍に伝送され、さらに、配線40,50,60を介して各メモリアレイ内の各センスアンプバンクSB0〜SB16に供給される。図1に示すように、配線10と配線40との接続箇所(コンタクト)をCT0、配線20と配線50との接続箇所(コンタクト)をCT1、配線30と配線60との接続箇所(コンタクト)をCT2とする。配線10〜60の抵抗および寄生容量により、配線上に電圧降下および信号遅延が生じる。
各電源電圧の供給端子TDD,TSS,TDLとそれぞれのコンタクトCT0,CT1,CT2との間に生じた遅延を遅延A、さらに各コンタクトCT0,CT1,CT2とセンスアンプバンクとの間に生じた遅延を遅延B、さらに各センスアンプバンクの内部に生じた遅延を遅延Cとする。
【0028】
メモリアレイMA0〜MA7の近傍に配置された配線10,20,30は、十分な配線スペースが確保できるため、太い配線が形成でき、これらの配線上に生じた遅延Aは小さくできる。実際のDRAMチップにおいては、上述した遅延A,B,Cの内、最も大きいのは遅延B、即ち、コンタクトから各センスアンプバンクまでの配線40、50および60に生じる遅延である。これはレイアウト上の制約から配線40、50および60はあまり太い配線に形成することが困難なためである。なお、遅延BはコンタクトCT0,CT1,CT2とセンスアンプバンク間の配線長に応じて変化する。例えば、図1に示すメモリアレイMA0において、センスアンプバンクSB0までの配線が最も短く、センスアンプバンクSB16までの配線が最も長いため、センスアンプバンクSB0までの配線上に生じる遅延Bは最も小さく、センスアンプバンクSB16までの配線上に生じる遅延Bが最も大きい。また、遅延のみではなく、配線の抵抗により電圧降下が生じるため、センスアンプバンクSB0に供給される電源電圧が最も大きく、センスアンプバンクSB16に供給される電源電圧が最も小さくなる。このため、各センスアンプバンクSB0〜SB16に同じパルス幅で電源電圧、例えば、オーバードライブ用電源電圧VDDを供給する場合、遠端のセンスアンプバンクSB16の書き込み・読み出し動作を保証するため、それに応じてパルス幅が設定されるとすると、近端のセンスアンプバンクSB0においては、過剰オーバードライブが生じてしまう。
【0029】
本発明では、各センスアンプバンクのオーバードライブ用パルス幅をセンスアンプの配置位置に応じて制御し、例えば、近端のセンスアンプバンクSB0のオーバードライブ用パルス幅を小さく設定し、遠端のセンスアンプバンクSB16のオーバードライブ用パルス幅を大きく設定することにより、遠端の書き込み・読み出し動作を保証すると同時に、近端における過剰オーバードライブを回避できる。
【0030】
図3はオーバードライブ用パルス生成回路の一例を示している。これは図1に示したメモリアレイMA0について模式的に示したものであり、メモリアレイは16個のメモリセルマットM0〜M15と17個のセンスアンプバンクSB0〜SB16により構成されている。各センスアンプバンクSB0〜SB16に、図3(a)に示すオーバードライブ用パルス信号PLS0〜PLS16がそれぞれ入力される。
【0031】
図3(b)はオーバードライブ用パルス生成回路の回路図を示している。この生成回路は、例えば、図1に示すアレイ制御回路AC0に設けられている。図示のように、パルス生成回路は遅延回路DLY0〜DLY15、NANDゲートNGT0〜NGT16およびインバータINV0〜INV16により構成されている。
【0032】
NANDゲートNGT0〜NGT16の一方の入力端子は、オーバードライブ制御信号SAOの入力端子TINに接続され、他方の入力端子は遅延回路DLY0〜DLY15の出力端子に接続されている。例えば、NANDゲートNGT1の一方の入力端子は端子TINに接続され、他方の入力端子は遅延回路DLY0の出力端子に接続されている。また、NANDゲートNGT16の一方の入力端子は端子TINに接続され、他方の入力端子は遅延回路DLY15の出力端子に接続されている。なお、NANDゲートNGT0の両方の入力端子はともに端子TINに接続され、また、遅延回路DLY0の入力端子も端子TINに接続され、そして、各遅延回路DLY0〜DLY15は直列に接続されている。NANDゲートNGT0〜NGT16の出力端子はそれぞれインバータINV0〜INV16の入力端子に接続され、インバータINV0〜INV16の出力端子からそれぞれオーバードライブ用パルス信号PLS0〜PLS16が出力される。
【0033】
入力端子TINに入力されるオーバードライブ制御信号SAOは、ローアクティブの信号であり、例えば、14〜17nsの間ローレベルに保持される信号である。このため、センスアンプバンクSB0に供給されるオーバードライブ用パルスPLS0は、図3(a)に示すように、14〜17nsの間ローレベルに保持される負のパルス信号である。ここで、遅延回路DLY0〜DLY15は同じ遅延時間TD を入力信号に与えるものとする。これにより、センスアンプバンクSB1〜SB16に供給されるオーバードライブ用パルスPLS1〜PLS16はそれぞれオーバードライブ用パルスPLS0よりも、時間TD ずつ幅が長いパルス信号である。
【0034】
遅延回路DLY0〜DLY16の遅延時間TD は可変であり、実際の動作モデルに応じてきめ細やかな調整が可能である。図4は遅延回路DLYの一例を示している。遅延回路DLYは4つのインバータINVD1,INVD2,INVD3,INVD4およびスイッチSW1により構成されている。インバータINVD1〜INVD4は直列に接続されている。また、これらインバータの遅延時間は同じとする。インバータINVD1の入力端子は遅延回路DLYの入力端子に接続されている。スイッチSW1は端子S1,S2,S3から3つの信号の内の1つを選択して出力する。端子S1は遅延回路DLYの入力端子に接続され、端子S2はインバータINVD2の出力端子に接続され、端子S3はインバータINVD4の出力端子に接続されている。
【0035】
このため、スイッチSW1により、端子S1が選択されたとき、遅延回路DLYの遅延時間TD はほぼ0である。端子S2が選択されたときは、遅延回路DLYの遅延時間TD は2段のインバータで生じた遅延時間であり、端子S3がn選択されたときは、遅延時間TD は4段のインバータで生じた遅延時間である。2段のインバータの遅延時間が例えば、0.4nsとすると、遅延回路DLYの遅延時間TD は0,0.4,0.8nsの何れかに設定できる。
【0036】
図5は、センスアンプのオーバードライブ回路およびセンスアンプ制御信号の波形を示している。センスアンプバンクに配置されている各センスアンプSAは、2個のPチャネルMOSトランジスタP1,P2と2個のNチャネルMOSトランジスタN1,N2とから構成されている。トランジスタP1,N1は電源ラインSDP,SDNの間に直列に接続されており、それらのゲートはビット補線BL_に接続されている。また、トランジスタP2,N2は電源ラインSDP,SDNの間に直列に接続されており、それらのゲートはビット線BLに接続されている。電源ラインSDPはNチャネルMOSトランジスタN12を介して内部電源電圧VDLに接続され、また、PチャネルMOSトランジスタP11およびNチャネルMOSトランジスタN11を介して電源電圧VDDに接続されている。電源ラインSDNは、NチャネルMOSトランジスタN13を介して共通電位VSSに接続されている。これらトランジスタN11,N12,N13,P11がオーバードライブ回路を構成している。
【0037】
電源ラインSDP,SDNは通常VDL/2にプリチャージされているが、センスアンプSAが活性化されると、電源ラインSDPはVDDレベル又はVDLレベルに、電源ラインSDNはVSSレベルにそれぞれ変化する。図5(b)に示すように、センスアンプの活性化に応じて制御信号SAP1がローレベルになり、制御信号SANがハイレベルになる。この制御信号SAP1がオーバードライブ用パルス生成回路で生成されたオーバードライブ用パルス信号PLS0〜PLS16に対応し、電源ラインSDPは電源電圧VDDに接続され、オーバードライブ動作が行われる。制御信号SAP1(パルス信号PLS)がハイレベルになると、オーバードライブ動作が終了し、そのとき制御信号SAP2がハイレベルとなって、電源ラインSDPは内部電源電圧VDLに接続される。その後、制御信号SAP2およびSANがローレベルとなり、センスアンプSAの読み出し動作が終了する。
【0038】
図6は本発明によるオーバードライブ制御を行なう場合の読み出し時のビット線の電位変化を示している。
図のように、近端のセンスアンプバンクに印加されるオーバードライブ用パルスPLSの幅はTR1であり、遠端のセンスアンプバンクに印可されるオーバードライブ用パルスPLSの幅はTR2であり、近端のパルス幅TR1に比べて遠端のパルス幅TR2が広く設定されている。
【0039】
アクセス前に、ビット線BLおよびビット補線BL_はともに中間電位、例えば、VDL/2電位レベルにプリチャージされている。読み出しが始まると、センスアンプにより、最初、ビット線BLに内部電源電圧VDLより高い電圧、例えば、電源電圧VDDレベルの電圧が印加され、ビット補線BL_には共通電位VSSレベルの電圧が印加される。このとき、ビット線BLは電源電圧VDDレベルの電圧によりオーバードライブされるので、ビット線BLの電位上昇は速くなる。オーバードライブ用パルスの時間幅が経過すると、ビット線BLには内部電源電圧VDLレベルの電圧が印加される。
オーバードライブ用パルス幅がセンスアンプバンクの配置位置、即ち、主配線(配線10,20,30)からの距離に応じて設定されており、近端用のパルス幅が狭く、遠端ほどパルス幅が広く設定されているので、電源配線上の電圧降下により遠端のセンスアンプバンクにおけるセンシング遅延が補正され、また、近端のセンスアンプバンクにおける過剰オーバードライブが回避される。図6に示すように、オーバードライブの結果、近端および遠端のセンスアンプバンクのセンスアンプに接続されているビット線がともに内部電源電圧VDLレベルにチャージされ、遠端におけるオーバードライブ不足または近端における過剰オーバードライブが抑制される。
【0040】
図7および図8は具体的なオーバードライブタイミング制御信号の生成回路の回路図であり、図9はそれらの動作を説明するための波形図である。
図7は主配線に最も近くに配置されているセンスアンプバンクにオーバードライブ用信号を供給(生成)する回路(以下、初段の生成回路という)の回路図であり、図8は初段の次(2段目)に接続されているオーバードライブ用信号の生成回路の回路図である。なお、2段目以降の各段のオーバードライブ用信号生成回路は基本的に同じ構成を有しており、以下、2段目のオーバードライブ用信号生成回路を例に説明をし、それ以降の各段の生成回路について詳細な説明は省略する。ここで、初段は図1のセンスアンプバンクSB0に対応し、2段目は図1のセンスアンプバンクSB1に対応するものとする。
【0041】
図7に示すように、初段のオーバードライブ用信号生成回路は、NANDゲートNAND1,NAND2,NAND3、ANDゲートAND1、インバータINV1,INV2,INV3、およびレベルシフト回路70,72により構成されている。
【0042】
NANDゲートNAND1の2つの入力端子には、それぞれセンスアンプバンクSB0選択信号SBS0とセンスアンプイネーブル信号SAEとが供給されており、その出力端子はインバータINV1の入力端子に接続されている。また、インバータINV2の入力端子にはオーバードライブ制御信号SAOが供給されており、その出力端子はインバータINV3の入力端子に接続されている。インバータINV3の出力信号はNANDゲートNAND2の2つの入力端子に供給されると共に、初段の遅延信号DLY0として次段のオーバードライブ用信号生成回路に供給される。
【0043】
インバータINV1の出力信号は、制御信号SAN_0としてセンスアンプバンクSB0に供給されると共に、ANDゲートAND1およびNANDゲートNAND3の一方の入力端子に供給される。NANDゲートNAND2の出力信号はNANDゲートNAND3の他方の入力端子に供給され、NANDゲートNAND3の出力信号はANDゲートAND1の他方の入力端子とレベルシフト回路72に供給される。レベルシフト回路72は、VSS(0V)−VDL(2.2V)の電圧レベルの入力信号をVSS(0V)−VDD(3.3V)の電圧レベルの信号に変換してセンスアンプバンクSB0に供給する。ANDゲートAND1の出力信号はレベルシフト回路70に供給され、レベルシフト回路70はVSS−VDLの電圧レベルの入力信号をVSS−VDDの電圧レベルの信号に変換してセンスアンプバンクSB0に供給する。
図7における信号SAN_0、SAP1_0およびSAP2_0は、それぞれ図5に示すオーバードライブ回路のトランジスタN13のゲート、トランジスタP11のゲートおよびトランジスタN12のゲートに供給される。
【0044】
2段目のオーバードライブ用信号生成回路は、図8に示すように、NANDゲートNAND1,NAND2,NAND3、ANDゲートAND1、インバータINV1,INV2,INV3、レベルシフト回路70,72、および遅延回路DLYにより構成されている。遅延回路DLYは、前段の遅延信号DLY0を受けるスイッチSW1と、直列に接続されたインバータINVD1,INVD2,INVD3,INVD4と、インバータINV3、インバータINVD2またはインバータINVD4の出力信号の何れかを選択するスイッチSW2と、スイッチSW2の出力信号または前段の遅延信号DLY0の何れかを選択するスイッチSW3とから構成される。図8の例では、スイッチSW1、SW2およびSW3は、それぞれ前段の遅延信号DLY0、インバータINVD2の出力信号およびスイッチSW2の出力信号を選択するように設定されている。
【0045】
図7および図8において、センスアンプバンク選択信号SBS0,SB1はDRAMの外部から供給されるアドレス信号に応じて活性化され、例えば、図1に示す構造のDRAMの場合、17個のセンスアンプバンクSB0〜SB16の中の1つが選択される。また、センスアンプイネーブル信号SAEもDRAMの外部から供給されるアドレス信号に応じて活性化される信号であり、センスアンプバンク選択信号とセンスアンプイネーブル信号とによりセンスアンプバンクにおけるセンスアンプが活性化される。
【0046】
以下、図9の波形図を参照しながら、オーバードライブ用信号生成回路の動作について説明する。
図9において、DRAMの外部から供給されるアドレス信号に応答してセンスアンプバンクSB0が選択される場合、センスアンプバンク選択信号SBS0がハイレベルに活性化される。次に、センスアンプイネーブル信号SAEがハイレベルに活性化される。このセンスアンプイネーブル信号SAEの活性化と同時に、図示しない回路で生成されたオーバードライブ制御信号SAOがローレベルに活性化され、このオーバードライブ制御信号SAOはTOVD の期間の間、ローレベルに保持される。このセンスアンプイネーブル信号SAEおよびオーバードライブ制御信号SAOに応答して、図5に示すオーバードライブ回路のトランジスタN13およびトランジスタP11を導通状態に制御する制御信号SAN_0およびSAP1_0がそれぞれ活性化される。従って、電源ラインSDNはVSS(0V)とされ、電源ラインSDPはVDD(3.3V)レベルにオーバードライブされる。
【0047】
オーバードライブ制御信号SAOがハイレベルに変化すると、それに応答して制御信号SAP1_0がハイレベルに変化し、制御信号SAP2_0がハイレベルに活性化される。従って、図5におけるトランジスタP11がオフ状態に遷移し、トランジスタN11がオン状態に遷移する。この一連のトランジスタP11,N11の動作により、電源ラインSDPのオーバードライブが解除され、電源ラインSDPはVDL(2.2V)とされる。このように、初段のオーバードライブ用信号生成回路におけるオーバードライブの時間は、オーバードライブ制御信号SAOの設定時間TOVD と同じである。その後、センスアンプイネーブル信号SAEがローレベルに変化すると、制御信号SAN_0,SAP2_0がローレベルに変化して図5のトランジスタN12,N13がオフ状態に遷移し、電源ラインSDP,SDNは図示しないプリチャージ回路によりVDL/2レベルにプリチャージされる。
【0048】
図9において、DRAMの外部から供給されるアドレス信号に応答してセンスアンプバンクSB1が選択される場合、センスアンプバンク選択信号SBS1がハイレベルに活性化される。次に、センスアンプイネーブル信号SAEおよびオーバードライブ制御信号SAOがローレベルに活性化され、このオーバードライブ制御信号SAOはTOVD の期間の間、ローレベルに保持される。このセンスアンプイネーブル信号SAEおよびオーバードライブ制御信号SAOに応答して、図5に示すオーバードライブ回路のトランジスタN13およびトランジスタP11を導通状態に制御する制御信号SAN_1およびSAP1_1がそれぞれ活性化される。従って、電源ラインSDNはVSS(0V)とされ、電源ラインSDPはVDD(3.3V)レベルにオーバードライブされる。
【0049】
図7に示す初段のオーバードライブ用信号生成回路から出力される遅延信号DLY0は、図8に示す2段目のオーバードライブ用信号生成回路の遅延回路DLYに入力され、インバータ2段分(INVD1,INVD2)の遅延(TD )を与えられて次段のオーバードライブ用信号生成回路とNANDゲートNAND2に供給される。オーバードライブ制御信号SAOがハイレベルに変化しても、NANDゲートNAND2の他方の入力信号、即ち、遅延信号DLY1がTD の間ローレベルを保持しているので、オーバードライブ制御信号SAOがハイレベルに変化して時間TD が経過した時点で、制御信号SAP1_1がハイレベルに変化し、制御信号SAP2_1がハイレベルに活性化される。従って、図5におけるトランジスタP11がオフ状態に遷移し、トランジスタN11がオン状態に遷移する。この一連のトランジスタP11,N11の動作により、電源ラインSDPのオーバードライブが解除され、電源ラインSDPはVDL(2.2V)とされる。このように、2段目のオーバードライブ用信号生成回路におけるオーバードライブの時間は、オーバードライブ制御信号SAOの設定時間TOVD に遅延回路DLYの遅延時間TD を加えた時間である。その後、センスアンプイネーブル信号SAEがローレベルに変化すると、制御信号SAN_1,SAP2_1がローレベルに変化して図5のトランジスタN12,N13がオフ状態に遷移し、電源ラインSDP,SDNは図示しないプリチャージ回路によりVDL/2レベルにプリチャージされる。
【0050】
2段目のセンスアンプドライブ信号SAP1_1は初段のドライブ信号SAP1_0に比べて、遅延回路DLYにより生じた遅延時間分だけ幅の広いパルス信号となる。ここで、初段のセンスアンプドライブ信号SAP1_0の幅をTOD0 、遅延回路DLY1で生じた遅延時間をTD とすると、2段目のセンスアンプドライブ信号SAP1_1のパルス幅は(TOD0 +TD )となる。なお、初段のセンスアンプドライブ信号SAP1_0のパルス幅TOD0 は、オーバードライブ制御信号SAOのパルス幅TOVD により決まり、ほぼTOVD と同じである。
【0051】
2段目のオーバードライブ用信号生成回路と同様な構成を有するオーバードライブ用信号生成回路が複数段接続され、初段のオーバードライブ用信号生成回路を含めて、センスアンプバンクの数だけのオーバードライブ用信号生成回路が設けられる。これらのオーバードライブ用信号生成回路により、各メモリセルマットに対応するパルス幅のオーバードライブ用信号が生成される。上述した実施例では、初段のオーバードライブ時間TOD0 が14〜17nsであり、遅延回路の遅延時間は0,0.4,0,8nsに設定できる。初段のオーバードライブ用信号生成回路により、最近端のメモリセルマットのセンスアンプの駆動タイミングが制御され、最終段のオーバードライブ用信号生成回路により、最遠端のメモリセルマットのセンスアンプの駆動タイミングが制御されるので、近端側のメモリセルマットにおけるビット線の過剰オーバードライブの発生を防止でき、遠端側のメモリセルマットにおけるビット線に対して十分なオーバードライブを行なうことができる。
【0052】
以上説明したように、本実施例によれば、センスアンプ駆動用電源電圧の供給ノードCT0,CT1,CT2と各センスアンプバンクSB0〜SB15との間の配線長に応じて、アレイ制御回路AC0にあるセンスアンプ駆動制御手段で各センスアンプバンクへの電源電圧の供給タイミングを制御し、近端のセンスアンプバンクSB0へのオーバードライブ電圧の供給時間を短くし、遠端になるに従ってセンスアンプバンクへのオーバードライブ電圧の供給時間を順次長く設定するので、供給ノードとセンスアンプバンクとの間の配線に生じる電圧降下によるセンシング遅れを補正でき、遠近両端におけるオーバードライブの均一化を図り、近端のメモリセルマットにおける過剰オーバードライブを回避でき、消費電力の低減を実現できる。
【0053】
図10は、階層化ビット線構造を用いたサブマットSM1’の構成の概略を示すブロック図である。サブマットSM1’はセンスアンプバンクSB1’とセンスアンプバンクSB2’に挟まれている。サブマットSM1’においては、サブワード線駆動回路SWD1’,SWD2’からそれぞれ256本のサブワード線が交互に延びており、256本のビット線対(および拡張ビット線対)はセンスアンプバンクSB1’,SB2’内のセンスアンプSAiにそれぞれ交互に接続されている。メモリアクセス時には、図示しないメインワード線およびサブワード線駆動回路SWD1’,SWD2’に入力するアドレス情報に応じて、サブワード線駆動回路SWD1’,SWD2’により、512本の内の1本が選択され、活性化状態のハイレベルに保持される。なお、図10においては、説明のためにサブワード線SWLj ,SWLj+1 (j=0,1,2,…,511)のみが示されている。サブマットSM1’に対応する部分のセンスアンプバンクSB1’,SB2’には、それぞれ128個のセンスアンプSAiが配置されている。センスアンプバンクSB1’にはセンスアンプSA0,SA2,…,SA254が配置され、センスアンプバンクSB2’にはセンスアンプSA1,SA3,…,SA255が配置されている。なお、図10においては、センスアンプSA0,SA1,SA2のみを示している。また、センスアンプバンクSB1’,SB’はその両側に配置されているサブマットにより共用されている。
【0054】
以下、サブマットSM1’の構成について説明する。
サブマットSM1’において、ビット線またはビット補線とサブワード線との交差点に1個のメモリセルが配置され、同様に、拡張ビット線または拡張ビット補線とサブワード線との交差点に1個のメモリセルが配置されている。なお、図10は例示として、メモリセルMC0,j ,MC0,j+1 ,MC1,j ,MC1,j+1 ,MC2,j ,MC2,j+1 のみを示している。また、図10では、サブーワード線とビット線およびビット補線、またはサブワード線と拡張ビット線および拡張ビット補線との交差点のドットによりメモリセルの配置位置を示しており、メモリセルの構成を省略している。メモリセルは、例えば、1個のトランジスタQと1個のキャパシタCにより構成されているものとする。
【0055】
各ビット線およびビット補線は、サブマットSM1’の中間地点で左右に2分割されている。例えば、左側のビット線対BL0,L ,BL0,L-がセンスアンプSA0に接続され、右側のビット線対BL0,R ,BL0,R-がビット線よりも上層に形成されている上層配線対ML0 ,ML0-を介してセンスアンプSA0に接続されている。HU0 ,HU0-は上層配線対ML0 ,ML0-と右側のビット線対BL0,R ,BL0,R-とを接続するためのスルーホールである。
他のビット線対についても同様な構成を有する。ここで、上層配線を介してセンスアンプに接続されているビット線を拡張ビット線(EXBL: Extended Bit Lines)と呼び、これに対して、センスアンプに直接接続されているビット線を通常のビット(Regular Bit Lines )と呼ぶ。また、このような構成を拡張ビット線方式と呼ぶ。
【0056】
センスアンプはトランスファゲートを介してビット線対に接続されている。例えば、センスアンプSA0はトランスファゲートTG0,a ,TG0,a-を介してビット線対BL0,L ,BL0,L-に接続され、さらに、トランスファゲートTG0,b ,TG0,b-を介して拡張ビット線対BL0,R ,BL0,R-に接続されている。トランスファゲートTG0,a ,TG0,a-のゲートは制御信号線T4に接続され、トランスファゲートTG0,b ,TG0,b-のゲートは制御信号線T3に接続されている。このため、制御信号線T3,T4の電圧レベルを制御することにより、センスアンプSA0に接続されるビット線対を選択できる。例えば、制御信号線T3がローレベルに保持され、制御信号線T4がハイレベルに保持されると、トランスファゲートTG0,a ,TG0,a-がオン状態、トランスファゲートTG0,b ,TG0,b-がオフ状態となり、センスアンプSA0とビット線対BL0,L ,BL0,L-とが接続され、上層配線対ML0 ,ML0-がセンスアンプSA0から切り離される。
【0057】
他のセンスアンプにおいても同様である。なお、図10においてはトランスファゲートとセンスアンプが別々に配置されているが、実際の回路では、トランスファゲートをセンスアンプ内に配置することもできる。また、図示していないが、トランスファゲートのオン/オフ状態を制御する制御信号線T1〜T8は、例えば、図1に示すようなアレイ制御回路AC0等に接続され、アレイ制御回路AC0内のXデコーダにより制御される。
【0058】
図11は、通常のビット線BLと拡張ビット線EXBLにおけるオーバードライブ時のビット線電位の変化を示している。図示のように、通常ビット線BLに印加されるオーバードライブ用のパルス幅はTR 、拡張ビット線EXBLに印加されるオーバードライブ用パルスの幅はTE にそれぞれ設定されている。上述したように、拡張ビット線EXBLは上層配線を介してセンスアンプに接続されているので、通常のビット線BLよりも負荷容量が大きく、オーバードライブ時に拡張ビット線EXBLに印加されるオーバードライブ用パルスの幅TE が通常のビット線BLのオーバードライブ用パルスの幅TR よりも広く設定される。この結果、図11に示すように、オーバードライブ動作後に、通常ビット線BLおよび拡張ビット線EXBLの何れも内部動作電圧VDLレベルにチャージされ、通常ビット線と拡張ビット線の負荷容量の差に起因するセンシング速度のバラツキが回避される。
なお、図11において、点線は通常ビット線BLと拡張ビット線EXBLとの間でオーバードライブのタイミング調整を行なわず、拡張ビット線EXBLにオーバードライブのタイミングを設定した場合の通常ビット線BLの電位変化の波形である。
【0059】
上述した階層化ビット線構造のものに本発明のオーバードライブの制御方法を適用する場合、図3に示すオーバードライブ用パルス生成回路において、同じセンスアンプバンクに対するオーバードライブ用パルスを通常ビット線用のものと拡張ビット線用のものと2つ設定できるようにする必要がある。具体的な回路構成については明示しないが、図3に示した隣り合う2つのセンスアンプバンクのオーバードライブ用パルスの幅の関係のように、通常ビット線用のオーバードライブ用パルスとそれよりもパルス幅の広い拡張ビット線用のオーバードライブ用パルスを生成できるように構成すればよいことは当業者には明らかであろう。
即ち、図3に示す各センスアンプバンク間においてオーバードライブ用パルスの幅を変化させると共に、同一センスアンプバンクの通常のビット線対と拡張ビット線対との間においてオーバードライブ用パルスの幅を変化させればよい。
【0060】
【発明の効果】
以上説明したように、本発明の半導体記憶装置では、メモリセルマットと電源電圧供給線との間の配線長に応じてオーバードライブのタイミングを制御するので、配線における電圧降下に起因するセンシング遅れを補正でき、オーバードライブにより各ビット線を最適な電圧まで駆動でき、近端の過剰オーバードライブの発生を防止できる。
【図面の簡単な説明】
【図1】本発明に係わる半導体記憶装置のブロック図である。
【図2】図1におけるメモリセルマットM1の構成の概略を示すブロック図である。
【図3】オーバードライブ用パルス生成回路の一例およびオーバードライブ用パルスの波形を示す図である。
【図4】図3における遅延回路DLYの一例を示す図である。
【図5】センスアンプのオーバードライブ回路およびセンスアンプ制御信号の波形を示す図である。
【図6】本発明によるオーバードライブ制御を行なう場合の読み出し時のビット線の電位変化を示す図である。
【図7】初段のオーバードライブタイミング制御信号生成回路の回路図である。
【図8】2段目以降のオーバードライブタイミング制御信号生成回路の回路図である。
【図9】図7および図8に示したオーバードライブタイミング制御信号生成回路の動作を説明するための波形図である。
【図10】階層化ビット線構造を用いたサブマットSM1’の構成の概略を示すブロック図である。
【図11】通常のビット線BLと拡張ビット線EXBLにおけるオーバードライブ時のビット線電位の変化を示す図である。
【図12】DRAMのメモリアレイの一構成例を示す回路図である。
【図13】従来例における読み出しを行う場合の近端(near end)および遠端(far end )のメモリセルマット上のビット線電位の変化を示す図である。
【符号の説明】
10,20,30・・・電源電圧主配線
40,50,60・・・電源電圧配線
70,72・・・レベルシフト回路
MA0〜MA7・・・メモリアレイ
AC0・・・アレイ制御回路
M0〜M15・・・メモリセルマット
SB0〜SB16・・・センスアンプバンク
SWL・・・サブワード線
BL・・・ビット線
BL_・・・ビット補線
MC・・・メモリセル
SWD1,SWD2,SWD1’,SWD2’・・・サブワード線駆動回路
SA0,SA1,SA2,SA3・・・センスアンプ
DLY・・・遅延回路
Claims (4)
- 第1の電圧、上記第1の電圧よりも高い第2の電圧及び上記第2の電圧よりも高い第3の電圧をそれぞれ供給するための第1、第2及び第3の電圧供給ノードと、
上記第1の電圧又は上記第2の電圧に応じた電荷をデータとして保持するメモリセルがワード線とビット線対との交点に配置されているメモリセルアレイと、
上記ビット線対に接続されており、上記メモリセルに保持されているデータを読み出す際、所定の期間中の第1の期間においては上記第1の電圧と上記第3の電圧に応答して動作し、上記所定の期間中の第2の期間においては上記第1の電圧と上記第2の電圧とに応答して動作するセンスアンプを含むセンスアンプブロックと、
上記電圧供給ノードに接続されており、上記センスアンプブロックに上記第1の電圧、上記第2の電圧及び上記第3の電圧を夫々供給するための第1、第2及び第3の配線と、
上記配線の上記電圧供給ノードと上記センスアンプブロックとの間の配線長が短い場合には上記所定の期間における第1の期間を短く調整し、当該配線長が長い場合には上記所定の期間における第1の期間を長く調整するセンスアンプ駆動制御手段と、
を有し、
上記センスアンプ駆動制御手段が上記配線長に応じたパルス幅の駆動パルス信号を生成するパルス信号生成回路を含み、上記駆動パルス信号は上記第1の期間の長さを規定する
半導体記憶装置。 - 上記センスアンプ駆動制御手段は上記配線長が長い程上記所定の期間における第1の期間を長く調整する請求項1に記載の半導体記憶装置。
- 上記パルス信号生成回路は基準パルス信号に所定の遅延時間を与える遅延回路と上記基準パルス信号と上記遅延回路の出力信号とを入力して上記駆動パルス信号を生成する論理演算回路を含む請求項1 又は2に記載の半導体記憶装置。
- 上記配線長が長い程上記遅延信号の遅延時間が大きく設定される請求項3に記載の半導体記憶装置。
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