JPH09223390A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH09223390A JPH09223390A JP8028030A JP2803096A JPH09223390A JP H09223390 A JPH09223390 A JP H09223390A JP 8028030 A JP8028030 A JP 8028030A JP 2803096 A JP2803096 A JP 2803096A JP H09223390 A JPH09223390 A JP H09223390A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- semiconductor memory
- memory device
- gblz
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】 階層化ビット線方式の半導体記憶装置に関
し、電源電位が変動した場合やノイズが発生した場合等
においても、常に正しいデータを読み出すことができる
半導体記憶装置の提供を目的とする。 【解決手段】 ローカルビット線LBLZ0, LBLZ1およびグ
ローバルビット線GBLZを有する階層化ビット線方式の半
導体記憶装置であって、前記グローバルビット線GBLZと
センス用基準電位ＶR ' との間で差動増幅する読出用増
幅回路Ａと、スタンバイ中はプリチャージ用基準電位Ｖ
R にチャージアップされ、且つ、アクティブ中はフロー
ティングになっているダミーのビット線DGBLZ を備え、
前記センス用基準電位ＶR ' をダミービット線部Ｄ１，
Ｄ２を介して供給するように構成する。
し、電源電位が変動した場合やノイズが発生した場合等
においても、常に正しいデータを読み出すことができる
半導体記憶装置の提供を目的とする。 【解決手段】 ローカルビット線LBLZ0, LBLZ1およびグ
ローバルビット線GBLZを有する階層化ビット線方式の半
導体記憶装置であって、前記グローバルビット線GBLZと
センス用基準電位ＶR ' との間で差動増幅する読出用増
幅回路Ａと、スタンバイ中はプリチャージ用基準電位Ｖ
R にチャージアップされ、且つ、アクティブ中はフロー
ティングになっているダミーのビット線DGBLZ を備え、
前記センス用基準電位ＶR ' をダミービット線部Ｄ１，
Ｄ２を介して供給するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、階層化ビット線方式の半導体記憶装置に関す
る。近年、半導体技術の進歩に伴って、半導体記憶装置
も高集積化および大容量化されており、同時に、高速化
および低消費電力化の要求もされている。そのため、メ
モリセルアレイ部のセンスアンプによる増幅時間の短縮
および消費電力の低減を行なうことのできる半導体記憶
装置の提供が要望されている。
し、特に、階層化ビット線方式の半導体記憶装置に関す
る。近年、半導体技術の進歩に伴って、半導体記憶装置
も高集積化および大容量化されており、同時に、高速化
および低消費電力化の要求もされている。そのため、メ
モリセルアレイ部のセンスアンプによる増幅時間の短縮
および消費電力の低減を行なうことのできる半導体記憶
装置の提供が要望されている。
【０００２】
【従来の技術】近年、半導体記憶装置（例えば、ＤＲＡ
Ｍ：Dynamic Random Access Memory)は、６４Ｍビット,
或いは, ２５６Ｍビットというように大容量化されつ
つある。そして、処理データの大規模化および周辺機器
の高速化に伴って、半導体記憶装置に対する動作速度の
高速化の要求も強くなっている。さらに、半導体記憶装
置をバッテリ駆動によるノート型のパーソナルコンピュ
ータや携帯機器に使用する場合だけでなく、半導体記憶
装置の消費電力を低減することも重要視されて来てい
る。
Ｍ：Dynamic Random Access Memory)は、６４Ｍビット,
或いは, ２５６Ｍビットというように大容量化されつ
つある。そして、処理データの大規模化および周辺機器
の高速化に伴って、半導体記憶装置に対する動作速度の
高速化の要求も強くなっている。さらに、半導体記憶装
置をバッテリ駆動によるノート型のパーソナルコンピュ
ータや携帯機器に使用する場合だけでなく、半導体記憶
装置の消費電力を低減することも重要視されて来てい
る。
【０００３】このような要求を満たすものとして、階層
化ビット線方式のＤＲＡＭ（半導体記憶装置）が提案さ
れている。この階層化ビット線方式は、多層金属配線を
利用して、ビット線をグローバルビット線とポリシリコ
ンまたはポリサイドからなるローカルビット線とに分
け、該グローバルビット線とローカルビット線との間に
トランスファゲートを設けるようになっている。そし
て、階層化ビット線方式は、アクセスの掛かったワード
線が存在するメモリセルアレイ中のトランスファゲート
だけを開く（スイッチオンする）ことにより、ビット線
の低容量化および低時定数化を図るようになっている。
化ビット線方式のＤＲＡＭ（半導体記憶装置）が提案さ
れている。この階層化ビット線方式は、多層金属配線を
利用して、ビット線をグローバルビット線とポリシリコ
ンまたはポリサイドからなるローカルビット線とに分
け、該グローバルビット線とローカルビット線との間に
トランスファゲートを設けるようになっている。そし
て、階層化ビット線方式は、アクセスの掛かったワード
線が存在するメモリセルアレイ中のトランスファゲート
だけを開く（スイッチオンする）ことにより、ビット線
の低容量化および低時定数化を図るようになっている。
【０００４】図１０は本発明に対応する関連技術として
の半導体記憶装置の一例を示す回路図である。同図にお
いて、参照符号GBLX,GBLZ はグローバルビット線,LBL0
X,LBL0Z;LBL1X,LBL1Zはローカルビット線,WL はワード
線,DBX,DBZはデータ信号線、TG0,TG1 はトランスファゲ
ート, SAはセンスアンプ, そして, MCはメモリセルを示
している。また、参照符号φX0, φX1はローカルビット
線選択信号, CLはコラム選択信号, TGRX,TGRZ,TGR0,TGR
1 はリセット用トランスファゲート, そして, Ｖ R は基
準電圧（固定の基準電圧）を示している。ここで、各ワ
ード線WLと各ローカルビット線LBL0X,LBL0Z,LBL1X,LBL1
Z との間には、それぞれメモリセルMCが設けられてい
る。尚、ローカルビット線対LBL0X,LBL0Z に対しては、
例えば、ｎ＋１本のワード線WL(0-o〜0-n)が設けられ、
また、ローカルビット線対LBL1X,LBL1Z に対しては、例
えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けらてい
る。
の半導体記憶装置の一例を示す回路図である。同図にお
いて、参照符号GBLX,GBLZ はグローバルビット線,LBL0
X,LBL0Z;LBL1X,LBL1Zはローカルビット線,WL はワード
線,DBX,DBZはデータ信号線、TG0,TG1 はトランスファゲ
ート, SAはセンスアンプ, そして, MCはメモリセルを示
している。また、参照符号φX0, φX1はローカルビット
線選択信号, CLはコラム選択信号, TGRX,TGRZ,TGR0,TGR
1 はリセット用トランスファゲート, そして, Ｖ R は基
準電圧（固定の基準電圧）を示している。ここで、各ワ
ード線WLと各ローカルビット線LBL0X,LBL0Z,LBL1X,LBL1
Z との間には、それぞれメモリセルMCが設けられてい
る。尚、ローカルビット線対LBL0X,LBL0Z に対しては、
例えば、ｎ＋１本のワード線WL(0-o〜0-n)が設けられ、
また、ローカルビット線対LBL1X,LBL1Z に対しては、例
えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けらてい
る。
【０００５】図１０に示されるように、関連技術の半導
体記憶装置においては、ローカルビット線LBL0X,LBL0Z,
LBL1X,LBL1Z とグローバルビット線GBLX,GBLZ の接続点
となるトランスファゲートTG0,TG1 は、それぞれローカ
ルビット線LBL0X,LBL0Z,LBL1X,LBL1Z の一端に設けられ
ている。また、図１０に示す関連技術の半導体記憶装置
において、グローバルビット線は、２本の相補の信号線
GBLX,GBLZ として構成されている。
体記憶装置においては、ローカルビット線LBL0X,LBL0Z,
LBL1X,LBL1Z とグローバルビット線GBLX,GBLZ の接続点
となるトランスファゲートTG0,TG1 は、それぞれローカ
ルビット線LBL0X,LBL0Z,LBL1X,LBL1Z の一端に設けられ
ている。また、図１０に示す関連技術の半導体記憶装置
において、グローバルビット線は、２本の相補の信号線
GBLX,GBLZ として構成されている。
【０００６】図１１は半導体記憶装置におけるメモリセ
ルMCの一例を示す図である。同図に示されるように、メ
モリセルMCは、ゲートトランジスタＱおよび容量Ｃによ
り構成され、該トランジスタＱのドレインはローカルビ
ット線LBL(LBL0X,LBL0Z,LBL1X,LBL1Z)に接続され、ゲー
トはワード線WLに接続され、そして、ソースは容量Ｃを
介して電源Ｖp に接続されている。
ルMCの一例を示す図である。同図に示されるように、メ
モリセルMCは、ゲートトランジスタＱおよび容量Ｃによ
り構成され、該トランジスタＱのドレインはローカルビ
ット線LBL(LBL0X,LBL0Z,LBL1X,LBL1Z)に接続され、ゲー
トはワード線WLに接続され、そして、ソースは容量Ｃを
介して電源Ｖp に接続されている。
【０００７】このように、図１０に示す関連技術の半導
体記憶装置では、グローバルビット線GBLX,GBLZ との接
続を制御するトランスファゲートTG0,TG1 は、各ローカ
ルビット線LBL0X,LBL0Z,LBL1X,LBL1Z の一端に設けら
れ、また、グローバルビット線は、２本の相補の信号線
GBLX,GBLZ として構成されている。図１２は図１０の半
導体記憶装置の動作を説明するための各信号波形を示す
図である。
体記憶装置では、グローバルビット線GBLX,GBLZ との接
続を制御するトランスファゲートTG0,TG1 は、各ローカ
ルビット線LBL0X,LBL0Z,LBL1X,LBL1Z の一端に設けら
れ、また、グローバルビット線は、２本の相補の信号線
GBLX,GBLZ として構成されている。図１２は図１０の半
導体記憶装置の動作を説明するための各信号波形を示す
図である。
【０００８】図１２に示されるように、まず、/RAS（ロ
ウ・アドレス・ストローブ）信号が高レベル“Ｈ”から
低レベル“Ｌ”に変化すると、ビット線リセット信号φ
B が高レベル“Ｈ"(高電位の電源電圧ＶccまたはＶii）
から低レベル“Ｌ"(低電位の電源電圧Ｖss）へ立ち下が
り、ローカルビット線選択信号φx(φX0, φX1）が変化
すると、対応するローカルビット線LBL0X,LBL0Z が選択
されてグローバルビット線GBLX,GBLZ に接続される。こ
こでは、ローカルビット線選択信号φX0がＶcc＋α（ま
たは、Ｖii＋α）となってローカルビット線LBL0X,LBL0
Z が選択（セレクト状態）され、ローカルビット線選択
信号φX1が低レベル“Ｌ”となってローカルビット線LB
L1X,LBL1Z が非選択（アンセレクト状態）される場合を
考える。
ウ・アドレス・ストローブ）信号が高レベル“Ｈ”から
低レベル“Ｌ”に変化すると、ビット線リセット信号φ
B が高レベル“Ｈ"(高電位の電源電圧ＶccまたはＶii）
から低レベル“Ｌ"(低電位の電源電圧Ｖss）へ立ち下が
り、ローカルビット線選択信号φx(φX0, φX1）が変化
すると、対応するローカルビット線LBL0X,LBL0Z が選択
されてグローバルビット線GBLX,GBLZ に接続される。こ
こでは、ローカルビット線選択信号φX0がＶcc＋α（ま
たは、Ｖii＋α）となってローカルビット線LBL0X,LBL0
Z が選択（セレクト状態）され、ローカルビット線選択
信号φX1が低レベル“Ｌ”となってローカルビット線LB
L1X,LBL1Z が非選択（アンセレクト状態）される場合を
考える。
【０００９】次いで、所定のワード線WLが選択される
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBL0X,LBL0Z を介してグローバルビット
線GBLX,GBLZ に現出する。このとき、関連技術の半導体
記憶装置では、トランスファゲートTG0 がローカルビッ
ト線LBL0X,LBL0Z の一端に設けられているため、ビット
線(LBL0X,LBL0Z) の配線抵抗および信号伝送時定数が大
きくなって、読み出し時間（ｔ）が増大することにもな
る。すなわち、ビット線LBL0X,LBL0Z(GBLX,GBLZ)に十分
な差電圧が生じるまでの時間（ｔ）を短縮するために
は、例えば、ローカルビット線の長さを短くして該ロー
カルビット線の数を増大し、且つ、トランスファゲート
の数および該トランスファゲートを制御する信号線（信
号φX ）の数を増大する必要があった。
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBL0X,LBL0Z を介してグローバルビット
線GBLX,GBLZ に現出する。このとき、関連技術の半導体
記憶装置では、トランスファゲートTG0 がローカルビッ
ト線LBL0X,LBL0Z の一端に設けられているため、ビット
線(LBL0X,LBL0Z) の配線抵抗および信号伝送時定数が大
きくなって、読み出し時間（ｔ）が増大することにもな
る。すなわち、ビット線LBL0X,LBL0Z(GBLX,GBLZ)に十分
な差電圧が生じるまでの時間（ｔ）を短縮するために
は、例えば、ローカルビット線の長さを短くして該ロー
カルビット線の数を増大し、且つ、トランスファゲート
の数および該トランスファゲートを制御する信号線（信
号φX ）の数を増大する必要があった。
【００１０】さらに、関連技術の半導体記憶装置では、
通常、金属配線（例えば、アルミニウム配線）により形
成されるグローバルビット線GBLX,GBLZ を相補の２本設
ける必要があり、製造技術の問題から上記金属配線間の
ピッチを短くすることができず、集積度が低下すること
にもなっている。尚、図１２において、例えば、データ
の読み出し処理が終了すると、/RAS信号が低レベル
“Ｌ”から高レベル“Ｈ”に変化し、ワード線WLのレベ
ルが低レベル“Ｌ”となり、また、ビット線リセット信
号φB も低レベル“Ｌ”から高レベル“Ｈ”へ戻ってグ
ローバルビット線GBLX,GBLZ のレベルを基準電圧（基準
電位）ＶR とする。そして、ローカルビット線選択信号
φx(φX0）の電位もＶcc＋α（または、Ｖii＋α）から
Ｖcc（または、Ｖii）となり、ローカルビット線LBL0X,
LBL0Z とグローバルビット線GBLX,GBLZ との接続が初期
状態に戻る。
通常、金属配線（例えば、アルミニウム配線）により形
成されるグローバルビット線GBLX,GBLZ を相補の２本設
ける必要があり、製造技術の問題から上記金属配線間の
ピッチを短くすることができず、集積度が低下すること
にもなっている。尚、図１２において、例えば、データ
の読み出し処理が終了すると、/RAS信号が低レベル
“Ｌ”から高レベル“Ｈ”に変化し、ワード線WLのレベ
ルが低レベル“Ｌ”となり、また、ビット線リセット信
号φB も低レベル“Ｌ”から高レベル“Ｈ”へ戻ってグ
ローバルビット線GBLX,GBLZ のレベルを基準電圧（基準
電位）ＶR とする。そして、ローカルビット線選択信号
φx(φX0）の電位もＶcc＋α（または、Ｖii＋α）から
Ｖcc（または、Ｖii）となり、ローカルビット線LBL0X,
LBL0Z とグローバルビット線GBLX,GBLZ との接続が初期
状態に戻る。
【００１１】上述したような半導体記憶装置（階層化ビ
ット線方式の半導体記憶装置）が有する課題に鑑み、本
発明者は、ローカルビット線の数を増やすことなく、よ
り一層の高速化および低消費電力化を行うことが可能な
半導体記憶装置を特願平６−２９３０５０号として提案
した。図１３は特願平６−２９３０５０号において提案
した本発明に対応する関連技術としての半導体記憶装置
の他の例を示す回路図である。
ット線方式の半導体記憶装置）が有する課題に鑑み、本
発明者は、ローカルビット線の数を増やすことなく、よ
り一層の高速化および低消費電力化を行うことが可能な
半導体記憶装置を特願平６−２９３０５０号として提案
した。図１３は特願平６−２９３０５０号において提案
した本発明に対応する関連技術としての半導体記憶装置
の他の例を示す回路図である。
【００１２】図１３に示されるように、特願平６−２９
３０５０号において提案した関連技術の半導体記憶装置
は、ローカルビット線LBLZ0,LBLZ1 およびグローバルビ
ット線GBLZ,GBLX を有する階層化ビット線方式の半導体
記憶装置であり、トランスファゲートTG0,TG1 は、ロー
カルビット線LBLZ0,LBLZ1 の中央付近に設けるようにな
っている。すなわち、各トランスファゲートTG0,TG1 と
各ローカルビット線LBLZ0,LBLZ1 の端部のメモリセルMC
との長さを低減し、ビット線の抵抗を低減するようにな
っている。
３０５０号において提案した関連技術の半導体記憶装置
は、ローカルビット線LBLZ0,LBLZ1 およびグローバルビ
ット線GBLZ,GBLX を有する階層化ビット線方式の半導体
記憶装置であり、トランスファゲートTG0,TG1 は、ロー
カルビット線LBLZ0,LBLZ1 の中央付近に設けるようにな
っている。すなわち、各トランスファゲートTG0,TG1 と
各ローカルビット線LBLZ0,LBLZ1 の端部のメモリセルMC
との長さを低減し、ビット線の抵抗を低減するようにな
っている。
【００１３】さらに、図１３に示す関連技術の半導体記
憶装置は、ローカルビット線LBLZ0,LBLZ1 を単一のグロ
ーバルビット線GBLZに接続し、このグローバルビット線
GBLZの電位を基準電位ＶR との間で差動増幅するように
なっている。すなわち、図１０に示す半導体記憶装置に
おける相補の（２本の）グローバルビット線GBLX,GBLZ
にそれぞれ接続していた２対のローカルビット線LBL0X,
LBL0Z;LBL1X,LBL1Z(LBLZ0,LBLZ1)を、単一の（１方の）
グローバルビット線GBLZにのみ接続し、他方のグローバ
ルビット線GBLXを除去するようになっている。これによ
り、グローバルビット線の数を低減（半減）すると共
に、ビット線の充放電電流を削減してセンスアンプの増
幅時間を短縮するようになっている。
憶装置は、ローカルビット線LBLZ0,LBLZ1 を単一のグロ
ーバルビット線GBLZに接続し、このグローバルビット線
GBLZの電位を基準電位ＶR との間で差動増幅するように
なっている。すなわち、図１０に示す半導体記憶装置に
おける相補の（２本の）グローバルビット線GBLX,GBLZ
にそれぞれ接続していた２対のローカルビット線LBL0X,
LBL0Z;LBL1X,LBL1Z(LBLZ0,LBLZ1)を、単一の（１方の）
グローバルビット線GBLZにのみ接続し、他方のグローバ
ルビット線GBLXを除去するようになっている。これによ
り、グローバルビット線の数を低減（半減）すると共
に、ビット線の充放電電流を削減してセンスアンプの増
幅時間を短縮するようになっている。
【００１４】
【発明が解決しようとする課題】図１４は図１３の半導
体記憶装置におけるデータ”１”の読み出し動作を説明
するための各信号波形を示す図である。図１４に示され
るように、まず、/RAS（ロウ・アドレス・ストローブ）
信号が高レベル“Ｈ”から低レベル“Ｌ”に変化する
と、ビット線リセット信号φB （図１４では省略）が高
レベル“Ｈ"(高電位の電源電圧ＶccまたはＶii）から低
レベル“Ｌ"(低電位の電源電圧Ｖss）へ立ち下がり、ロ
ーカルビット線選択信号φx(φX0, φX1）が変化する
と、対応するローカルビット線LBLZ0,LBLZ1 が選択され
てグローバルビット線GBLZに接続される。
体記憶装置におけるデータ”１”の読み出し動作を説明
するための各信号波形を示す図である。図１４に示され
るように、まず、/RAS（ロウ・アドレス・ストローブ）
信号が高レベル“Ｈ”から低レベル“Ｌ”に変化する
と、ビット線リセット信号φB （図１４では省略）が高
レベル“Ｈ"(高電位の電源電圧ＶccまたはＶii）から低
レベル“Ｌ"(低電位の電源電圧Ｖss）へ立ち下がり、ロ
ーカルビット線選択信号φx(φX0, φX1）が変化する
と、対応するローカルビット線LBLZ0,LBLZ1 が選択され
てグローバルビット線GBLZに接続される。
【００１５】次いで、所定のワード線WLが選択される
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBLZ0 を介してグローバルビット線GBLZ
に現出する。ここで、図１３に示す関連技術の半導体記
憶装置において、読み出し時の基準電位ＶR としては、
固定電位（例えば、ビット線のHigh側振巾とLow 側振巾
の中間電位であるＶCC／２、または、内部電源電位ＶII
の中間電位ＶII／２）に設定される。
と、該ワード線WLに接続されたメモリセルMCの内容がロ
ーカルビット線LBLZ0 を介してグローバルビット線GBLZ
に現出する。ここで、図１３に示す関連技術の半導体記
憶装置において、読み出し時の基準電位ＶR としては、
固定電位（例えば、ビット線のHigh側振巾とLow 側振巾
の中間電位であるＶCC／２、または、内部電源電位ＶII
の中間電位ＶII／２）に設定される。
【００１６】ところで、読み出し時において、外部電源
ＶCC（または、内部電源電位ＶII）が急激に変動する
と、この中間電位に設定されている基準電位ＶR も変動
してしまう。この基準電位ＶR の変動は、半導体記憶装
置自身から発生されるノイズによっても生じ得るもので
あり、例えば、読み出すべきメモリーセルの接続されて
いるビット線がプリチャージ電位（基準電位）ＶR から
切り離された直後にこの変動が生じると（図１４中、符
号ＴＴ１参照）、読み出すべきビット線の初期の電位と
基準電位ＶR との間に差電位が発生し、その結果、最悪
の場合には読み出すべきセルの情報により生じるビット
線の電位と基準電位ＶR との間に生じるべき差電圧が減
少し、正しい情報を読み出せなくなる。
ＶCC（または、内部電源電位ＶII）が急激に変動する
と、この中間電位に設定されている基準電位ＶR も変動
してしまう。この基準電位ＶR の変動は、半導体記憶装
置自身から発生されるノイズによっても生じ得るもので
あり、例えば、読み出すべきメモリーセルの接続されて
いるビット線がプリチャージ電位（基準電位）ＶR から
切り離された直後にこの変動が生じると（図１４中、符
号ＴＴ１参照）、読み出すべきビット線の初期の電位と
基準電位ＶR との間に差電位が発生し、その結果、最悪
の場合には読み出すべきセルの情報により生じるビット
線の電位と基準電位ＶR との間に生じるべき差電圧が減
少し、正しい情報を読み出せなくなる。
【００１７】具体的に、基準電位ＶR が正確にＶCC／２
（ＶII／２）の場合に生じるグローバルビット線GBLZの
電位と基準電位ＶR との電位差（図１４中、符号ＶＶ１
参照）が、基準電位ＶR の上昇により逆向きになってし
まい（図１４中、符号ＶＶ２参照）、本来、メモリセル
に格納されたデータ”１”を、逆のデータ”０”として
読み出してしまう危険があった。このことは、誤った読
み出しデータに従って、メモリセルに対して逆のデータ
を再書き込みすることに対応する。
（ＶII／２）の場合に生じるグローバルビット線GBLZの
電位と基準電位ＶR との電位差（図１４中、符号ＶＶ１
参照）が、基準電位ＶR の上昇により逆向きになってし
まい（図１４中、符号ＶＶ２参照）、本来、メモリセル
に格納されたデータ”１”を、逆のデータ”０”として
読み出してしまう危険があった。このことは、誤った読
み出しデータに従って、メモリセルに対して逆のデータ
を再書き込みすることに対応する。
【００１８】尚、グローバルビット線GBLZの電位の変化
は、カレントミラーアンプ（読出用差動増幅器）Ａに供
給された基準電圧（基準電位）ＶR との間で差動増幅さ
れる。さらに、カレントミラーアンプＡの出力（GBLX)
はインバータ（再書込用増幅器）Ａ' を介してグローバ
ルビット線GBLZが接続されたカレントミラーアンプＡの
入力端子にフィードバックされ、これにより、信号線
（グローバルビット線GBLXに対応) の電位が電位がＶcc
（または、Ｖii：高レベル“Ｈ")となり、また、グロー
バルビット線GBLZの電位がＶss（低レベル“Ｌ")に変化
する。さらに、コラム選択信号CLが低レベル“Ｌ"(Ｖs
s）から高レベル“Ｈ"(ＶccまたはＶii）へ変化する
と、トランスファゲートTGDX,TGDZ がスイッチオンし、
信号線（相補のグローバルビット線に対応)GBLX,GBLZの
電位がデータ信号線DBX,DBZ に伝えられて外部へ出力さ
れる。そして、データの読み出し処理が終了すると、/R
AS信号が低レベル“Ｌ”から高レベル“Ｈ”に変化し、
ワード線WLのレベルが低レベル“Ｌ”となり、また、ビ
ット線リセット信号φB も低レベル“Ｌ”から高レベル
“Ｈ”へ戻って信号線（グローバルビット線)GBLX,GBLZ
のレベルを基準電圧ＶR とする。このとき、ローカルビ
ット線選択信号φx(φX0, φX1）の電位もＶcc＋α（ま
たは、Ｖii＋α）からＶcc（または、Ｖii）となり、ロ
ーカルビット線LBLZ0,LBLZ1 とグローバルビット線GBLZ
との接続が初期状態に戻る。
は、カレントミラーアンプ（読出用差動増幅器）Ａに供
給された基準電圧（基準電位）ＶR との間で差動増幅さ
れる。さらに、カレントミラーアンプＡの出力（GBLX)
はインバータ（再書込用増幅器）Ａ' を介してグローバ
ルビット線GBLZが接続されたカレントミラーアンプＡの
入力端子にフィードバックされ、これにより、信号線
（グローバルビット線GBLXに対応) の電位が電位がＶcc
（または、Ｖii：高レベル“Ｈ")となり、また、グロー
バルビット線GBLZの電位がＶss（低レベル“Ｌ")に変化
する。さらに、コラム選択信号CLが低レベル“Ｌ"(Ｖs
s）から高レベル“Ｈ"(ＶccまたはＶii）へ変化する
と、トランスファゲートTGDX,TGDZ がスイッチオンし、
信号線（相補のグローバルビット線に対応)GBLX,GBLZの
電位がデータ信号線DBX,DBZ に伝えられて外部へ出力さ
れる。そして、データの読み出し処理が終了すると、/R
AS信号が低レベル“Ｌ”から高レベル“Ｈ”に変化し、
ワード線WLのレベルが低レベル“Ｌ”となり、また、ビ
ット線リセット信号φB も低レベル“Ｌ”から高レベル
“Ｈ”へ戻って信号線（グローバルビット線)GBLX,GBLZ
のレベルを基準電圧ＶR とする。このとき、ローカルビ
ット線選択信号φx(φX0, φX1）の電位もＶcc＋α（ま
たは、Ｖii＋α）からＶcc（または、Ｖii）となり、ロ
ーカルビット線LBLZ0,LBLZ1 とグローバルビット線GBLZ
との接続が初期状態に戻る。
【００１９】このように、図１３に示す関連技術の半導
体記憶装置は、グローバルビット線の数を低減すると共
に、ビット線の充放電電流を削減してセンスアンプの増
幅時間を短縮することが可能ではあるものの、外部電源
ＶCCや内部電源電位ＶIIの変動、或いは、半導体記憶装
置自身から発生されるノイズ等により、最悪の場合には
読み出すべきメモリセルの情報により生じるビット線の
電位と基準電位ＶR との間に生じるべき差電圧が減少
し、正しい情報を読み出せなくなる危険が考えられる。
体記憶装置は、グローバルビット線の数を低減すると共
に、ビット線の充放電電流を削減してセンスアンプの増
幅時間を短縮することが可能ではあるものの、外部電源
ＶCCや内部電源電位ＶIIの変動、或いは、半導体記憶装
置自身から発生されるノイズ等により、最悪の場合には
読み出すべきメモリセルの情報により生じるビット線の
電位と基準電位ＶR との間に生じるべき差電圧が減少
し、正しい情報を読み出せなくなる危険が考えられる。
【００２０】本発明は、上述した従来の半導体記憶装置
が有する課題に鑑み、電源電位（Ｖ CCまたはＶII）が変
動した場合やノイズが発生した場合等においても、常に
正しいデータを読み出すことができる半導体記憶装置の
提供を目的とする。
が有する課題に鑑み、電源電位（Ｖ CCまたはＶII）が変
動した場合やノイズが発生した場合等においても、常に
正しいデータを読み出すことができる半導体記憶装置の
提供を目的とする。
【００２１】
【課題を解決するための手段】図１は本発明に係る半導
体記憶装置の原理構成を示す回路図である。本発明によ
れば、ローカルビット線LBLZ0, LBLZ1およびグローバル
ビット線GBLZを有する階層化ビット線方式の半導体記憶
装置であって、前記グローバルビット線GBLZとセンス用
基準電位ＶR ' との間で差動増幅する読出用増幅回路Ａ
と、スタンバイ中はプリチャージ用基準電位ＶR にチャ
ージアップされ、且つ、アクティブ中はフローティング
になっているダミーのビット線DGBLZ を備え、前記セン
ス用基準電位ＶR ' をダミービット線部Ｄ１，Ｄ２を介
して供給するようにしたことを特徴とする半導体記憶装
置が提供される。
体記憶装置の原理構成を示す回路図である。本発明によ
れば、ローカルビット線LBLZ0, LBLZ1およびグローバル
ビット線GBLZを有する階層化ビット線方式の半導体記憶
装置であって、前記グローバルビット線GBLZとセンス用
基準電位ＶR ' との間で差動増幅する読出用増幅回路Ａ
と、スタンバイ中はプリチャージ用基準電位ＶR にチャ
ージアップされ、且つ、アクティブ中はフローティング
になっているダミーのビット線DGBLZ を備え、前記セン
ス用基準電位ＶR ' をダミービット線部Ｄ１，Ｄ２を介
して供給するようにしたことを特徴とする半導体記憶装
置が提供される。
【００２２】
【発明の実施の形態】本発明の半導体記憶装置は、ロー
カルビット線LBLZ0, LBLZ1およびグローバルビット線GB
LZを有する階層化ビット線方式の半導体記憶装置であ
り、グローバルビット線GBLZとセンス用基準電位ＶR '
との間で差動増幅する読出用増幅回路Ａを備えている。
本発明の半導体記憶装置によれば、センス用基準電位Ｖ
R ' はダミービット線部Ｄ１，Ｄ２を介して供給されて
いる。そして、このダミーのビット線DGBLZ は、スタン
バイ中はプリチャージ用基準電位ＶR にチャージアップ
され、また、アクティブ中はフローティングとされてい
る。これにより、本発明の半導体記憶装置は、電源電位
が変動した場合やノイズが発生した場合等においても、
常に正しいデータを読み出すことができる。
カルビット線LBLZ0, LBLZ1およびグローバルビット線GB
LZを有する階層化ビット線方式の半導体記憶装置であ
り、グローバルビット線GBLZとセンス用基準電位ＶR '
との間で差動増幅する読出用増幅回路Ａを備えている。
本発明の半導体記憶装置によれば、センス用基準電位Ｖ
R ' はダミービット線部Ｄ１，Ｄ２を介して供給されて
いる。そして、このダミーのビット線DGBLZ は、スタン
バイ中はプリチャージ用基準電位ＶR にチャージアップ
され、また、アクティブ中はフローティングとされてい
る。これにより、本発明の半導体記憶装置は、電源電位
が変動した場合やノイズが発生した場合等においても、
常に正しいデータを読み出すことができる。
【００２３】図１において、参照符号ＲＲは実際に使用
するリアルビット線部を示し、また、Ｄ１およびＤ２は
ダミービット線部を示している。リアルビット線部ＲＲ
は、グローバルビット線GBLZ, ローカルビット線LBLZ0,
LBLZ1,メモリセルMC, および, センスアンプ部等を含
み、また、ダミービット線部Ｄ１（Ｄ２）は、ダミーグ
ローバルビット線DGBLZ,ダミーローカルビット線DLBLZ
0,DLBLZ1,および, メモリセルMC等を含んで構成されて
いる。ここで、リアルビット線部ＲＲは、実際には、例
えば、１２８本のグローバルビット線GBLZを含んで構成
されている。
するリアルビット線部を示し、また、Ｄ１およびＤ２は
ダミービット線部を示している。リアルビット線部ＲＲ
は、グローバルビット線GBLZ, ローカルビット線LBLZ0,
LBLZ1,メモリセルMC, および, センスアンプ部等を含
み、また、ダミービット線部Ｄ１（Ｄ２）は、ダミーグ
ローバルビット線DGBLZ,ダミーローカルビット線DLBLZ
0,DLBLZ1,および, メモリセルMC等を含んで構成されて
いる。ここで、リアルビット線部ＲＲは、実際には、例
えば、１２８本のグローバルビット線GBLZを含んで構成
されている。
【００２４】さらに、図１において、参照符号 DBX,DBZ
はデータ信号線、TG0,TG1 はトランスファゲート、
φX0, φX1はローカルビット線選択信号、CLはコラム選
択信号、ＶR はプリチャージ用基準電圧（プリチャージ
用基準電位）、そして、ＶR ' はセンス用基準電圧（セ
ンス用基準電位）を示している。ここで、各ワード線WL
と各ローカルビット線LBLZ0,LBLZ1 との間には、それぞ
れメモリセルMCが設けられている。尚、ローカルビット
線LBLZ0,LBLZ1 は、それぞれ一対設けられている。さら
に、ローカルビット線LBLZ0 に対しては、例えば、ｎ＋
１本のワード線WL(0-o〜0-n)が設けられ、また、ローカ
ルビット線LBLZ1 に対しては、例えば、ｎ＋１本のワー
ド線WL(1-o〜1-n)が設けらている。また、メモリセルMC
の構成は、前述した図１１に示すものと同様である。
はデータ信号線、TG0,TG1 はトランスファゲート、
φX0, φX1はローカルビット線選択信号、CLはコラム選
択信号、ＶR はプリチャージ用基準電圧（プリチャージ
用基準電位）、そして、ＶR ' はセンス用基準電圧（セ
ンス用基準電位）を示している。ここで、各ワード線WL
と各ローカルビット線LBLZ0,LBLZ1 との間には、それぞ
れメモリセルMCが設けられている。尚、ローカルビット
線LBLZ0,LBLZ1 は、それぞれ一対設けられている。さら
に、ローカルビット線LBLZ0 に対しては、例えば、ｎ＋
１本のワード線WL(0-o〜0-n)が設けられ、また、ローカ
ルビット線LBLZ1 に対しては、例えば、ｎ＋１本のワー
ド線WL(1-o〜1-n)が設けらている。また、メモリセルMC
の構成は、前述した図１１に示すものと同様である。
【００２５】図１に示されるように、本発明の半導体記
憶装置においては、実際にデータを格納するために使用
するリアルビット線部ＲＲと共に、センス用基準電位Ｖ
R 'をリアルビット線部ＲＲのセンスアンプ部（読出用
増幅回路：差動増幅回路、カレントミラーアンプＡ）に
供給するためのダミービット線部Ｄ１，Ｄ２が設けられ
ている。このダミービット線部Ｄ１，Ｄ２におけるグロ
ーバルビット線DGBLZの一端には、ゲートにビット線リ
セット信号φB が供給されたトランジスタTGRDが設けら
れ、また、該グローバルビット線DGBLZ の他端には、読
出用増幅回路Ａの一方の入力（基準電位入力）が接続さ
れている。すなわち、読出用増幅回路Ａの基準電位入力
に印加されるセンス用基準電位ＶR ' は、ビット線プリ
チャージ制御信号（ビット線リセット信号）φB により
制御されるトランジスタTGRDに応じたビット線プリチャ
ージ用基準電位ＶR がダミービット線部Ｄ１，Ｄ２のグ
ローバルビット線DGBLZ を介して供給されたものとな
る。
憶装置においては、実際にデータを格納するために使用
するリアルビット線部ＲＲと共に、センス用基準電位Ｖ
R 'をリアルビット線部ＲＲのセンスアンプ部（読出用
増幅回路：差動増幅回路、カレントミラーアンプＡ）に
供給するためのダミービット線部Ｄ１，Ｄ２が設けられ
ている。このダミービット線部Ｄ１，Ｄ２におけるグロ
ーバルビット線DGBLZの一端には、ゲートにビット線リ
セット信号φB が供給されたトランジスタTGRDが設けら
れ、また、該グローバルビット線DGBLZ の他端には、読
出用増幅回路Ａの一方の入力（基準電位入力）が接続さ
れている。すなわち、読出用増幅回路Ａの基準電位入力
に印加されるセンス用基準電位ＶR ' は、ビット線プリ
チャージ制御信号（ビット線リセット信号）φB により
制御されるトランジスタTGRDに応じたビット線プリチャ
ージ用基準電位ＶR がダミービット線部Ｄ１，Ｄ２のグ
ローバルビット線DGBLZ を介して供給されたものとな
る。
【００２６】ここで、ダミービット線部Ｄ１，Ｄ２のト
ランジスタTGRDを制御するビット線プリチャージ制御信
号φB は、リアルビット線部ＲＲのトランジスタTGRDを
制御する信号（φB ）であるため、読出用増幅回路Ａの
基準電位入力に印加されるセンス用基準電位ＶR ' は、
スタンバイ中はプリチャージ用基準電位ＶR にチャージ
アップされ、また、アクティブ中はフローティングとさ
れることになる。従って、この時（アクティブ状態）、
電源電圧が変動したとしても、その変動に関わらず、セ
ンス用基準電位ＶR ' を保持することができ、そのセン
ス用基準電位Ｖ R ' とリアルビット線部ＲＲのグローバ
ルビット線GBLZの電位とを読出用増幅回路Ａで差動増幅
することによりデータの読み出しを行うようになってい
る。
ランジスタTGRDを制御するビット線プリチャージ制御信
号φB は、リアルビット線部ＲＲのトランジスタTGRDを
制御する信号（φB ）であるため、読出用増幅回路Ａの
基準電位入力に印加されるセンス用基準電位ＶR ' は、
スタンバイ中はプリチャージ用基準電位ＶR にチャージ
アップされ、また、アクティブ中はフローティングとさ
れることになる。従って、この時（アクティブ状態）、
電源電圧が変動したとしても、その変動に関わらず、セ
ンス用基準電位ＶR ' を保持することができ、そのセン
ス用基準電位Ｖ R ' とリアルビット線部ＲＲのグローバ
ルビット線GBLZの電位とを読出用増幅回路Ａで差動増幅
することによりデータの読み出しを行うようになってい
る。
【００２７】さらに、センス用基準電位ＶR ' は、ダミ
ービット線部Ｄ１，Ｄ２のグローバルビット線DGBLZ を
介して供給されるため、例えば、アクティブ状態におけ
るノイズ等によりリアルビット線部ＲＲのグローバルビ
ット線GBLZの電位が変動するような場合でも、該変動に
応じてセンス用基準電位ＶR ' も変動することになるた
め、データの読み出し処理を正しく行うことができる。
ービット線部Ｄ１，Ｄ２のグローバルビット線DGBLZ を
介して供給されるため、例えば、アクティブ状態におけ
るノイズ等によりリアルビット線部ＲＲのグローバルビ
ット線GBLZの電位が変動するような場合でも、該変動に
応じてセンス用基準電位ＶR ' も変動することになるた
め、データの読み出し処理を正しく行うことができる。
【００２８】図２は図１の半導体記憶装置の動作を説明
するための各信号波形を示す図である。図２に示される
ように、まず、/RAS（ロウ・アドレス・ストローブ）信
号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、
ビット線リセット信号φB が高レベル“Ｈ"(高電位の電
源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位の電
源電圧Ｖss）へ立ち下がり、ローカルビット線選択信号
φx(φX0, φX1）が変化すると、実際にデータの読み書
きを行うために使用するリアルビット線部ＲＲにおいて
は、対応するローカルビット線LBLZ0,LBLZ1 が選択され
てグローバルビット線GBLZに接続される。ここで、ダミ
ービット線部Ｄ１，Ｄ２においては、ビット線リセット
信号φB が高レベル“Ｈ”の時、トランジスタTGRDはス
イッチ・オンとなり、グローバルビット線DGBLZ を介し
てプリチャージ用基準電位ＶR （Ｖ CC／２、または、Ｖ
II／２）が読出用増幅回路Ａの基準電位入力に印加され
るが、ビット線リセット信号φB が低レベル“Ｌ”にな
ると、トランジスタTGRDはスイッチ・オフして、グロー
バルビット線DGBLZ はフローティング状態となる。
するための各信号波形を示す図である。図２に示される
ように、まず、/RAS（ロウ・アドレス・ストローブ）信
号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、
ビット線リセット信号φB が高レベル“Ｈ"(高電位の電
源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位の電
源電圧Ｖss）へ立ち下がり、ローカルビット線選択信号
φx(φX0, φX1）が変化すると、実際にデータの読み書
きを行うために使用するリアルビット線部ＲＲにおいて
は、対応するローカルビット線LBLZ0,LBLZ1 が選択され
てグローバルビット線GBLZに接続される。ここで、ダミ
ービット線部Ｄ１，Ｄ２においては、ビット線リセット
信号φB が高レベル“Ｈ”の時、トランジスタTGRDはス
イッチ・オンとなり、グローバルビット線DGBLZ を介し
てプリチャージ用基準電位ＶR （Ｖ CC／２、または、Ｖ
II／２）が読出用増幅回路Ａの基準電位入力に印加され
るが、ビット線リセット信号φB が低レベル“Ｌ”にな
ると、トランジスタTGRDはスイッチ・オフして、グロー
バルビット線DGBLZ はフローティング状態となる。
【００２９】図２では、ビット線リセット信号φB が高
レベル“Ｈ”から低レベル“Ｌ”へ立ち下がり、ローカ
ルビット線選択信号φx(φX0, φX1）が変化するアクテ
ィブ時において、電源電圧（外部電源電圧ＶCCまたは内
部電源電圧ＶII）が急激に上昇した場合（図２中、符号
ＴＴ１参照）を示しているが、この時、プリチャージ用
基準電位ＶR （ＶCC／２、または、ＶII／２）も該電源
電圧の上昇に応じて変動する。しかしながら、読出用増
幅回路Ａの基準電位入力に印加されるセンス用基準電位
ＶR ' は、ビット線リセット信号φB によりトランジス
タTGRDがスイッチ・オフとされて、グローバルビット線
DGBLZ がフローティングとなっているため、それまでの
電圧を保持することができる。すなわち、本発明の半導
体記憶装置によれば、リアルビット線部ＲＲのグローバ
ルビット線GBLZがフローティングになった直後に電源電
圧（ＶCC，ＶII）が急激に変動しても、ダミービット線
部のグローバルビット線DGBLZ を介して供給されるセン
ス用基準電位ＶR ’はリアルビット線部のグローバルビ
ット線GBLZと同じカップリングを持つフローティングな
ノードであるため、該アルビット線部のグローバルビッ
ト線GBLZと同等な変動しか起らない。従って、読出用増
幅回路Ａでは、リアルビット線部ＲＲにおけるグローバ
ルビット線GBLZの電位とセンス用基準電位ＶR ' との電
位差がセンスされるため、プリチャージ用基準電位ＶR
の変動に関わらず、正しくデータの読み出しを行うこと
が可能となる。
レベル“Ｈ”から低レベル“Ｌ”へ立ち下がり、ローカ
ルビット線選択信号φx(φX0, φX1）が変化するアクテ
ィブ時において、電源電圧（外部電源電圧ＶCCまたは内
部電源電圧ＶII）が急激に上昇した場合（図２中、符号
ＴＴ１参照）を示しているが、この時、プリチャージ用
基準電位ＶR （ＶCC／２、または、ＶII／２）も該電源
電圧の上昇に応じて変動する。しかしながら、読出用増
幅回路Ａの基準電位入力に印加されるセンス用基準電位
ＶR ' は、ビット線リセット信号φB によりトランジス
タTGRDがスイッチ・オフとされて、グローバルビット線
DGBLZ がフローティングとなっているため、それまでの
電圧を保持することができる。すなわち、本発明の半導
体記憶装置によれば、リアルビット線部ＲＲのグローバ
ルビット線GBLZがフローティングになった直後に電源電
圧（ＶCC，ＶII）が急激に変動しても、ダミービット線
部のグローバルビット線DGBLZ を介して供給されるセン
ス用基準電位ＶR ’はリアルビット線部のグローバルビ
ット線GBLZと同じカップリングを持つフローティングな
ノードであるため、該アルビット線部のグローバルビッ
ト線GBLZと同等な変動しか起らない。従って、読出用増
幅回路Ａでは、リアルビット線部ＲＲにおけるグローバ
ルビット線GBLZの電位とセンス用基準電位ＶR ' との電
位差がセンスされるため、プリチャージ用基準電位ＶR
の変動に関わらず、正しくデータの読み出しを行うこと
が可能となる。
【００３０】尚、アクティブ状態におけるノイズ等によ
りリアルビット線部ＲＲのグローバルビット線GBLZの電
位が変動した場合、その変動を打ち消すように、センス
用基準電位ＶR ' も変化する様子は、後に図４を参照し
て説明される。
りリアルビット線部ＲＲのグローバルビット線GBLZの電
位が変動した場合、その変動を打ち消すように、センス
用基準電位ＶR ' も変化する様子は、後に図４を参照し
て説明される。
【００３１】
【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の実施例を説明する。図３は本発明の半導体記憶
装置の一実施例を示す回路図である。同図において、参
照符号ＲＲは実際に使用するリアルビット線部を示し、
また、Ｄ１およびＤ２はダミービット線部を示してい
る。また、リアルビット線部ＲＲにおいて、参照符号GB
LZはグローバルビット線、LBLZ0,LBLZ1 はローカルビッ
ト線、WLはワード線,DBX,DBZはデータ信号線、TG0,TG1
はトランスファゲート、そして、MCはメモリセルを示し
ている。さらに、参照符号φX0, φX1はローカルビット
線選択信号, CLはコラム選択信号, そして, ＶR はプリ
チャージ用基準電圧を示している。また、図３におい
て、参照符号Ａはカレントミラーアンプ（読出用増幅回
路),Ａ' はトライステートインバータ（再書込用増幅回
路),φB はビット線リセット信号, φ1 はカレントミラ
ーアンプの活性化信号,/φ2 は再書き込み用のインバー
タの活性化信号,CLRは読み出し用コラム選択信号, そし
て,CLWは書き込み用コラム選択信号を示している。
憶装置の実施例を説明する。図３は本発明の半導体記憶
装置の一実施例を示す回路図である。同図において、参
照符号ＲＲは実際に使用するリアルビット線部を示し、
また、Ｄ１およびＤ２はダミービット線部を示してい
る。また、リアルビット線部ＲＲにおいて、参照符号GB
LZはグローバルビット線、LBLZ0,LBLZ1 はローカルビッ
ト線、WLはワード線,DBX,DBZはデータ信号線、TG0,TG1
はトランスファゲート、そして、MCはメモリセルを示し
ている。さらに、参照符号φX0, φX1はローカルビット
線選択信号, CLはコラム選択信号, そして, ＶR はプリ
チャージ用基準電圧を示している。また、図３におい
て、参照符号Ａはカレントミラーアンプ（読出用増幅回
路),Ａ' はトライステートインバータ（再書込用増幅回
路),φB はビット線リセット信号, φ1 はカレントミラ
ーアンプの活性化信号,/φ2 は再書き込み用のインバー
タの活性化信号,CLRは読み出し用コラム選択信号, そし
て,CLWは書き込み用コラム選択信号を示している。
【００３２】ダミービット線部Ｄ１（Ｄ２）において、
参照符号DGBLZ はグローバルビット線、DLBLZ0,DLBLZ1
はローカルビット線、WLはワード線,DBX,DBZはデータ信
号線、TG0,TG1 はトランスファゲート、そして、ＶR '
はセンス用基準電圧を示している。ここで、カレントミ
ラーアンプＡは読み出し用の差動増幅器であり、また、
トライステートインバータＡ’は再書き込み用の増幅器
である。尚、図３から明らかなように、ダミービット線
部Ｄ１（Ｄ２）には、カレントミラーアンプＡおよびイ
ンバータＡ' 等の書込／読出回路は設けられていない
が、その他の構成はリアルビット線部ＲＲと同様とされ
ている。また、リアルビット線部ＲＲは、例えば、１２
８本のグローバルビット線GBLZを含んで構成されてい
る。
参照符号DGBLZ はグローバルビット線、DLBLZ0,DLBLZ1
はローカルビット線、WLはワード線,DBX,DBZはデータ信
号線、TG0,TG1 はトランスファゲート、そして、ＶR '
はセンス用基準電圧を示している。ここで、カレントミ
ラーアンプＡは読み出し用の差動増幅器であり、また、
トライステートインバータＡ’は再書き込み用の増幅器
である。尚、図３から明らかなように、ダミービット線
部Ｄ１（Ｄ２）には、カレントミラーアンプＡおよびイ
ンバータＡ' 等の書込／読出回路は設けられていない
が、その他の構成はリアルビット線部ＲＲと同様とされ
ている。また、リアルビット線部ＲＲは、例えば、１２
８本のグローバルビット線GBLZを含んで構成されてい
る。
【００３３】ここで、図３に示す実施例では、リアルビ
ット線部ＲＲの両側にダミービット線部Ｄ１およびＤ２
を設けるように構成されているが、図９を参照して後述
するように、リアルビット線部ＲＲの一方だけに設けて
もよく、或いは、所定数のリアルビット線部ＲＲ（メモ
リアレイの所定数のサブアレイ）に対して設けるように
してもよい。尚、ダミービット線部Ｄ１（Ｄ２）の構成
を書込／読出回路（カレントミラーアンプＡ等）を除い
てリアルビット線部ＲＲと同様としたのは、ノイズ等の
影響によるリアルビット線部ＲＲのグローバルビット線
GBLZの電位の変動を、ダミービット線部Ｄ１（Ｄ２）の
グローバルビット線DGBLZ の電位の変化に反映させるた
めである。
ット線部ＲＲの両側にダミービット線部Ｄ１およびＤ２
を設けるように構成されているが、図９を参照して後述
するように、リアルビット線部ＲＲの一方だけに設けて
もよく、或いは、所定数のリアルビット線部ＲＲ（メモ
リアレイの所定数のサブアレイ）に対して設けるように
してもよい。尚、ダミービット線部Ｄ１（Ｄ２）の構成
を書込／読出回路（カレントミラーアンプＡ等）を除い
てリアルビット線部ＲＲと同様としたのは、ノイズ等の
影響によるリアルビット線部ＲＲのグローバルビット線
GBLZの電位の変動を、ダミービット線部Ｄ１（Ｄ２）の
グローバルビット線DGBLZ の電位の変化に反映させるた
めである。
【００３４】各ワード線WLと各ローカルビット線LBLZ0,
LBLZ1 との間には、それぞれメモリセルMCが設けられ、
また、ローカルビット線LBLZ0,LBLZ1 は、それぞれ一対
設けられている。さらに、ローカルビット線LBLZ0 に対
しては、例えば、ｎ＋１本のワード線WL(0-o〜0-n)が設
けられ、また、ローカルビット線LBLZ1 に対しては、例
えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けらてい
る。
LBLZ1 との間には、それぞれメモリセルMCが設けられ、
また、ローカルビット線LBLZ0,LBLZ1 は、それぞれ一対
設けられている。さらに、ローカルビット線LBLZ0 に対
しては、例えば、ｎ＋１本のワード線WL(0-o〜0-n)が設
けられ、また、ローカルビット線LBLZ1 に対しては、例
えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けらてい
る。
【００３５】図３に示されるように、本実施例の半導体
記憶装置においては、図１３の半導体記憶装置と同様
に、ローカルビット線LBLZ0,LBLZ1 とグローバルビット
線GBLZの接続点となるトランスファゲートTG0,TG1 をロ
ーカルビット線LBLZ0,LBLZ1 の中央に設けるようになっ
ている。すなわち、各トランスファゲートTG0,TG1 と各
ローカルビット線LBLZ0,LBLZ1 の端部のメモリセルMCと
の長さを図１０に示す関連技術の半導体記憶装置におけ
るものの約半分とし、ビット線の抵抗を低減するように
なっている。
記憶装置においては、図１３の半導体記憶装置と同様
に、ローカルビット線LBLZ0,LBLZ1 とグローバルビット
線GBLZの接続点となるトランスファゲートTG0,TG1 をロ
ーカルビット線LBLZ0,LBLZ1 の中央に設けるようになっ
ている。すなわち、各トランスファゲートTG0,TG1 と各
ローカルビット線LBLZ0,LBLZ1 の端部のメモリセルMCと
の長さを図１０に示す関連技術の半導体記憶装置におけ
るものの約半分とし、ビット線の抵抗を低減するように
なっている。
【００３６】さらに、図１０と図３との比較から明らか
なように、本実施例の半導体記憶装置においては、図１
０の関連技術における相補の（２本の）グローバルビッ
ト線GBLX,GBLZ にそれぞれ接続していた２対のローカル
ビット線LBL0X,LBL0Z;LBL1X,LBL1Z(LBLZ0,LBLZ1)を、図
１３の半導体記憶装置と同様に、単一の（１方の）グロ
ーバルビット線GBLZにのみ接続し、他方のグローバルビ
ット線GBLXを除去するようになっている。そして、本実
施例の半導体記憶装置は、カレントミラーアンプＡによ
り、リアルビット線部ＲＲにおけるグローバルビット線
GBLZの電位をセンス用基準電位ＶR ' との間で差動増幅
することにより、グローバルビット線の数を低減（半
減）すると共に、ビット線の充放電電流を削減してセン
スアンプの増幅時間を短縮するようになっている。ここ
で、リアルビット線部ＲＲのグローバルビット線GBLZの
両端には、ゲートにビット線リセット信号φB が供給さ
れたリセット用トランジスタTGR およびトランジスタ33
が設けられ、該ビット線リセット信号φB （φB が高レ
ベル“Ｈ”のとき）によりグローバルビット線GBLZのレ
ベルをプリチャージ用基準電圧ＶR とするようになって
いる。尚、後述するカレントミラーアンプＡの出力信号
線（GBLX）も、ゲートにビット線リセット信号φB が供
給されたリセット用のトランジスタ31により基準電圧
（プリチャージ用基準電圧）ＶR にリセットされるよう
になっている。
なように、本実施例の半導体記憶装置においては、図１
０の関連技術における相補の（２本の）グローバルビッ
ト線GBLX,GBLZ にそれぞれ接続していた２対のローカル
ビット線LBL0X,LBL0Z;LBL1X,LBL1Z(LBLZ0,LBLZ1)を、図
１３の半導体記憶装置と同様に、単一の（１方の）グロ
ーバルビット線GBLZにのみ接続し、他方のグローバルビ
ット線GBLXを除去するようになっている。そして、本実
施例の半導体記憶装置は、カレントミラーアンプＡによ
り、リアルビット線部ＲＲにおけるグローバルビット線
GBLZの電位をセンス用基準電位ＶR ' との間で差動増幅
することにより、グローバルビット線の数を低減（半
減）すると共に、ビット線の充放電電流を削減してセン
スアンプの増幅時間を短縮するようになっている。ここ
で、リアルビット線部ＲＲのグローバルビット線GBLZの
両端には、ゲートにビット線リセット信号φB が供給さ
れたリセット用トランジスタTGR およびトランジスタ33
が設けられ、該ビット線リセット信号φB （φB が高レ
ベル“Ｈ”のとき）によりグローバルビット線GBLZのレ
ベルをプリチャージ用基準電圧ＶR とするようになって
いる。尚、後述するカレントミラーアンプＡの出力信号
線（GBLX）も、ゲートにビット線リセット信号φB が供
給されたリセット用のトランジスタ31により基準電圧
（プリチャージ用基準電圧）ＶR にリセットされるよう
になっている。
【００３７】図３に示されるように、カレントミラーア
ンプ（読出用増幅回路）Ａは、Ｐチャネル型ＭＯＳトラ
ンジスタ11,12 およびＮチャネル型ＭＯＳトランジスタ
13,14,15,16 で構成され、リアルビット線部ＲＲのグロ
ーバルビット線GBLZはトランジスタ13のゲートに接続さ
れている。また、ダミービット線部Ｄ１（Ｄ２）のグロ
ーバルビット線DGBLZ(センス用基準電位ＶR ')は、トラ
ンジスタ14のゲート（基準電位入力）に印加されるよう
になっており、これにより、カレントミラーアンプＡに
おいて、リアルビット線部ＲＲのグローバルビット線GB
LZの電位がセンス用基準電位ＶR ' と比較されてデータ
の読み出しが行われることになる。
ンプ（読出用増幅回路）Ａは、Ｐチャネル型ＭＯＳトラ
ンジスタ11,12 およびＮチャネル型ＭＯＳトランジスタ
13,14,15,16 で構成され、リアルビット線部ＲＲのグロ
ーバルビット線GBLZはトランジスタ13のゲートに接続さ
れている。また、ダミービット線部Ｄ１（Ｄ２）のグロ
ーバルビット線DGBLZ(センス用基準電位ＶR ')は、トラ
ンジスタ14のゲート（基準電位入力）に印加されるよう
になっており、これにより、カレントミラーアンプＡに
おいて、リアルビット線部ＲＲのグローバルビット線GB
LZの電位がセンス用基準電位ＶR ' と比較されてデータ
の読み出しが行われることになる。
【００３８】また、トライステート型のインバータ（再
書込用増幅回路）Ａ' は、Ｐチャネル型ＭＯＳトランジ
スタ21,22 およびＮチャネル型ＭＯＳトランジスタ23,2
4 で構成され、グローバルビット線GBLZはトランジスタ
22と23の接続個所に接続され、また、カレントミラーア
ンプＡの出力信号（GBLX）はトランジスタ22および23の
ゲートに供給されている。また、トランジスタ21および
24のソースには、それぞれＰチャネルドライブ信号PSA
およびＮチャネルドライブ信号NSA が供給されている。
ここで、トランジスタ24のゲートにはノアゲート41の出
力が供給され、また、トランジスタ21のゲートにはイン
バータ42を介してノアゲート41の出力が供給されてい
る。尚、ノアゲート41およびインバータ42で構成される
制御回路Ｂは、例えば、コラムデコーダ単位に設ければ
よく、複数のセンスアンプで共用することができる。ま
た、ノアゲート41の入力には、再書き込み用インバータ
の活性化信号 /φ2,および, 書き込み用コラム選択信号
CLW が供給され、該信号 /φ 2,CLW によりインバータ
Ａ' の動作を制御するようになっている。
書込用増幅回路）Ａ' は、Ｐチャネル型ＭＯＳトランジ
スタ21,22 およびＮチャネル型ＭＯＳトランジスタ23,2
4 で構成され、グローバルビット線GBLZはトランジスタ
22と23の接続個所に接続され、また、カレントミラーア
ンプＡの出力信号（GBLX）はトランジスタ22および23の
ゲートに供給されている。また、トランジスタ21および
24のソースには、それぞれＰチャネルドライブ信号PSA
およびＮチャネルドライブ信号NSA が供給されている。
ここで、トランジスタ24のゲートにはノアゲート41の出
力が供給され、また、トランジスタ21のゲートにはイン
バータ42を介してノアゲート41の出力が供給されてい
る。尚、ノアゲート41およびインバータ42で構成される
制御回路Ｂは、例えば、コラムデコーダ単位に設ければ
よく、複数のセンスアンプで共用することができる。ま
た、ノアゲート41の入力には、再書き込み用インバータ
の活性化信号 /φ2,および, 書き込み用コラム選択信号
CLW が供給され、該信号 /φ 2,CLW によりインバータ
Ａ' の動作を制御するようになっている。
【００３９】すなわち、上述したように、リアルビット
線部ＲＲのグローバルビット線GBLZの電位は、カレント
ミラーアンプＡにより、ダミービット線部Ｄ１（Ｄ２）
のグローバルビット線DGBLZ を介して供給されるセンス
用基準電位ＶR ' との間で差動増幅される。また、カレ
ントミラーアンプＡの出力(GBLX)は増幅器Ａ' を介して
リアルビット線部ＲＲのグローバルビット線GBLZと共に
カレントミラーアンプＡの入力端子に供給され、これに
より、相補のグローバルビット線GBLX,GBLZ に対応する
信号線が構成され、該信号線GBLX,GBLZ の電位はトラン
スファゲート32,34(TGDX,TGDZ)を介してデータ信号線DB
WX,DBRX(DBX)およびDBWZ(DBZ) に伝えられて外部へ出力
されるようになっている。ここで、トランスファゲート
32は、ゲートに読み出し用コラム選択信号CLR が供給さ
れたトランジスタ321 およびゲートに書き込み用コラム
選択信号CLW が供給されたトランジスタ322 で構成さ
れ、読み出しおよび書き込み時に選択されるようになっ
ており、また、トランスファゲート33は、ゲートに書き
込み用コラム選択信号CLW が供給されたトランジスタで
構成され、書き込み時に選択されるようになっている。
尚、参照符号DBWX,DBWZ は書き込み用のデータ信号線,
DBRXは読み出し用のデータ信号線を示し、データ信号線
DBX は書き込みおよび読み出し両方のデータ信号線DBW
X,DBRX として使用される。図４は図３の半導体記憶装
置におけるデータ”１”の読み出し動作を説明するため
の各信号波形を示す図である。
線部ＲＲのグローバルビット線GBLZの電位は、カレント
ミラーアンプＡにより、ダミービット線部Ｄ１（Ｄ２）
のグローバルビット線DGBLZ を介して供給されるセンス
用基準電位ＶR ' との間で差動増幅される。また、カレ
ントミラーアンプＡの出力(GBLX)は増幅器Ａ' を介して
リアルビット線部ＲＲのグローバルビット線GBLZと共に
カレントミラーアンプＡの入力端子に供給され、これに
より、相補のグローバルビット線GBLX,GBLZ に対応する
信号線が構成され、該信号線GBLX,GBLZ の電位はトラン
スファゲート32,34(TGDX,TGDZ)を介してデータ信号線DB
WX,DBRX(DBX)およびDBWZ(DBZ) に伝えられて外部へ出力
されるようになっている。ここで、トランスファゲート
32は、ゲートに読み出し用コラム選択信号CLR が供給さ
れたトランジスタ321 およびゲートに書き込み用コラム
選択信号CLW が供給されたトランジスタ322 で構成さ
れ、読み出しおよび書き込み時に選択されるようになっ
ており、また、トランスファゲート33は、ゲートに書き
込み用コラム選択信号CLW が供給されたトランジスタで
構成され、書き込み時に選択されるようになっている。
尚、参照符号DBWX,DBWZ は書き込み用のデータ信号線,
DBRXは読み出し用のデータ信号線を示し、データ信号線
DBX は書き込みおよび読み出し両方のデータ信号線DBW
X,DBRX として使用される。図４は図３の半導体記憶装
置におけるデータ”１”の読み出し動作を説明するため
の各信号波形を示す図である。
【００４０】図４に示されるように、まず、読み出し動
作が開始されると、/RAS（ロウ・アドレス・ストロー
ブ）信号が高レベル“Ｈ”から低レベル“Ｌ”に変化
し、ビット線リセット信号φB が高レベル“Ｈ"(高電位
の電源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位
の電源電圧Ｖss）へ立ち下がり、グローバルビット線GB
LZおよびカレントミラーアンプＡの出力信号線（GBLX）
のレベルがプリチャージ用基準電圧ＶR から解放され
る。
作が開始されると、/RAS（ロウ・アドレス・ストロー
ブ）信号が高レベル“Ｈ”から低レベル“Ｌ”に変化
し、ビット線リセット信号φB が高レベル“Ｈ"(高電位
の電源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位
の電源電圧Ｖss）へ立ち下がり、グローバルビット線GB
LZおよびカレントミラーアンプＡの出力信号線（GBLX）
のレベルがプリチャージ用基準電圧ＶR から解放され
る。
【００４１】ここで、ダミービット線部Ｄ１，Ｄ２にお
いて、ビット線リセット信号φB が高レベル“Ｈ”の
時、トランジスタTGRDはスイッチ・オンとなり、グロー
バルビット線DGBLZ を介してプリチャージ用基準電位Ｖ
R （ＶCC／２、または、ＶII／２）が読出用増幅回路Ａ
の基準電位入力に印加されるが、ビット線リセット信号
φB が低レベル“Ｌ”になると、トランジスタTGRDはス
イッチ・オフして、グローバルビット線DGBLZ はフロー
ティング状態となる。
いて、ビット線リセット信号φB が高レベル“Ｈ”の
時、トランジスタTGRDはスイッチ・オンとなり、グロー
バルビット線DGBLZ を介してプリチャージ用基準電位Ｖ
R （ＶCC／２、または、ＶII／２）が読出用増幅回路Ａ
の基準電位入力に印加されるが、ビット線リセット信号
φB が低レベル“Ｌ”になると、トランジスタTGRDはス
イッチ・オフして、グローバルビット線DGBLZ はフロー
ティング状態となる。
【００４２】また、実際にデータの読み書きを行うため
に使用するリアルビット線部ＲＲにおいて、ローカルビ
ット線選択信号φx(φX0, φX1）が変化すると、対応す
るローカルビット線LBLZ0,LBLZ1 が選択されてグローバ
ルビット線GBLZに接続される。具体的に、一方のローカ
ルビット線選択信号φX0の電位がＶcc（または、Ｖii）
からＶcc＋α（または、Ｖii＋α）に変化する（セレク
ト状態）と、該信号φ X0がゲートに供給されたトランス
ファゲートTG0(２つ）がスイッチオンとなってローカル
ビット線LBLZ0(２本）とグローバルビット線GBLZが接続
され、また、他方のローカルビット線選択信号φX1の電
位がＶcc（または、Ｖii）からＶssに変化する（アンセ
レクト状態）と、該信号φX1がゲートに供給されたトラ
ンスファゲートTG1(２つ）がスイッチオフとなりローカ
ルビット線LBLZ0(２本）とグローバルビット線GBLZとは
切断される。すなわち、一方の（或いは、１つの）ロー
カルビット線対LBLZ0 がグローバルビット線GBLZに接続
される。
に使用するリアルビット線部ＲＲにおいて、ローカルビ
ット線選択信号φx(φX0, φX1）が変化すると、対応す
るローカルビット線LBLZ0,LBLZ1 が選択されてグローバ
ルビット線GBLZに接続される。具体的に、一方のローカ
ルビット線選択信号φX0の電位がＶcc（または、Ｖii）
からＶcc＋α（または、Ｖii＋α）に変化する（セレク
ト状態）と、該信号φ X0がゲートに供給されたトランス
ファゲートTG0(２つ）がスイッチオンとなってローカル
ビット線LBLZ0(２本）とグローバルビット線GBLZが接続
され、また、他方のローカルビット線選択信号φX1の電
位がＶcc（または、Ｖii）からＶssに変化する（アンセ
レクト状態）と、該信号φX1がゲートに供給されたトラ
ンスファゲートTG1(２つ）がスイッチオフとなりローカ
ルビット線LBLZ0(２本）とグローバルビット線GBLZとは
切断される。すなわち、一方の（或いは、１つの）ロー
カルビット線対LBLZ0 がグローバルビット線GBLZに接続
される。
【００４３】この時、ダミービット線部Ｄ１，Ｄ２にお
いては、ビット線リセット信号φBが高レベル“Ｈ”の
時、トランジスタTGRDはスイッチ・オンとなり、グロー
バルビット線DGBLZ を介してプリチャージ用基準電位Ｖ
R （ＶCC／２、または、ＶII／２）が読出用増幅回路Ａ
の基準電位入力に印加されるが、ビット線リセット信号
φB が低レベル“Ｌ”になると、トランジスタTGRDはス
イッチ・オフして、グローバルビット線DGBLZ はフロー
ティング状態となる。
いては、ビット線リセット信号φBが高レベル“Ｈ”の
時、トランジスタTGRDはスイッチ・オンとなり、グロー
バルビット線DGBLZ を介してプリチャージ用基準電位Ｖ
R （ＶCC／２、または、ＶII／２）が読出用増幅回路Ａ
の基準電位入力に印加されるが、ビット線リセット信号
φB が低レベル“Ｌ”になると、トランジスタTGRDはス
イッチ・オフして、グローバルビット線DGBLZ はフロー
ティング状態となる。
【００４４】次いで、リアルビット線部ＲＲにおいて、
所定のワード線WL（アドレス信号に対応して選択される
任意の１本のワード線）が選択され、また、カレントミ
ラーアンプの活性化信号φ1 が高レベル“Ｈ" になる
と、カレントミラーアンプＡが活性化され、さらに、読
み出し用コラム選択信号CLR が高レベル“Ｈ" になる
と、トランジスタ（トランスファゲート)321がスイッチ
・オンとなって、カレントミラーアンプＡの出力信号線
GBLXがデータ信号線DBX(DBRX) に接続される。これによ
り、上記選択された所定のワード線WLに接続されたメモ
リセルMCの内容がローカルビット線LBLZ0 を介してグロ
ーバルビット線GBLZに現出する。ここで、本実施例で
は、読み出し用コラム選択信号CLR を、読み出し信号の
増幅前に高レベル“Ｈ" とし、カレントミラーアンプＡ
の出力線GBLXをデータ信号線DBX(DBRX)に接続しておく
ことができ、読み出し動作をより一層高速化することが
できる。
所定のワード線WL（アドレス信号に対応して選択される
任意の１本のワード線）が選択され、また、カレントミ
ラーアンプの活性化信号φ1 が高レベル“Ｈ" になる
と、カレントミラーアンプＡが活性化され、さらに、読
み出し用コラム選択信号CLR が高レベル“Ｈ" になる
と、トランジスタ（トランスファゲート)321がスイッチ
・オンとなって、カレントミラーアンプＡの出力信号線
GBLXがデータ信号線DBX(DBRX) に接続される。これによ
り、上記選択された所定のワード線WLに接続されたメモ
リセルMCの内容がローカルビット線LBLZ0 を介してグロ
ーバルビット線GBLZに現出する。ここで、本実施例で
は、読み出し用コラム選択信号CLR を、読み出し信号の
増幅前に高レベル“Ｈ" とし、カレントミラーアンプＡ
の出力線GBLXをデータ信号線DBX(DBRX)に接続しておく
ことができ、読み出し動作をより一層高速化することが
できる。
【００４５】このとき、ダミービット線部Ｄ１，Ｄ２に
おいても、リアルビット線部ＲＲと同様に、ローカルビ
ット線選択信号φx(φX0, φX1）が変化すると、対応す
るローカルビット線DLBLZ0,DLBLZ1 が選択されてグロー
バルビット線DGBLZ に接続され、さらに、選択された所
定のワード線WLには所定の電位（高レベル“Ｈ")が印加
される。尚、ダミービット線部Ｄ１，Ｄ２におけるメモ
リセルMCにはデータの書き込みは行われておらず、所定
のワード線WLが選択されても、グローバルビット線DGBL
Z の電位（センス用基準電位ＶR ')が変化することはな
い。
おいても、リアルビット線部ＲＲと同様に、ローカルビ
ット線選択信号φx(φX0, φX1）が変化すると、対応す
るローカルビット線DLBLZ0,DLBLZ1 が選択されてグロー
バルビット線DGBLZ に接続され、さらに、選択された所
定のワード線WLには所定の電位（高レベル“Ｈ")が印加
される。尚、ダミービット線部Ｄ１，Ｄ２におけるメモ
リセルMCにはデータの書き込みは行われておらず、所定
のワード線WLが選択されても、グローバルビット線DGBL
Z の電位（センス用基準電位ＶR ')が変化することはな
い。
【００４６】図４では、ビット線リセット信号φB が高
レベル“Ｈ”から低レベル“Ｌ”へ立ち下がり、ローカ
ルビット線選択信号φx(φX0, φX1）が変化するアクテ
ィブ時において、ノイズ等によりリアルビット線部ＲＲ
のグローバルビット線GBLZの電位が変動した場合を示し
ている（図４中、符号ＴＴ２参照）。このように、リア
ルビット線部ＲＲのグローバルビット線GBLZの電位が変
動すると、該リアルビット線部ＲＲと同様に構成したダ
ミービット線部Ｄ１（Ｄ２）のグローバルビット線DGBL
Z を介してカレントミラーアンプＡの一方の入力（基準
電位入力）に印加されるセンス用基準電位ＶR ' も同様
に変動する（図４中、符号ＴＴ３参照）。従って、リア
ルビット線部ＲＲのグローバルビット線GBLZの電位とセ
ンス用基準電位ＶR ' との間の電位差は、グローバルビ
ット線GBLZの電位が変動しない時とほぼ同じ電圧となる
（図４中、符号ＶＶ３参照）。すなわち、例えば、ワー
ド線WLの電位がＶSSからＶCC＋α（または、ＶII＋α）
へ上昇した場合やローカルビット線セレクト信号φｘの
ＶCCからＶCC＋α（または、ＶIIからＶII＋α）へ上昇
した場合、或いは、非選択の場合におけるワード線WLの
ＶSSへの変化等によるカップリングノイズに対しても、
ダミービット線部のグローバルビット線DGBLZ を介して
供給されるセンス用基準電位ＶR ' は、リアルビット線
部ＲＲのグローバルビット線GBLZの電位の変動と同様の
影響を受けるため、両者の変動巾はほぼ一致することに
なる。従って、アクティブ状態におけるノイズ等により
リアルビット線部ＲＲのグローバルビット線GBLZの電位
が変動した場合でも、その変動に対応してセンス用基準
電位ＶR ' も変化するため、カレントミラーアンプＡは
データ読み出しを正しく行うことができる。
レベル“Ｈ”から低レベル“Ｌ”へ立ち下がり、ローカ
ルビット線選択信号φx(φX0, φX1）が変化するアクテ
ィブ時において、ノイズ等によりリアルビット線部ＲＲ
のグローバルビット線GBLZの電位が変動した場合を示し
ている（図４中、符号ＴＴ２参照）。このように、リア
ルビット線部ＲＲのグローバルビット線GBLZの電位が変
動すると、該リアルビット線部ＲＲと同様に構成したダ
ミービット線部Ｄ１（Ｄ２）のグローバルビット線DGBL
Z を介してカレントミラーアンプＡの一方の入力（基準
電位入力）に印加されるセンス用基準電位ＶR ' も同様
に変動する（図４中、符号ＴＴ３参照）。従って、リア
ルビット線部ＲＲのグローバルビット線GBLZの電位とセ
ンス用基準電位ＶR ' との間の電位差は、グローバルビ
ット線GBLZの電位が変動しない時とほぼ同じ電圧となる
（図４中、符号ＶＶ３参照）。すなわち、例えば、ワー
ド線WLの電位がＶSSからＶCC＋α（または、ＶII＋α）
へ上昇した場合やローカルビット線セレクト信号φｘの
ＶCCからＶCC＋α（または、ＶIIからＶII＋α）へ上昇
した場合、或いは、非選択の場合におけるワード線WLの
ＶSSへの変化等によるカップリングノイズに対しても、
ダミービット線部のグローバルビット線DGBLZ を介して
供給されるセンス用基準電位ＶR ' は、リアルビット線
部ＲＲのグローバルビット線GBLZの電位の変動と同様の
影響を受けるため、両者の変動巾はほぼ一致することに
なる。従って、アクティブ状態におけるノイズ等により
リアルビット線部ＲＲのグローバルビット線GBLZの電位
が変動した場合でも、その変動に対応してセンス用基準
電位ＶR ' も変化するため、カレントミラーアンプＡは
データ読み出しを正しく行うことができる。
【００４７】このとき、本実施例の半導体記憶装置で
は、トランスファゲートTG0(TG1)がローカルビット線LB
LZ0(LBLZ1)の中央付近に設けられているため、選択され
たメモリセルMCによる電位の変化を短時間の内にビット
線へ伝えることができる。すなわち、例えば、選択され
たメモリセルMCがトランスファゲートTG0 から最も遠い
場合でも、その距離はローカルビット線LBLZ0 の半分以
下になるため、ビット線（ローカルビット線LBLZ0)によ
る抵抗が低減され、選択されたメモリセルMCによるロー
カルビット線LBLZ0 の電位の変化が短時間で（高速に）
グローバルビット線GBLZへ伝えられることになる。この
ことは、図４に示されるビット線の電位の変化時間Ｔ
が、前述した図１２に示す変化時間ｔよりも短いこと
（約半分）により示される。
は、トランスファゲートTG0(TG1)がローカルビット線LB
LZ0(LBLZ1)の中央付近に設けられているため、選択され
たメモリセルMCによる電位の変化を短時間の内にビット
線へ伝えることができる。すなわち、例えば、選択され
たメモリセルMCがトランスファゲートTG0 から最も遠い
場合でも、その距離はローカルビット線LBLZ0 の半分以
下になるため、ビット線（ローカルビット線LBLZ0)によ
る抵抗が低減され、選択されたメモリセルMCによるロー
カルビット線LBLZ0 の電位の変化が短時間で（高速に）
グローバルビット線GBLZへ伝えられることになる。この
ことは、図４に示されるビット線の電位の変化時間Ｔ
が、前述した図１２に示す変化時間ｔよりも短いこと
（約半分）により示される。
【００４８】さらに、図４に示されるように、再書き込
み用インバータの活性化信号 /φ2が低レベル“Ｌ" に
なり、ノアゲート41に入力される書き込み用コラム選択
信号CLW が低レベル“Ｌ" であるため、ノアゲート41の
出力は高レベル“Ｈ”となりトライステートインバータ
（再書込用増幅器）Ａ' が活性化される。すなわち、リ
アルビット線部ＲＲのグローバルビット線GBLZの電位の
変化（図４では、高電位側への変化）は、カレントミラ
ーアンプＡに供給されたセンス用基準電圧ＶR ' との間
で差動増幅され、該カレントミラーアンプＡの出力信号
（GBLX) の電位がインバータＡ' におけるトランジスタ
22,23 のゲートに印加され、反転増幅されてグローバル
ビット線GBLZに出力される。また、トランジスタ21およ
び24のソースに供給されるＰチャネルおよびＮチャネル
ドライブ信号PSA,NSA は、スタンバイ時のプリチャージ
用基準電圧ＶR のレベルから、活性化信号φ 2 が変化す
る（活性化される）前に、電圧Ｖcc（または、Ｖii）お
よびＶssのレベルへチャージアップおよびディスチャー
ジされる。これにより、グローバルビット線GBLZとカレ
ントミラーアンプＡの出力信号（GBLX) との電位差が広
げられることになる。そして、カレントミラーアンプＡ
の出力信号（GBLX) は、トランジスタ321 を介してデー
タ信号線DBRX(DBX) に伝えられて外部へ出力されるよう
になっている。尚、グローバルビット線GBLZの電位は、
トランスファゲート（トランジスタ）34がオフ状態なの
で、データ信号線DBZ に伝えられないようになってい
る。
み用インバータの活性化信号 /φ2が低レベル“Ｌ" に
なり、ノアゲート41に入力される書き込み用コラム選択
信号CLW が低レベル“Ｌ" であるため、ノアゲート41の
出力は高レベル“Ｈ”となりトライステートインバータ
（再書込用増幅器）Ａ' が活性化される。すなわち、リ
アルビット線部ＲＲのグローバルビット線GBLZの電位の
変化（図４では、高電位側への変化）は、カレントミラ
ーアンプＡに供給されたセンス用基準電圧ＶR ' との間
で差動増幅され、該カレントミラーアンプＡの出力信号
（GBLX) の電位がインバータＡ' におけるトランジスタ
22,23 のゲートに印加され、反転増幅されてグローバル
ビット線GBLZに出力される。また、トランジスタ21およ
び24のソースに供給されるＰチャネルおよびＮチャネル
ドライブ信号PSA,NSA は、スタンバイ時のプリチャージ
用基準電圧ＶR のレベルから、活性化信号φ 2 が変化す
る（活性化される）前に、電圧Ｖcc（または、Ｖii）お
よびＶssのレベルへチャージアップおよびディスチャー
ジされる。これにより、グローバルビット線GBLZとカレ
ントミラーアンプＡの出力信号（GBLX) との電位差が広
げられることになる。そして、カレントミラーアンプＡ
の出力信号（GBLX) は、トランジスタ321 を介してデー
タ信号線DBRX(DBX) に伝えられて外部へ出力されるよう
になっている。尚、グローバルビット線GBLZの電位は、
トランスファゲート（トランジスタ）34がオフ状態なの
で、データ信号線DBZ に伝えられないようになってい
る。
【００４９】そして、データの読み出し処理が終了する
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、カレントミラーアンプの活性化信号φ1 が高レベル
“Ｈ”から低レベル“Ｌ" になってカレントミラーアン
プＡが不活性とされ、ビット線リセット信号φB も低レ
ベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバルビッ
ト線GBLZおよび信号線GBLXのレベルを基準電圧ＶR とす
る。さらに、ローカルビット線選択信号φx(φ X0,
φX1）の電位もＶcc＋α（または、Ｖii＋α：セレクト
状態）からＶcc（または、Ｖii）、或いは、Ｖss（アン
セレクト状態）からＶcc（または、Ｖii）となり、ロー
カルビット線LBLZ0,LBLZ1 とグローバルビット線GBLZと
の接続が初期状態に戻される。
と、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変
化し、ワード線WLのレベルが低レベル“Ｌ”となり、ま
た、カレントミラーアンプの活性化信号φ1 が高レベル
“Ｈ”から低レベル“Ｌ" になってカレントミラーアン
プＡが不活性とされ、ビット線リセット信号φB も低レ
ベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバルビッ
ト線GBLZおよび信号線GBLXのレベルを基準電圧ＶR とす
る。さらに、ローカルビット線選択信号φx(φ X0,
φX1）の電位もＶcc＋α（または、Ｖii＋α：セレクト
状態）からＶcc（または、Ｖii）、或いは、Ｖss（アン
セレクト状態）からＶcc（または、Ｖii）となり、ロー
カルビット線LBLZ0,LBLZ1 とグローバルビット線GBLZと
の接続が初期状態に戻される。
【００５０】ここで、本実施例では、例えば、読み出し
時において、グローバルビット線GBLZが読み出し配線
（データ信号線)DBRX(DBX)に直接接続されていないた
め、読み出し用コラム選択信号CLR を早い時期に活性化
することができる。さらに、ワード線WLが活性化される
と、図１０に示す関連技術の半導体記憶装置の約半分の
時定数でグローバルビット線GBLZに電位が供給され基準
電圧ＶR との間に差電圧がつく。すると、カレントミラ
ーアンプＡは、ワード線WLとほぼ同時にカレントミラー
アンプの活性化信号φ1 が活性化されているため、直ち
に差動増幅を行って出力信号GBLXを32(321) を介してデ
ータ信号線DBRX(DBX) ににセル情報を送り出し、高速な
アクセスが可能となる。ここで、出力信号GBLXの増幅
は、容量が小さいため高速に行なうことができ、再書き
込み用インバータＡ' の活性化信号 /φ 2 が出力される
時点では、既に増幅が終了しているため、グローバルビ
ット線GBLZへの再書き込みも高速で行なわれる。しか
も、インバータＡ' における貫通電流はほとんど発生し
ないため、消費電流を十分に削減することが可能とな
る。具体的に、ビット線の充放電電流は、通常の場合、
図１０に示す関連技術の半導体記憶装置の約半分にな
る。さらに、グローバルビット線GBLZのピッチを図１０
の半導体記憶装置の約２倍に緩めることが可能なため、
グローバルビット線の線間容量や相互干渉を低減するこ
ともできる。これらの効果は、読み出し時だけでなく、
書き込み時においても同様に発揮される。
時において、グローバルビット線GBLZが読み出し配線
（データ信号線)DBRX(DBX)に直接接続されていないた
め、読み出し用コラム選択信号CLR を早い時期に活性化
することができる。さらに、ワード線WLが活性化される
と、図１０に示す関連技術の半導体記憶装置の約半分の
時定数でグローバルビット線GBLZに電位が供給され基準
電圧ＶR との間に差電圧がつく。すると、カレントミラ
ーアンプＡは、ワード線WLとほぼ同時にカレントミラー
アンプの活性化信号φ1 が活性化されているため、直ち
に差動増幅を行って出力信号GBLXを32(321) を介してデ
ータ信号線DBRX(DBX) ににセル情報を送り出し、高速な
アクセスが可能となる。ここで、出力信号GBLXの増幅
は、容量が小さいため高速に行なうことができ、再書き
込み用インバータＡ' の活性化信号 /φ 2 が出力される
時点では、既に増幅が終了しているため、グローバルビ
ット線GBLZへの再書き込みも高速で行なわれる。しか
も、インバータＡ' における貫通電流はほとんど発生し
ないため、消費電流を十分に削減することが可能とな
る。具体的に、ビット線の充放電電流は、通常の場合、
図１０に示す関連技術の半導体記憶装置の約半分にな
る。さらに、グローバルビット線GBLZのピッチを図１０
の半導体記憶装置の約２倍に緩めることが可能なため、
グローバルビット線の線間容量や相互干渉を低減するこ
ともできる。これらの効果は、読み出し時だけでなく、
書き込み時においても同様に発揮される。
【００５１】図５は本発明の半導体記憶装置の他の実施
例を示す回路図である。図５に示す実施例では、ダミー
ビット線部Ｄ１' をリアルビット線部ＲＲの一方にだけ
設けるようにしたものであり、また、該ダミービット線
部Ｄ１' ではメモリセルMCを省略するように構成されて
いる。このように、メモリセルMCを省略したダミービッ
ト線部Ｄ１' をリアルビット線部ＲＲの一方にだけ設け
た場合でも、リアルビット線部ＲＲにおけるグローバル
ビット線GBLZの電位変動を、センス用基準電位ＶR '(ダ
ミービット線部Ｄ１' のグローバルビット線DGBLZ を介
してカレントミラーアンプＡの基準電位入力に印加され
るセンス用基準電圧）に反映させることができる。しか
しながら、ローカルビット線選択信号φx(φX0, φ X1）
により制御されるトランスファゲートTG0 およびTG1
は、ダミービット線部Ｄ１' に設ける必要がある。尚、
図５に示す半導体記憶装置の動作は、図４を参照して説
明したものと同様であるので、その説明は省略する。
例を示す回路図である。図５に示す実施例では、ダミー
ビット線部Ｄ１' をリアルビット線部ＲＲの一方にだけ
設けるようにしたものであり、また、該ダミービット線
部Ｄ１' ではメモリセルMCを省略するように構成されて
いる。このように、メモリセルMCを省略したダミービッ
ト線部Ｄ１' をリアルビット線部ＲＲの一方にだけ設け
た場合でも、リアルビット線部ＲＲにおけるグローバル
ビット線GBLZの電位変動を、センス用基準電位ＶR '(ダ
ミービット線部Ｄ１' のグローバルビット線DGBLZ を介
してカレントミラーアンプＡの基準電位入力に印加され
るセンス用基準電圧）に反映させることができる。しか
しながら、ローカルビット線選択信号φx(φX0, φ X1）
により制御されるトランスファゲートTG0 およびTG1
は、ダミービット線部Ｄ１' に設ける必要がある。尚、
図５に示す半導体記憶装置の動作は、図４を参照して説
明したものと同様であるので、その説明は省略する。
【００５２】上述したように、本発明に係る半導体記憶
装置の各実施例によれば、ダミービット線部Ｄ１，Ｄ２
（Ｄ１' ）のグローバルビット線DGBLZ は、スタンバイ
時にリアルビット線部ＲＲのグローバルビット線GBLZと
同じプリチャージ用基準電位ＶR にチャージアップされ
る。その後、ビット線リセット信号φB によりリアルビ
ット線部ＲＲのグローバルビット線GBLZがプリチャージ
電位ＶR から切り離されると同時に、ダミービット線も
プリチャージ電位ＶR から切り離される。これによっ
て、ビット線がプリチャージ電位ＶR から切り離されて
から、電源の急激な変化が生じてプリチャージ電位ＶR
が変動した場合でも、リアルビット線部のグローバルビ
ット線GBLZとダミービット線部のグローバルビット線DG
BLZ とは共にフローティングとなっているため、カップ
リングによる変動が生じても、該グローバルビット線GB
LZ, DGBLZ 間に電位差は生じない。また、同様の理由に
より、ビット線（グローバルビット線GBLZ, DGBLZ ）が
ワード線WLやローカルビット線選択信号の立ち上り、立
ち下がりによるカップリングノイズを受けて変動する際
にも、ダミービット線部のグローバルビット線DGBLZ は
リアルビット線部のグローバルビット線GBLZと同じ影響
を受けるため、該グローバルビット線GBLZ, DGBLZ 間に
電位差は生じない。その結果、電源電位が変動した場合
やノイズが発生した場合等においても、常に正しいデー
タを読み出すことが可能となる。
装置の各実施例によれば、ダミービット線部Ｄ１，Ｄ２
（Ｄ１' ）のグローバルビット線DGBLZ は、スタンバイ
時にリアルビット線部ＲＲのグローバルビット線GBLZと
同じプリチャージ用基準電位ＶR にチャージアップされ
る。その後、ビット線リセット信号φB によりリアルビ
ット線部ＲＲのグローバルビット線GBLZがプリチャージ
電位ＶR から切り離されると同時に、ダミービット線も
プリチャージ電位ＶR から切り離される。これによっ
て、ビット線がプリチャージ電位ＶR から切り離されて
から、電源の急激な変化が生じてプリチャージ電位ＶR
が変動した場合でも、リアルビット線部のグローバルビ
ット線GBLZとダミービット線部のグローバルビット線DG
BLZ とは共にフローティングとなっているため、カップ
リングによる変動が生じても、該グローバルビット線GB
LZ, DGBLZ 間に電位差は生じない。また、同様の理由に
より、ビット線（グローバルビット線GBLZ, DGBLZ ）が
ワード線WLやローカルビット線選択信号の立ち上り、立
ち下がりによるカップリングノイズを受けて変動する際
にも、ダミービット線部のグローバルビット線DGBLZ は
リアルビット線部のグローバルビット線GBLZと同じ影響
を受けるため、該グローバルビット線GBLZ, DGBLZ 間に
電位差は生じない。その結果、電源電位が変動した場合
やノイズが発生した場合等においても、常に正しいデー
タを読み出すことが可能となる。
【００５３】上述した各実施例では、センス用基準電位
ＶR ’がメモリアレイにおけるメモリブロック内、或い
は、サブアレイ内を配線される際の配線容量が考慮され
ておらず、リアルビット線部のグローバルビット線GBLZ
の電位およびセンス用基準電位ＶR ’の変動には若干の
差が有ると考えられる。そこで、図３（図１）に示す実
施例では、ダミービット線部Ｄ１，Ｄ２をリアルビット
線部ＲＲの両端の２個所に設け、サブアレイ内等の配線
容量を補償するようになっている。しかし、図５に示す
実施例のように、ダミービット線部Ｄ１’をリアルビッ
ト線部ＲＲの一方に設け、メモリセルMCを省略した場合
でも、実際の使用に当たっては殆ど問題となることはな
い。尚、メモリアレイの面積の増加を招くことにはなる
が、メモリアレイにおける対称性を保つために、上記の
センス用基準電圧ＶR ’を発生するためのダミーの配線
をメモリアレイのサブアレイ内に設置することもでき
る。
ＶR ’がメモリアレイにおけるメモリブロック内、或い
は、サブアレイ内を配線される際の配線容量が考慮され
ておらず、リアルビット線部のグローバルビット線GBLZ
の電位およびセンス用基準電位ＶR ’の変動には若干の
差が有ると考えられる。そこで、図３（図１）に示す実
施例では、ダミービット線部Ｄ１，Ｄ２をリアルビット
線部ＲＲの両端の２個所に設け、サブアレイ内等の配線
容量を補償するようになっている。しかし、図５に示す
実施例のように、ダミービット線部Ｄ１’をリアルビッ
ト線部ＲＲの一方に設け、メモリセルMCを省略した場合
でも、実際の使用に当たっては殆ど問題となることはな
い。尚、メモリアレイの面積の増加を招くことにはなる
が、メモリアレイにおける対称性を保つために、上記の
センス用基準電圧ＶR ’を発生するためのダミーの配線
をメモリアレイのサブアレイ内に設置することもでき
る。
【００５４】図６は本発明の半導体記憶装置のさらに他
の実施例を示す回路図であり、図７は図６の半導体記憶
装置におけるデータ”１”の読み出し動作を説明するた
めの各信号波形を示す図である。図６に示す半導体記憶
装置の実施例は、前述した図３（図５）に示す半導体記
憶装置とは読出用増幅回路（Ａ）および再書込用増幅回
路（Ａ')の構成が異なっている。図６において、参照符
号17は、ゲートに活性化信号φ1 が供給されたＮチャネ
ル型ＭＯＳトランジスタ, 20はインバータ201 および20
2 により構成されたラッチ回路, そして, 25はトランス
ファーゲートを示している。
の実施例を示す回路図であり、図７は図６の半導体記憶
装置におけるデータ”１”の読み出し動作を説明するた
めの各信号波形を示す図である。図６に示す半導体記憶
装置の実施例は、前述した図３（図５）に示す半導体記
憶装置とは読出用増幅回路（Ａ）および再書込用増幅回
路（Ａ')の構成が異なっている。図６において、参照符
号17は、ゲートに活性化信号φ1 が供給されたＮチャネ
ル型ＭＯＳトランジスタ, 20はインバータ201 および20
2 により構成されたラッチ回路, そして, 25はトランス
ファーゲートを示している。
【００５５】図６に示されるように、読出用増幅回路
（カレントミラーアンプ）Ａは、Ｐチャネル型ＭＯＳト
ランジスタ11,12 およびＮチャネル型ＭＯＳトランジス
タ13,14,17で構成され、リアルビット線部ＲＲのグロー
バルビット線GBLZはトランジスタ13のゲートに接続され
ている。また、ダミービット線部Ｄ１（Ｄ２）のグロー
バルビット線DGBLZ(センス用基準電位ＶR ')は、トラン
ジスタ14のゲート（基準電位入力）に印加されるように
なっており、これにより、カレントミラーアンプＡにお
いて、リアルビット線部ＲＲのグローバルビット線GBLZ
の電位がセンス用基準電位ＶR ' と比較されてデータの
読み出しが行われることになる。
（カレントミラーアンプ）Ａは、Ｐチャネル型ＭＯＳト
ランジスタ11,12 およびＮチャネル型ＭＯＳトランジス
タ13,14,17で構成され、リアルビット線部ＲＲのグロー
バルビット線GBLZはトランジスタ13のゲートに接続され
ている。また、ダミービット線部Ｄ１（Ｄ２）のグロー
バルビット線DGBLZ(センス用基準電位ＶR ')は、トラン
ジスタ14のゲート（基準電位入力）に印加されるように
なっており、これにより、カレントミラーアンプＡにお
いて、リアルビット線部ＲＲのグローバルビット線GBLZ
の電位がセンス用基準電位ＶR ' と比較されてデータの
読み出しが行われることになる。
【００５６】ここで、図７に示されるように、カレント
ミラーアンプＡ用の活性化信号φ1は、図４における活
性化信号φ1 よりも短い期間だけ高レベル”Ｈ”となっ
ている。これは、本実施例のカレントミラーアンプＡで
は、活性化信号φ1 が高レベル”Ｈ”となっている間
中、トランジスタ17を介して貫通電流が流れるので、該
貫通電流による消費電力を最小限に抑えるためである。
ミラーアンプＡ用の活性化信号φ1は、図４における活
性化信号φ1 よりも短い期間だけ高レベル”Ｈ”となっ
ている。これは、本実施例のカレントミラーアンプＡで
は、活性化信号φ1 が高レベル”Ｈ”となっている間
中、トランジスタ17を介して貫通電流が流れるので、該
貫通電流による消費電力を最小限に抑えるためである。
【００５７】また、再書込用増幅回路Ａ’は、ラッチ回
路20およびトランスファーゲート25を備えて構成されて
いる。ラッチ回路20は、逆接続された２つのインバータ
201および202 で構成され、該ラッチ回路20の入力はグ
ローバルビット線GBLXに接続され、また、該ラッチ回路
20の出力はトランスファーゲート25を介してグローバル
ビット線GBLXに接続されている。トランスファーゲート
25は、活性化信号 /φ 2 がゲートに供給されたＰチャネ
ル型ＭＯＳトランジスタ251 および活性化信号φ2 がゲ
ートに供給されたＮチャネル型ＭＯＳトランジスタ252
を備えて構成されている。
路20およびトランスファーゲート25を備えて構成されて
いる。ラッチ回路20は、逆接続された２つのインバータ
201および202 で構成され、該ラッチ回路20の入力はグ
ローバルビット線GBLXに接続され、また、該ラッチ回路
20の出力はトランスファーゲート25を介してグローバル
ビット線GBLXに接続されている。トランスファーゲート
25は、活性化信号 /φ 2 がゲートに供給されたＰチャネ
ル型ＭＯＳトランジスタ251 および活性化信号φ2 がゲ
ートに供給されたＮチャネル型ＭＯＳトランジスタ252
を備えて構成されている。
【００５８】この図６に示す実施例においても、カレン
トミラーアンプＡは、リアルビット線部ＲＲにおけるグ
ローバルビット線GBLZの電位をセンス用基準電位ＶR '
との間で差動増幅するようになっている。なお、図７に
示すデータ”１”の読み出し動作の各信号波形は、前述
した図４の信号波形と同様であり、その説明は省略す
る。また、本実施例においても、再書込用増幅回路Ａ’
を図３に示すようなトライステートインバータとして構
成してもよいのはもちろんである。
トミラーアンプＡは、リアルビット線部ＲＲにおけるグ
ローバルビット線GBLZの電位をセンス用基準電位ＶR '
との間で差動増幅するようになっている。なお、図７に
示すデータ”１”の読み出し動作の各信号波形は、前述
した図４の信号波形と同様であり、その説明は省略す
る。また、本実施例においても、再書込用増幅回路Ａ’
を図３に示すようなトライステートインバータとして構
成してもよいのはもちろんである。
【００５９】図８は図６の半導体記憶装置の変形例を示
す回路図である。この図８に示す変形例は、図６に示す
半導体記憶装置におけるものと同様の読出用増幅回路Ａ
および再書込用増幅回路Ａ' を備えているが、制御回路
Ｂ等の構成が異なっている。すなわち、図８に示す半導
体記憶装置では、グローバルビット線GBLXは、Ｎチャネ
ル型ＭＯＳトランジスタ320 を介してデータ信号線DBX
に接続され、図３の半導体記憶装置におけるトランジス
タ34,33 を取り除くように構成されている。さらに、制
御回路Ｂにおいても、書き込み用コラム選択信号CLW と
の論理を取る必要がないため、ノアゲート41を設けるこ
となく、インバータ40により活性化信号/φ2,φ2 を生
成してトランスファゲートのトランジスタ251,252 を制
御するようになっている。
す回路図である。この図８に示す変形例は、図６に示す
半導体記憶装置におけるものと同様の読出用増幅回路Ａ
および再書込用増幅回路Ａ' を備えているが、制御回路
Ｂ等の構成が異なっている。すなわち、図８に示す半導
体記憶装置では、グローバルビット線GBLXは、Ｎチャネ
ル型ＭＯＳトランジスタ320 を介してデータ信号線DBX
に接続され、図３の半導体記憶装置におけるトランジス
タ34,33 を取り除くように構成されている。さらに、制
御回路Ｂにおいても、書き込み用コラム選択信号CLW と
の論理を取る必要がないため、ノアゲート41を設けるこ
となく、インバータ40により活性化信号/φ2,φ2 を生
成してトランスファゲートのトランジスタ251,252 を制
御するようになっている。
【００６０】ここで、図３の半導体記憶装置におけるデ
ータ信号線DBZ に接続されたトランジスタ34を取り除く
ことができるのは、データ信号線DBX に読み出されるデ
ータにより十分な読み出し動作が可能であると共に、ラ
ッチ回路20およびトランスファゲート25を有する再書込
用増幅回路Ａ' によるデータの再書き込みが十分に行え
るからである。
ータ信号線DBZ に接続されたトランジスタ34を取り除く
ことができるのは、データ信号線DBX に読み出されるデ
ータにより十分な読み出し動作が可能であると共に、ラ
ッチ回路20およびトランスファゲート25を有する再書込
用増幅回路Ａ' によるデータの再書き込みが十分に行え
るからである。
【００６１】図９は本発明の半導体記憶装置の全体的な
構成を概略的に示す図である。図９(a) 〜図９(c) にお
いて、参照符号６はメモリアレイ、60,61,…はメモリブ
ロック、そして、600,601,…はサブアレイを示してい
る。尚、各サブアレイ(600) は、例えば、１２８本のグ
ローバルビット線（リアルビット線部のグローバルビッ
ト線GBLZ) を備えて構成されている。また、図９(a) 〜
図９(c) において、参照符号600A,600B, 601A,601B,
…; 600C, 601C, …; および; 60A,60B, 61A, 61Bはそ
れぞれダミービット線部（Ｄ１，Ｄ２）を示している。
構成を概略的に示す図である。図９(a) 〜図９(c) にお
いて、参照符号６はメモリアレイ、60,61,…はメモリブ
ロック、そして、600,601,…はサブアレイを示してい
る。尚、各サブアレイ(600) は、例えば、１２８本のグ
ローバルビット線（リアルビット線部のグローバルビッ
ト線GBLZ) を備えて構成されている。また、図９(a) 〜
図９(c) において、参照符号600A,600B, 601A,601B,
…; 600C, 601C, …; および; 60A,60B, 61A, 61Bはそ
れぞれダミービット線部（Ｄ１，Ｄ２）を示している。
【００６２】図９(a) に示す半導体記憶装置の実施例で
は、ダミービット線部600A,600B, 601A,601B, …は、メ
モリブロック60(61)を構成する各サブアレイ600,601,…
に対して両側に設けられるようになっている。すなわ
ち、サブアレイ600 の両側にはダミービット線部600Aお
よび600Bが設けられ、また、サブアレイ601 の両側には
ダミービット線部601Aおよび601Bが設けられるようにな
っている。
は、ダミービット線部600A,600B, 601A,601B, …は、メ
モリブロック60(61)を構成する各サブアレイ600,601,…
に対して両側に設けられるようになっている。すなわ
ち、サブアレイ600 の両側にはダミービット線部600Aお
よび600Bが設けられ、また、サブアレイ601 の両側には
ダミービット線部601Aおよび601Bが設けられるようにな
っている。
【００６３】図９(b) に示す半導体記憶装置の実施例で
は、ダミービット線部600C, 601C,…は、メモリブロッ
ク60(61)を構成する各サブアレイ600,601,…に対して一
方側に設けられるようになっている。すなわち、サブア
レイ600 の一方側にはダミービット線部600Cが設けら
れ、また、サブアレイ601 の一方側にはダミービット線
部601Cが設けられるようになっている。
は、ダミービット線部600C, 601C,…は、メモリブロッ
ク60(61)を構成する各サブアレイ600,601,…に対して一
方側に設けられるようになっている。すなわち、サブア
レイ600 の一方側にはダミービット線部600Cが設けら
れ、また、サブアレイ601 の一方側にはダミービット線
部601Cが設けられるようになっている。
【００６４】図９(c) に示す半導体記憶装置の実施例で
は、ダミービット線部60A,60B, 61A,61Bは、メモリブロ
ック60,61 に対して両側に設けられるようになってい
る。すなわち、メモリブロック60の両側にはダミービッ
ト線部60A および60B が設けられ、また、メモリブロッ
ク61の両側にはダミービット線部61A および61B が設け
られるようになっている。
は、ダミービット線部60A,60B, 61A,61Bは、メモリブロ
ック60,61 に対して両側に設けられるようになってい
る。すなわち、メモリブロック60の両側にはダミービッ
ト線部60A および60B が設けられ、また、メモリブロッ
ク61の両側にはダミービット線部61A および61B が設け
られるようになっている。
【００６５】上述した図９(a) 〜図９(c) に示す各実施
例は、ダミービット線部600A,600B,601A,601B, …; 600
C, 601C, …; および; 60A,60B, 61A, 61B が、メモリ
ブロック内等におけるビット線（リアルビット線部のグ
ローバルビット線）の配線容量を考慮して、該リアルビ
ット線部のグローバルビット線GBLZに加わる変動に対応
する影響がダミービット線部のグローバルビット線DGBL
Z(センス用基準電圧Ｖ R ')に加わるように適切な構成の
ものを選択することができる。ここで、ダミービット線
部600A,600B, 601A,601B, …; 600C, 601C, …; およ
び; 60A,60B, 61A, 61B が設ける位置は、ワード線の裏
打ち部（ポリシリコン等のワード線をアルミニウム配線
と接触させる個所）やサブワードデコーダ部とされてお
り、これにより、ダミービット線部のための特別な領域
を設ける必要がない。
例は、ダミービット線部600A,600B,601A,601B, …; 600
C, 601C, …; および; 60A,60B, 61A, 61B が、メモリ
ブロック内等におけるビット線（リアルビット線部のグ
ローバルビット線）の配線容量を考慮して、該リアルビ
ット線部のグローバルビット線GBLZに加わる変動に対応
する影響がダミービット線部のグローバルビット線DGBL
Z(センス用基準電圧Ｖ R ')に加わるように適切な構成の
ものを選択することができる。ここで、ダミービット線
部600A,600B, 601A,601B, …; 600C, 601C, …; およ
び; 60A,60B, 61A, 61B が設ける位置は、ワード線の裏
打ち部（ポリシリコン等のワード線をアルミニウム配線
と接触させる個所）やサブワードデコーダ部とされてお
り、これにより、ダミービット線部のための特別な領域
を設ける必要がない。
【００６６】上述したように、本発明の半導体記憶装置
の各実施例によれば、階層化ビット線構造を利用したシ
ングルビット線方式において、電源の急激な変動や各種
信号の出力により発生するノイズによって基準電位とビ
ット線に生じる読み出されるべき電位の差の減少をメモ
リセルアレイ面積の増加を行なわずに実現することがで
きる。
の各実施例によれば、階層化ビット線構造を利用したシ
ングルビット線方式において、電源の急激な変動や各種
信号の出力により発生するノイズによって基準電位とビ
ット線に生じる読み出されるべき電位の差の減少をメモ
リセルアレイ面積の増加を行なわずに実現することがで
きる。
【００６７】
【発明の効果】以上、詳述したように、本発明の半導体
記憶装置によれば、センス用基準電位をダミービット線
部を介して供給し、該ダミーのビット線をスタンバイ中
はプリチャージ用基準電位にチャージアップし、且つ、
アクティブ中はフローティングとすることにより、電源
電位が変動した場合やノイズが発生した場合等において
も、常に正しいデータを読み出すことができる。
記憶装置によれば、センス用基準電位をダミービット線
部を介して供給し、該ダミーのビット線をスタンバイ中
はプリチャージ用基準電位にチャージアップし、且つ、
アクティブ中はフローティングとすることにより、電源
電位が変動した場合やノイズが発生した場合等において
も、常に正しいデータを読み出すことができる。
【図１】本発明に係る半導体記憶装置の原理構成を示す
回路図である。
回路図である。
【図２】図１の半導体記憶装置の動作を説明するための
各信号波形を示す図である。
各信号波形を示す図である。
【図３】本発明の半導体記憶装置の一実施例を示す回路
図である。
図である。
【図４】図３の半導体記憶装置におけるデータ”１”の
読み出し動作を説明するための各信号波形を示す図であ
る。
読み出し動作を説明するための各信号波形を示す図であ
る。
【図５】本発明の半導体記憶装置の他の実施例を示す回
路図である。
路図である。
【図６】本発明の半導体記憶装置のさらに他の実施例を
示す回路図である。
示す回路図である。
【図７】図６の半導体記憶装置におけるデータ”１”の
読み出し動作を説明するための各信号波形を示す図であ
る。
読み出し動作を説明するための各信号波形を示す図であ
る。
【図８】図６の半導体記憶装置の変形例を示す回路図で
ある。
ある。
【図９】本発明の半導体記憶装置の全体的な構成を概略
的に示す図である。
的に示す図である。
【図１０】本発明に対応する関連技術としての半導体記
憶装置の一例を示す回路図である。
憶装置の一例を示す回路図である。
【図１１】半導体記憶装置におけるメモリセルの一例を
示す図である。
示す図である。
【図１２】図１０の半導体記憶装置の動作を説明するた
めの各信号波形を示す図である。
めの各信号波形を示す図である。
【図１３】本発明に対応する関連技術としての半導体記
憶装置の他の例を示す回路図である。
憶装置の他の例を示す回路図である。
【図１４】図１３の半導体記憶装置におけるデータ”
１”の読み出し動作を説明するための各信号波形を示す
図である。
１”の読み出し動作を説明するための各信号波形を示す
図である。
６…メモリアレイ 60,61 …メモリブロック 600〜617…サブアレイ 600A,600B〜617A,617B;600C〜617C;60A,60B,61A,61B…
ダミービット線部 Ａ…カレントミラーアンプ（読出用増幅回路） Ａ' …トライステートインバータ（再書込用増幅回路） Ｂ…制御回路 Ｓ…センスアンプ ＲＲ…リアルビット線部 Ｄ１，Ｄ２…ダミービット線部 CLR …読み出し用コラム選択信号 CLW …書き込み用コラム選択信号 DBX,DBZ …データ信号線 GBLZ,(GBLX) …リアルビット線部のグローバルビット線 LBLZ0,LBLZ1 …リアルビット線部のローカルビット線 DGBLZ …ダミービット線部のグローバルビット線 DLBLZ0,DLBLZ1 …ダミービット線部のローカルビット線 MC…メモリセル TG0,TG1 …トランスファゲート ＶR …プリチャージ用基準電圧 ＶR ' …センス用基準電圧 φ1 …カレントミラーアンプの活性化信号 /φ2 …再書き込み用インバータの活性化信号 φB …ビット線リセット信号 φX0, φX1…ローカルビット線選択信号
ダミービット線部 Ａ…カレントミラーアンプ（読出用増幅回路） Ａ' …トライステートインバータ（再書込用増幅回路） Ｂ…制御回路 Ｓ…センスアンプ ＲＲ…リアルビット線部 Ｄ１，Ｄ２…ダミービット線部 CLR …読み出し用コラム選択信号 CLW …書き込み用コラム選択信号 DBX,DBZ …データ信号線 GBLZ,(GBLX) …リアルビット線部のグローバルビット線 LBLZ0,LBLZ1 …リアルビット線部のローカルビット線 DGBLZ …ダミービット線部のグローバルビット線 DLBLZ0,DLBLZ1 …ダミービット線部のローカルビット線 MC…メモリセル TG0,TG1 …トランスファゲート ＶR …プリチャージ用基準電圧 ＶR ' …センス用基準電圧 φ1 …カレントミラーアンプの活性化信号 /φ2 …再書き込み用インバータの活性化信号 φB …ビット線リセット信号 φX0, φX1…ローカルビット線選択信号
Claims (13)
- 【請求項１】 ローカルビット線（LBLZ0, LBLZ1）およ
びグローバルビット線（GBLZ）を有する階層化ビット線
方式の半導体記憶装置であって、 前記グローバルビット線（GBLZ）とセンス用基準電位
（ＶR ')との間で差動増幅する読出用増幅回路（Ａ）
と、 スタンバイ中はプリチャージ用基準電位（ＶR ）にチャ
ージアップされ、且つ、アクティブ中はフローティング
になっているダミーのビット線(DGBLZ) を備え、前記セ
ンス用基準電位（ＶR ')をダミービット線部（Ｄ１，Ｄ
２）を介して供給するようにしたことを特徴とする半導
体記憶装置。 - 【請求項２】 前記半導体記憶装置は、さらに、前記読
出用増幅回路（Ａ）の出力信号（GBLX）を反転して前記
グローバルビット線（GBLZ）に供給する再書込用増幅回
路（Ａ')を具備することを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】 前記読出用増幅回路（Ａ）はカレントミ
ラーアンプであり、前記再書込用増幅回路（Ａ')はトラ
イステートインバータであることを特徴とする請求項２
記載の半導体記憶装置。 - 【請求項４】 前記読出用増幅回路（Ａ）はカレントミ
ラーアンプであり、前記再書込用増幅回路（Ａ')はラッ
チ回路を備えていることを特徴とする請求項２記載の半
導体記憶装置。 - 【請求項５】 前記ラッチ回路の出力は、所定の活性化
信号（φ2)により制御されるトランスファーゲートを介
して前記グローバルビット線（GBLZ）に接続されている
ことを特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】 前記ダミービット線部は、各メモリブロ
ックの両側にそれぞれ設けられていることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項７】 前記ダミービット線部は、メモリブロッ
クを構成する複数のサブアレイに対して当該サブアレイ
の一側にそれぞれ設けられていることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項８】 前記ダミービット線部は、メモリブロッ
クを構成する複数のサブアレイに対して当該サブアレイ
の両側にそれぞれ設けられていることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項９】 前記半導体記憶装置は、前記グローバル
ビット線（GBLZ）の電位を増幅するセンスアンプ（Ｓ）
を具備することを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項１０】 前記ダミービット線部では、再書き込
み用のアンプを無くすように構成したことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項１１】 前記ダミービット線部では、再書き込
み用のアンプの配線処理を行わないようにしたことを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項１２】 前記ローカルビット線（LBLZ0, LBLZ
1）と前記グローバルビット線（GBLZ）の接続点となる
トランスファゲート（TG0, TG1）を該ローカルビット線
（LBLZ0, LBLZ1）の中央付近に設けるようにしたことを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項１３】 前記ローカルビット線（LBLZ0, LBLZ
1）をリアルビット線部（ＲＲ）の単一のグローバルビ
ット線（GBLZ）に接続し、該グローバルビット線（GBL
Z）の電位を前記ダミービット線部（Ｄ１，Ｄ２）を介
して供給されるセンス用基準電位（ＶR ')との間で差動
増幅するようにしたことを特徴とする請求項１記載の半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02803096A JP4179402B2 (ja) | 1996-02-15 | 1996-02-15 | 半導体記憶装置 |
| US08/668,332 US5701269A (en) | 1994-11-28 | 1996-06-25 | Semiconductor memory with hierarchical bit lines |
| US08/893,072 US5828594A (en) | 1994-11-28 | 1997-07-15 | Semiconductor memory with hierarchical bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02803096A JP4179402B2 (ja) | 1996-02-15 | 1996-02-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223390A true JPH09223390A (ja) | 1997-08-26 |
| JP4179402B2 JP4179402B2 (ja) | 2008-11-12 |
Family
ID=12237354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02803096A Expired - Lifetime JP4179402B2 (ja) | 1994-11-28 | 1996-02-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4179402B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11317507A (ja) * | 1997-12-18 | 1999-11-16 | Siemens Ag | 半導体メモリ |
| KR100572839B1 (ko) * | 1998-07-09 | 2006-04-24 | 후지쯔 가부시끼가이샤 | 한 쌍의 상보 신호선 상의 불필요하게 된 전하를 이용하는 반도체 장치 |
| JP2006127665A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| KR100575044B1 (ko) * | 1997-09-30 | 2006-10-25 | 지멘스 악티엔게젤샤프트 | 로컬비트라인이균일하지않은계층적비트라인구조를가진반도체메모리 |
| KR100690994B1 (ko) * | 2000-08-24 | 2007-03-08 | 주식회사 하이닉스반도체 | 반도체 메모리의 프리차지 제어회로 |
| JP2008146734A (ja) * | 2006-12-08 | 2008-06-26 | Toshiba Corp | 半導体記憶装置 |
-
1996
- 1996-02-15 JP JP02803096A patent/JP4179402B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575044B1 (ko) * | 1997-09-30 | 2006-10-25 | 지멘스 악티엔게젤샤프트 | 로컬비트라인이균일하지않은계층적비트라인구조를가진반도체메모리 |
| JPH11317507A (ja) * | 1997-12-18 | 1999-11-16 | Siemens Ag | 半導体メモリ |
| KR100572839B1 (ko) * | 1998-07-09 | 2006-04-24 | 후지쯔 가부시끼가이샤 | 한 쌍의 상보 신호선 상의 불필요하게 된 전하를 이용하는 반도체 장치 |
| KR100690994B1 (ko) * | 2000-08-24 | 2007-03-08 | 주식회사 하이닉스반도체 | 반도체 메모리의 프리차지 제어회로 |
| JP2006127665A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| US7411850B2 (en) | 2004-10-29 | 2008-08-12 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| JP2008146734A (ja) * | 2006-12-08 | 2008-06-26 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4179402B2 (ja) | 2008-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5325336A (en) | Semiconductor memory device having power line arranged in a meshed shape | |
| US7619935B2 (en) | Memory device with separate read and write gate voltage controls | |
| US5701269A (en) | Semiconductor memory with hierarchical bit lines | |
| US6240039B1 (en) | Semiconductor memory device and driving signal generator therefor | |
| JPH01138687A (ja) | 半導体記憶装置 | |
| KR0166420B1 (ko) | 계층적 비트 라인을 갖는 반도체 메모리 | |
| KR100718898B1 (ko) | 반도체 기억 장치 및 그 정보 독출 방법 | |
| JP4118364B2 (ja) | 半導体記憶装置 | |
| US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
| JP2006324007A (ja) | Ｄｒａｍアレイ用ビット線プリチャージ手法 | |
| US5768201A (en) | Bit line sense amplifier array for semiconductor memory device | |
| US6304494B1 (en) | Semiconductor device with decreased power consumption | |
| US5703829A (en) | Synchronous type semiconductor memory device which can be adapted to high frequency system clock signal | |
| US4833653A (en) | Dynamic random access memory having selectively activated subarrays | |
| JP2003022671A (ja) | 半導体メモリ | |
| JPH09223390A (ja) | 半導体記憶装置 | |
| JP2980368B2 (ja) | ダイナミック型半導体記憶装置 | |
| US7764556B2 (en) | Semiconductor storage device including counter noise generator and method of controlling the same | |
| JPH08195100A (ja) | 半導体記憶装置の動作テスト方法および半導体記憶装置 | |
| US20100008129A1 (en) | Semiconductor memory device and method of controlling the same | |
| US5189639A (en) | Semiconductor memory device having bit lines capable of partial operation | |
| US6643201B2 (en) | Memory device having read charge control, write charge control and floating or precharge circuits | |
| US6188601B1 (en) | Ferroelectric memory device having single bit line coupled to at least one memory cell | |
| US20070070785A1 (en) | Semiconductor memory device | |
| KR100620654B1 (ko) | 계층적 비트 라인 구조를 갖는 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040319 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051027 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060104 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060110 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080623 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080819 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
| EXPY | Cancellation because of completion of term |