TWI357082B - Semiconductor memory device and method for stably - Google Patents

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Description

1357082 . 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶體裝置；且更特定言之， • 係關於一種具有一位元線超驅動方案之半導體記憶體裝置 、 及一種用於向其位元線感應放大器穩定供應驅動電壓之方 法0 【先前技術】 隨者半導體記憶體之大小的減小，内部電壓之位準亦變 知更低。大多數半導體記憶體包括一内部電壓產生器，其 產生用於半導體記憶體之内部操作之各種内部電壓。在各 種内部電壓之間，使用位元線感應放大器（本文中稱作 BLSA)之半導體記憶體裝置（諸如動態隨機存取記憶體 (DRAM))使用於感應單元資料之核心電壓。 在一列位址選擇之一字線經啓動後，儲存於連接至所選 字線之複數個記憶體單元中的資料傳輸至每一對應位元 線。接著，每一BLSA感應並放大位元線對之每一之間的電 壓差。為執行上述操作，因為數百萬個BLSA同時操作，所 以消耗大量電流。同時，難以在短時間内使用具有低電壓 位準之核心電壓VCORE操作大量BLSA。 為解決上述問題，使用超驅動方法來驅動用於致能blsa 之電源線’該方法在BLSA之初始操作中使用高於核心電壓 VCORE之-預定電壓。在記憶體單元及位元線共用一電荷 後’立即執行初始操作。此處，根據超驅動方法之預定電 壓通常為一電源電壓Vdd。 107827.doc 1357082 圖1為展示DRAM核心之部分電路之方塊圖。 如上所述，BLSA經提供以放大負載於位元線上之資料。 因此，一個BLSA提供給每一位元線對。當複數個記憶體單 元以陣列形式排列時，複數個BLS A以陣列形式排列。 如圖1所示，BLSA陣列1〇具備耦接於上拉電源線RT0與 下拉電源線SB之間的複數個BLSA。複數個BLSA共用上拉 電源線RTO及下拉電源線SB。此外，BLSA驅動器15提供於 B L S A陣列10之一側處。B L S A陣列10及B L S A驅動器15亦以 一陣列形式排列。 圖2為描述DRAM核心之部分電路之示意性電路圖。 如圖示，BLSA通常係使用耦接於位元線對BL及/BL與上 拉電源線RTO之間的兩個P型金氧半導體（PMOS)電晶體及 耦接於位元線對BL及/BL與下拉電源線SB之間的兩個N型 金氧半導體（NMOS)電晶體而實施。此外，具有一個NMOS 電晶體及一個電容器之記憶體單元置放於位元線BL與字線 WL間。儘管圖2中未圖示，但是位元線分離器、位元線均 衡器/預充電器及行選擇器位於BLSA與記憶體單元之間。 同時，BLSA驅動器15包括第一及第二RTO驅動PMOS電 晶體P1及P2以及一 SB驅動NMOS電晶體N1。第一 RTO驅動 PMOS電晶體P1回應於第一RTO驅動控制訊號RTOENO以向 上拉電源線RTO供應電源電壓VDD。第二RTO驅動PMOS電 晶體P2回應於第二RTO驅動控制訊號rt〇eN1以向上拉電 源線RTO供應核心電壓VCORE。SB驅動NMOS電晶體N1回 應於SB驅動控制訊號SBEN以向下拉電源線SB供應接地電 107827.doc 1357082 壓 VSS。 此外，BLSA 15包括三個NMOS電晶體，當該BLSA未經 操作時，該等電晶體回應於位元線均衡訊號BLEQ而將上拉 及下拉電源線RTO及SB均衡或預充電至一預充電電壓 VBLP。 此處，第一及第二RTO驅動控制訊號RTOENO及RTOEN1 為低活動性訊號。然而，若第一及第二RTO驅動控制訊號 RTOENO及RTOEN1可亦為高活動性訊號，貝丨J第一及第二 RTO驅動PMOS電晶體P1及P2可經替代為NMOS電晶體。 圖3為說明圖2所示之DRAM核心之操作的波形。 如圖示，BLSA驅動器15之驅動電晶體PI、P2及N1關閉， 且回應於經啓動之位元線均衡訊號BLEQ，上拉及下拉電源 線RTO及SB以預充電電壓VBLP預充電，直至輸入一活動命 令ACT為止。 在於時序t0輸入活動命令ACT及一預定時間過去後，字線 WL經啓動且位元線均衡訊號BLEQ在時序tl變成邏輯位準 "L”。在此時間，預充電電壓VBLP並未供應給上拉及下拉 電源線RTO及SB。當字線WL經啓動後，儲存於記憶體單元 中的資料經由一電荷共用搡作而負載至位元線對BL及 /BL。在一預定時間後，意即在時序t2時，第一 RTO驅動控 制訊號RTOENO經啓動為邏輯位準"L"且SB驅動控制訊號 SBEN經啓動為邏輯位準丨Ή"。接著，上拉電源線RTO藉由 第一 RTO驅動PMOS電晶體P1而被供以電源電壓VDD;下拉 電源線SB藉由SB驅動NMOS電晶體N1而被供以接地電壓 107827.doc 1357082 VSS。 在一預定超驅動時間過去後，在一時序t3時，第一 RTO 驅動控制訊號RTOENO作為邏輯位準"Η"不啓動且第二RT0 驅動控制訊號RT0EN1經啓動為邏輯位準"L"。接著，上拉 電源線RT0藉由第二RTO驅動控制驅動PMOS電晶體Ρ2而 被供以核心電壓VCORE。 同時，在時序t3後，行選擇器經啓動，藉此將由BLSA放 大之資料轉移至一資料匯流排並將經放大之資料儲存至記 憶體單元中。儘管圖3中未展示，但在輸入一預充電命令 後，位元線對BL及/BL、上拉電源線RTO及下拉電源線SB 經預充電至預充電電壓VBLP。 在用於BLS A之上述驅動方法中，超驅動週期（意即時序t2 至時序t3)係由一延遲邏輯區塊確定。因此，強制在一預定 之固定時間_執行超驅動操作。 圖4為描述用於一習知半導體記憶體裝置中之一 RTO驅 動控制訊號產生區塊之方塊圖。 如圖示，RT Ο驅動控制訊號產生區塊包括一延遲電路 40、一 RTO驅動控制訊號產生器45及一第一及一第二驅動 NMOS電晶體ΜΝ0及MN1。延遲電路40接收一 BLSA致能訊 號SAEN以輸出超驅動致能訊號OVDEN。RTO驅動控制訊號 產生器45接收BLSA致能訊號SEAN及超驅動致能訊號 OVDEN以產生第一及第二RTO驅動控制訊號RTOENO及 RTOEN1。該第一驅動NMOS電晶體ΜΝ0回應於第一 RTO驅 動控制訊號RTOENO向上拉電源線RTO供應電源電壓 107827.doc 1357082 VDD。第二驅動NMOS電晶體MN1回應於第二rt〇驅動控制 訊號RTOEN1向上拉電源線RTO供應核心電壓vc〇RE »此 處，NMOS電晶體用於驅動上拉電源線RTO，此與圖2之狀 況相反。 圖5A為說明圖4所示之RTO驅動控制訊號產生區塊之操 作的波形。 如圖示，當BLSA致能訊號SEAN經啓動為邏輯位準"η" 時，延遲電路40回應於該BLSA致能訊號SEAN產生超驅動 致能訊號OVDEN。在BLSA致能訊號SEAN經啓動之後的一 預定時間内，超驅動致能訊號OVDEN經啓動為邏輯位準 •Ή"。同樣，RTO驅動控制訊號產生器45根據BLSA致能訊 號SEAN及超驅動致能訊號OVDEN之位準產生第一及第二 驅動控制訊號RTOENO及RTOEN1。當BLSA致能訊號SEAN 及超驅動致能訊號OVDEN在邏輯位準”H"時，第一 RTO驅動 控制訊號RTOENO經啓動為邏輯位準”H”"同時，當BLSA致 能訊號SEAN為邏輯位準"H"且超驅動致能訊號OVDEN為 邏輯位準"L"時，第二RTO驅動控制訊號RTOEN1經啓動。 意即，超驅動週期係藉由超驅動致能訊號OVDEN界定。 參看圖4，延遲電路40可僅以一包括一延遲器D之脈衝產 生器實施。超驅動週期之長度由延遲電路40之延遲器D之延 遲時間確定。 圖5B及圖5C為展示根據電源電壓VDD之位準之上拉電 源線RTO及位元線BL之電壓位準的波形。 在圖5B之狀況下，低電源電壓VDD_L之位準相對地低於 107827.doc VDD位準。圖4所示之習知RTO驅動控制訊號產生區塊之延 遲器D之延遲時間係基於該低電源電壓VDD_L而確定。因 此’超驅動操作在低電源電壓VDD_L環境中適當地執行。 然而’如圖5C所示，當電源電壓之位準相對高時，超驅 動操作會過度執行；並因此位元線BL·會經過度充電。位元 線BL之過多電荷經由第二驅動NMOS電晶體MN1流回核心 電壓端子。在圖5C中，"VA"表示由過度超驅動操作導致之 位元線BL之過多電荷的量。此處，相對高於VDD之電源電 壓稱為高電源電壓VDD Η。 田過夕電荷流回核心電壓端子時，核心電壓VCORE之位 準變得不穩定。為使該核心電壓VCORE之位準穩定，額外 需要用於對過多電荷快速放電之電路。然而，結果是該電 路實質上浪費電流。此外，當BLSΑ經重複驅動時，上述問 題將進一步加深。 同時，若減小趄驅動週期以防止過度超驅動操作（例如在 低電流電壓VDD_LT ) ’則位元線BL的放大太慢。因此，很 難在習知RT〇驅動控制訊號產生區塊中適當地確定超驅動 週期。 【發明内容】 因此，本發明之一目標係提供一種半導體記憶體裝置， 其根據一電源電壓位準調整一位元線超驅動週期。 根據本發明之一態樣，提供一種用於穩定一位元線感應 放大器（下文稱為BLSA)之半導體記憶體裝置，其包括：該 BLSA，其由一感應放大器驅動電壓操作；及一控制器，其 107827.doc •10· 1357082 用於將一經反饋的感應放大器驅動電壓與一參考電壓相比 較，藉此向該BLSA輸出該感應放大器驅動電壓。根據本發 明之另一態樣，提供一種用於穩定地向一 BLSA供應一驅動 電壓之方法，其包括：將一經反饋的感應放大器驅動電壓 與一參考電壓相比較，藉此輸出一感應放大器驅動電壓； 及藉由使用該感應放大器驅動電壓操作該BLSA。 【實施方式】 下文將參看隨附圖式詳細描述根據本發明之半導體記憶 體裝置。 圖6為描述根據本發明之一較佳實施例之RTO驅動控制 訊號產生區塊的方塊圖。 如圖示，RTO驅動控制訊號產生區塊包括一盲延遲電路 (blinddelaycircuit)lOO、一感應區塊200、一 RTO驅動控制 訊號產生器300及一反饋電路400。 延遲一位元線感應放大器（下文稱為BLSA)致能訊號 SAEN之盲延遲電路100輸出一偵測致能訊號DET_EN。感應 區塊200將參考電壓VREFC與反饋電壓VFD相比較以回應 於該偵測致能訊號DET_EN而輸出一超驅動關閉訊號 OVDOFF。RTO驅動控制訊號產生器300回應於BLSA致能訊 號SAEN及超驅動關閉訊號OVDOFF而輸出第一及第二RTO 驅動控制訊號RTOENO及RTOEN1。此處，參考電壓VREFC 之位準為核心電壓VCORE之位準的一半。 RTO驅動控制訊號產生區塊進一步包括第一及第二驅動 NMOS電晶體ΜΝ0及MN1。第一驅動NMOS電晶體ΜΝ0回應 107827.doc 1357082 於第一 RTO驅動控制訊號RTOENO而向上拉電源線RTO供 應電源電壓VDD。第二驅動NMOS電晶體MN1回應於第二 RTO驅動控制訊號RTOEN1而向上拉電源線RTO供應核心 電壓VCORE。 另外，接收一負載於一上拉電源線RTO中之預定電壓（諸 如VDD或VCORE)之反饋電路400產生指示位元線BL之狀 態之反饋電壓VFD。 圖7為說明圖6所示之RTO驅動控制訊號產生區塊之操作 之波形。 如圖示，在輸入一活動命令（activecommand)ACT後，當 BLSA致能訊號SEAN經啓動為一邏輯位準·Ή"時，RTO驅動 控制訊號300啓動第一RTO驅動控制訊號RTOENO為一邏輯 位準"H"。 在BLS A之初始操作時（意即，剛好在記憶體單元及位元 線共用一電荷之後），該盲延遲電路1〇〇回應於第一 RTO驅動 控制訊號RTOENO在一預定時間tD中開始一超驅動操作。意 即，在預定時間tD中未致能感應區塊200的情況下，上拉電 源線RTO被供以一電源電壓VDD。下文中，將預定時間tD 稱為盲超驅動週期tD，因為應在此週期中執行超驅動操作。 在盲超驅動週期tD中並未操作感應區塊200，藉此確保該 RTO驅動控制訊號產生區塊之穩定操作。意即，若一開始 就操作感應區塊，則有可能不會執行超驅動操作。盲超驅 動週期tD之長度可根據感應區塊200及反饋電路400來調 整。 107827.doc -12- 1357082 在盲超驅動週期tD後，偵測致能訊號〇ΕΤ_ΕΝ經啓動為一 邏輯位準"H"。接著’感應區塊2〇〇開始回應於偵測訊號 DET_EN而比較參考電壓VREFC與反饋電壓VFD。若反饋電 壓VFD之位準低於參考電壓VREFC之位準，則該超驅動關 閉訊號OVDOFF之位準變為邏輯位準"l"。反之，當反饋電 壓VFD之位準高於參考電壓之位準時，該超驅動關閉訊號 OVDOFF變為邏輯位準·Ή"。 RTO驅動控制訊號產生器300回應於具有邏輯位準"Η"之 超驅動關閉訊號OVDOFF而使得第一 RTO驅動控制訊號 RTOENO作為邏輯位準"L"不啓動，且因此啓動該第二RTO 驅動控制訊號RTOEN1為邏輯位準"H"。因此，上拉電源線 RTO被供以核心電壓VCORE。 接著，當BLSA致能訊號SEAN作為一邏輯位準"L"不啓動 時，核心電壓VCORE將不供應於上拉電源線RTO »上拉電 源線RTO係以一預充電電壓VBLP得以預充電。 同時，一超驅動週期係基於感應區塊200之操作而確定且 因此可為可調整的。一可變超驅動週期tV對應於一自啓動 偵測致能訊號之時序至啓動BLSA致能訊號SEAN之時序的 週期。因此，超驅動週期之總長度為（tD + tV)。圖7中所示 之（a)、（b)、及（c)週期之每一者分別回應於該超驅動關閉訊 號OVDOFF及該第一及該第二RTO驅動控制訊號RTOENO及 RTOEN1而可變。 圖8為描繪圖6所示之盲延遲電路1〇〇之示意性電路圖。 如圖示，盲延遲電路1〇〇包括一延遲器110、一第一反及 107827.doc •13- 1357082 (NAND)閘NANDI及一第一反相器INV1。延遲器110使 BLSA致能訊號SEAN延遲一預定時間。第一 NAND閘 NAND1接收BLSA致能訊號SEAN及自延遲器110輸出的一 經延遲之BLSA致能訊號。第一反相器INV1接收來自第一 NAND閘NAND1之輸出以輸出偵測致能訊號DET_EN。 此處，盲廷遲電路100係以一脈衝產生器而實施。如上所 述，盲延遲電路100輸出確定可變超驅動週期tV之偵測致能 訊號 DET_EN 〇 圖9為描繪圖6所示之感應區塊200之示意性電路圖。 如圖示，感應區塊200係以一接收參考VREFC及反饋電壓 VFD之差動放大器而實施。圖9所示之差動放大器為一包括 一偏壓電晶體之NMOS型差動放大器。該偏壓電晶體連接至 一接地電壓VSS並由偵測致能訊號DET_EN控制。 如上所述，回應於偵測訊號DET_EN而致能感應區塊 2〇〇。若反饋電壓VFD之位準低於參考電壓VREFC之位準’ 則感應區塊200輸出具有邏輯位準"L"之超驅動關閉訊號 OVDOFF。反之，當反饋電壓VFD之位準高於參考電壓之位 準時，感應區塊200輸出具有邏輯位準"H"之超驅動關閉訊 號OVDOFF。 圖10為描述圖6所示之RT0驅動控制訊號產生器300之示 意性電路圖。 如圖示，RT0驅動控制訊號產生器300具有五個反相器 INV2至INV6、兩個NAND閘NAND2及NAND3及兩個緩衝器 310 A 及 310 B。 I07827.doc -14- 1357082 緩衝器310_八及310_8執行升壓操作及普通緩衝操作，藉 此改良上拉電源線RTO由第一及該第二RTO驅動控制訊號 RTOENO及RTOEN1驅動時所發生之電壓變化速率（slew rate) 〇 圖11為展示圖6所示之反饋電路400之示意性電路圖。 如圖示，反饋電路400包括一位元線模型電路420及一分 壓器440。位元線模型電路420用於將一位元線寄生元件反 映至上拉電源線RTO。分壓器440劃分位元線模型電路420 之輸出電壓，藉此輸出反饋電壓VFD。 位元線模型電路420具備一第七反相器INV7、一複本 (replica)驅動PMOS電晶體P3、一電阻器R及一電容器C。電 阻器R及電容器C形成一用於建造位元線寄生元件之模型 之RC複本。第七反相器INV7接收BLSA致能訊號SAEN。複 本驅動PMOS電晶體P3回應於第七反相器INV7之輸出並藉 由包括負載於上拉電源線RTO中之電壓而驅動RC複本。 分壓器440包括第一及第二電阻器R1及R2，R1與R2在一 位元線節點BL_node及接地電壓VSS間彼此串聯連接。如圖 11所示，第一及第二電阻器R1及R2可藉由分別使用二極體 連接的NMOS電晶體而實施。當第一及第二電阻器R1及R2 之電阻均等時，反饋電壓VFD之位準變為負載於位元線節 點BL_node中之電壓的一半。亦可能將反饋電壓VFD設置為 第一及第二電阻器R1及R2之經調整電阻比率所需之一預 定位準。 位元線模型電路420輸出負載於上拉電源線RTO上之電 107827.doc -15- 1357082 壓穿過複本驅動PMOS電晶體P3及RC複本後的電壓，藉此 準確地反映位元線BL之狀態。位元線BL之狀態受BLSA之 上拉驅動電容與位元線寄生元件兩者的影響。BLSA之上拉 驅動電容之模型由複本驅動PMOS電晶體P3建造；且位元線 寄生元件之模型由RC複本建造。因為在一位元線BL中之位 元線寄生元件可根據與上拉電源線RTO之距離而變化’所 以RC複本之模型可藉由適當地選擇電阻器R及電容器C而 建造。 同時’因為感應區塊200接收具有VCORE/2之參考電壓’ 所以分壓器440將負載於位元線節點BL_node中之電壓劃分 成兩半。若未使用分壓器440，意即反饋電路400輸出負載 於位元線節點BL_node中之電壓，則感應區塊200接收核心 電壓VCORE以作為參考電壓VREFC。 圖12為說明圖6所示之RTO驅動控制訊號產生區塊之操 作的波形。 如圖示，當BLSA致能訊號SAEN經啓動為邏輯位準"H" 時，第一 RTO驅動控制訊號RTOENO經啓動為邏輯位準 ，Ή”。回應於第一RTO驅動控制訊號RTOENO而在盲超驅動 週期tD中執行超驅動操作。由於在超驅動週期tD中執行超 驅動操作，上拉電源線RTO之位準增加至一預定位準。 同時，在盲超驅動週期tD結束的時序中，偵測訊號 DET_EN經啓動為邏輯位準”H'，，且因此，該感應區塊200 操作，藉此開始一可變超驅動操作。此處，在可變超驅動 操作週期tv中執行可變超驅動操作。此外，由感應區塊2 〇 〇 107827.doc -16· 1357082 及反饋電路400引起之一定量的延遲可在盲超驅動週期tD 結束的時序與偵測訊號DET_EN被啓動的時序之間。 通常，超過盲超驅動週期tD的時序時，位元線BL之電壓 位準低於核心電壓VCORE之位準。同樣，反饋電壓VFD之 位準低於參考電壓之位準。因此繼續執行超驅動操作。接 著，上拉電源線RTO該位元線BL之電壓位準保持增長，且 最終反饋電壓VFD之位準變得高於參考電壓VREFC之位 準。因此，超驅動關閉訊號OVDOFF變為邏輯位準"H"。 圖12之狀況（b)及（c)展示說明根據電源電壓之位準之上 拉電源線RTO及位元線BL之電壓位準之波形。 將圖12之（b)與（c)相比較，上拉電源線RTO之電壓位準在 一低電源電壓VDD_L下緩慢增加。因此，對於位元線BL之 電壓位準會消耗相對多的時間增加至核心電壓VC ORE之電 壓位準。同時，增加上拉電源線RTO之電壓位準至核心電 源VCORE之位準消耗相對少的時間。 因此，本發明之RTO驅動控制訊號產生區塊提供根據電 源電壓VDD之位準調整的超驅動操作週期。自感應區塊200 輸出之超驅動關閉訊號OVDOFF決定可變超驅動週期tV。 在上述實施例中，NMOS電晶體ΜΝ0及MN1用於驅動上拉 電源線RTO。然而，可使用其它種類之電晶體來替代NMOS 電晶體ΜΝ0及MN1。另外，邏輯閘及電晶體之種類及位準 應根據輸入訊號加以改變。 此外，在上述實施例中，用於分別向上拉電源線RTO供 應電源電壓VDD及核心電壓VCORE之超驅動器ΜΝ0及普通 107827.doc 17 1357082 驅動器MN1耦接至上拉電源線RTO。然而，在另一實施例 中，超驅動器僅控制核心電壓VCORE端子，藉此間接控制 上拉電源線RTO。 此外，本發明可能使用其它電壓替代用於超驅動操作之 電源電壓VDD及用於普通驅動操作之核心電壓Vc〇RE，因 為半導體記憶體裝置之内部所使用的所有種類之電壓均源 自電源電壓VDD。 如上述，本發明之RTO驅動控制訊號產生區塊接收指示 位元線BL之狀態之反饋電壓VREFC，藉此確定超驅動週期 之長度。因此，本發明根據電源電壓VDD之位準適當地執 行超驅動操作^ 意即’在低電源電壓VDD_L2狀況下，本發明提供相對 長的可控制超驅動週期tV ’藉此充分增加位元線BL之電壓 位準。同時’與低電源電壓VDD_L之可變超驅動週期…相 比’高電源電壓VDD_H之可變超驅動週期tV相對較短。因 此可防止位元線BL被過度充電及位元線之過多電荷流回核 心電壓VCORE之端子。 本申請案包含與2005年4月30曰在韓國專利局申請之韓 國專利申請案第2005-36593號相關之主題，該申請案之内 容以引用方式併入本文。 雖然已關於特定實施例描述了本發明，但是熟悉此項技 術者可顯而易見：在不偏離如以下申請專利範所圍界定之 本發明之精神及範疇的情況下，可進行各種改變及修改。 【圖式簡單說明】 107827.doc -18- 1357082 圖1為展示DRAM核心之部分電路的方塊圖； 圖2為描述該DRAM核心之部分電路之示意性電路圖； 圖3為§兑明圖2所示之該DRAM核心之操作的波形； 圖4為描述根據習知技術之rT〇驅動控制訊號產生區塊 之方塊圖； 圖5A為說明圖4所示之該RTO驅動控制訊號產生區塊之 操作的波形； 圖5B及圖5C為展示根據電源電壓VDD之位準之上拉電 源線及位元線之電壓之位準的波形； 圖6為描述根據本發明之一較佳實施例之一 RTO驅動控 制訊號產生區塊的方塊圖； 圖7為說明圖6所示之RTO驅動控制訊號產生區塊之操作 的波形； 圖8為描繪圖6所示之盲延遲電路之示意性電路圖； 圖9為描繪圖6所示之感應區塊之示意性電路圖； 圖10為描述圖6所示之RTO驅動控制訊號產生器之示意 性電路圖； 圖il為展示圖6所示之反饋電路之示意性電路圖； 圖12為說明圖6所示之該RTO驅動控制訊號產生區塊之 操作的波形。 【主要元件符號說明】 10 BLSA陣列 15 BLSA驅動器 40 延遲電路 107827.doc 19 1357082 45 RTO驅動控制訊號產生器 100 盲延遲電路 110 延遲器 200 感應區塊 300 RTO驅動控制訊號產生器 310_A 緩衝器 310_B 缓衝器 400 反饋電路 420 位元線模型電路 440 分壓器 107827.doc -20-

Claims (1)

  1. 1357082 第094147407號專利申請案 中文申請專利範圍替換本(98年4月） 十、申請專利範圍： 1. 一種具有一位元線感應放大器（BLSA)之半導體記憶體裝 置，其包含： 一盲延遲器，其用於使一 BLS A致能訊號延遲一預定時 間，藉此輸出一偵測訊號； 一感應單元，其用於回應於該偵測訊號，而比較該參 考電壓與一經反饋之感應放大器驅動電壓，藉此輸出一 ^ 超驅動關閉訊號； 一驅動控制訊號產生單元，其用於回應於該BLS A致能 訊號及該超驅動關閉訊號，而產生一第一及一第二驅動 控制訊號； 一驅動電路’其用於回應於該第一及該第二驅動控制 ' 訊號而驅動一 BLSA上拉電源線；及 一反饋電路，其接收該BLS A上拉電源線之一電壓，藉 此產生該經反饋之感應放大器驅動電壓。 φ 2·如請求項1之半導體記憶體裝置，其中該BLSA上拉電源 線係由回應於該第一及該第二驅動控制訊號選擇一普通 驅動電壓與一超驅動電壓中之一者所驅動。 3. 如請求項2之半導體記憶體裝置，其中該驅動電路包括： 一第一驅動器，其用於回應於該第一驅動控制訊號， 而以該超驅動電壓驅動該BLSA上拉電源線；及 一第二驅動器，其用於回應於該第二驅動控制訊號， 而驅動該BLSA上拉電源線至該普通驅動電壓。 4. 如請求項3之半導體記憶體裝置，其中該普通驅動電壓為 107827-980428.doc 1357082 一核心電壓；且該超驅動電壓為一電源電壓。 5. 如請求項4之半導體記憶體裝置，其中該第—驅動器為— 第一 NMOS電晶體’該第一 NMOS電晶體連接於該電源電 壓與該BLSA上拉電源線之間，且經由其一閘極接收該第 一驅動控制訊號。 6. 如請求項5之半導體記憶體裝置，其中該第二驅動器為— 第二NMOS電晶體，該第二NMOS電晶體連接於該核心電 壓與該BLSA上拉電源線之間，且經由其一閘極接收該第 二驅動控制訊號。 7. 如請求項4之半導體記憶體裝置，其中該感應器包括—接 收該參考電壓及該經反饋的感應放大器驅動電壓之差動 放大益’該差動放大益回應於該貞測訊號而得以致能。 8. 如請求項7之半導體記憶體裝置，其中該反饋電路包括一 位元線模型電路，該位元線模型電路用於將一位元線寄 .生元件反映至該BLSA上拉電源線之該電壓。 • 9.如請求項8之半導體記憶體裝置，其中該參考電壓為該核 心電壓。 10. 如請求項9之半導體記憶體裝置，其中該位元線模型電路 包括： 一 RC複本’其以一電阻器及一電容器形成，該rC複本 用於建造該位元線寄生元件之模型； 一 MOS電晶體，其用於回應於該BLSA致能訊號，而藉 由該BLSA上拉電源線之該電壓驅動該rc複本。 11. 如請求項8之半導體記憶體裝置，其中該反饋電路進一步 107827-980428.doc -2- 1357082 包括-分壓器，該分壓器用於劃分該位元線模型電路之 一輪出電壓，藉此輸出該反饋電壓。 12.如請求項π之半導體記憶體裝置，其中該參考電壓之一 位準為該核心電壓之一位準的一半。 如哨求項12之半導體記憶體裝置，其中該分壓器具備彼 此串聯連接之-第-及-第二電阻器，肖第一及該第二 電阻器具有相同之電阻並且分別以MOS電晶體實現。 14·如請.求項4之半導體記憶體裝置，其中該盲延遲器包括： 一延遲器，其接收該BLSA致能訊號； 一NAND閘，其接收該延遲器之一輸出及BLSA致能訊 號；及 一反相器，其接收該NAND閘之一輸出。 15.如請求項4之半導體記憶體裝置，其中該驅動控制訊號產 生器包括： 一第一 AND閘，其用於使該BLSA致能訊號與該超驅動 關閉訊號進行邏輯乘；及 一第二AND閘，其用於使該BLSA致能訊號與該第一 AND閘之一輸出進行邏輯乘。 1 6.如請求項4之半導體記憶體裝置，其中該驅動控制訊號產 生器包括： 一第一反相器，其接收該BLSA致能訊號； 一第二反相器，其接收一來自該第一反相器之輸出； 一第三反相器，其接收該超驅動關閉訊號； 一第一 NAND閘，其接收該第三反相器之一輸出及 107827-980428.doc 1357082 BLSA致能訊號； 一第二NAND閘，其接收該第一NAND閘及第二反相器 之一輸出； 一第四反相器，其接收該第二NAND閘之一輸出； 一第五反相器，其接收該第一NAND閘之一輸出； 一第一緩衝器，其緩衝該第四反相器之一輸出，藉此 輸出該第二驅動控制訊號；及 一第二緩衝器，其缓衝該第五反相器之一輸出，藉此 輸出該第一驅動控制訊號》 17. —種穩定供應一驅動電壓給位元線感應放大器（下文稱為 BLSA)的方法，其包含： 使一 BLSA致能訊號延遲一預定固定時序，藉此輸出一 偵測訊號； 回應於該偵測訊號而將一經反饋之感應放大器驅動電 壓與一參考電壓比較，藉此輸出一超驅動關閉訊號； .分別回應於該BLSA致能訊號及該超驅動關閉訊號，而 產生一第一及一第二驅動控制訊號； 回應於該第一及該第二驅動控制訊號，而驅動一 BLSA 上拉電源線； 藉由驅動該BLSA上拉電源線操作該BLSA ;及 接收該BLSA上拉電源線之一電壓以產生該反饋感應 放大器驅動電壓β 18. 如請求項17之方法，其中該blSA上拉電源線係由該第一 及該第二驅動控制訊號選擇的一普通驅動電壓與一超驅 107827-980428.doc 1357082 動電壓中之一者所驅動。
    107827-980428.doc
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