KR102070626B1 - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는 복수의 비트 라인과 복수의 워드 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀에 저장되는 데이터들의 특성에 따른 적어도 둘 이상의 서브 셀 어레이를 포함하는 메모리 셀 어레이; 및 상기 적어도 둘 이상의 서브 셀 어레이에 대응하는 적어도 둘 이상의 주변 회로를 포함하며, 상기 적어도 둘 이상의 서브 셀 어레이 각각에 포함된 메모리 셀들은, 상기 적어도 둘 이상의 주변 회로의 제어에 의해 서로 다른 동작 특성을 갖는다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE, AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 다른 동작 특성을 갖는 반도체 메모리 셀 어레이를 제공할 수 있는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치를 포함하는 메모리 시스템의 발달로, 하나의 메모리 시스템에 포함되는 반도체 메모리 장치의 수는 점점 증가하는 추세에 있다.
이때, 메모리 시스템에 구비되는 반도체 메모리 장치에 따라 요구되는 특정 성능에 대한 향상 방법에는 차이가 있으며, 이는 시스템의 성능에 큰 영향을 미치게 된다. 즉, 각 반도체 메모리 장치에 구비된 반도체 메모리 셀 어레이의 동작 특성을 개선하여 시스템 전체의 성능을 향상시킬 수 있는 방안이 필요하다.
본 발명이 이루고자 하는 기술적인 과제는 다른 동작 특성을 갖는 반도체 메모리 셀 어레이를 제공할 수 있는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 비트 라인과 복수의 워드 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀에 저장되는 데이터들의 특성에 따른 적어도 둘 이상의 서브 셀 어레이를 포함하는 메모리 셀 어레이; 및 상기 적어도 둘 이상의 서브 셀 어레이에 대응하는 적어도 둘 이상의 주변 회로를 포함하며, 상기 적어도 둘 이상의 서브 셀 어레이 각각에 포함된 메모리 셀들은, 상기 적어도 둘 이상의 주변 회로의 제어에 의해 서로 다른 동작 특성을 갖는다.
상기 데이터의 특성은, 외부로부터 입력되는 데이터의 중요도, 데이터의 신뢰성 또는 데이터의 형태이다.
상기 메모리 셀 어레이는, 제1 특성을 갖는 데이터들을 저장하는 메모리 셀들을 포함하는 제1 서브 셀 어레이; 및 상기 제1 특성과는 다른 제2 특성을 갖는 데이터들을 저장하는 메모리 셀들을 포함하는 제2 서브 셀 어레이를 포함한다.
상기 반도체 메모리 장치는, 상기 복수의 메모리 셀의 데이터를 감지 증폭하고 상기 복수의 메모리 셀로 데이터를 저장하고, 상기 적어도 둘 이상의 서브 셀 어레이 각각에 대응하는 적어도 둘 이상의 센스 앰프를 더 포함하며, 상기 적어도 둘 이상의 센스 앰프는, 상기 제1 서브 셀 어레이에 대응하는 제1 센스 앰프 및 상기 제2 서브 셀 어레이에 대응하는 제2 센스 앰프를 포함한다.
상기 적어도 둘 이상의 센스 앰프 각각은, 비트라인 센스 앰프, 오프셋 제거 비트라인 센스 앰프 및 다이렉트 센스 앰프 중 어느 하나이고, 상기 제1 센스 앰프와 상기 제2 센스 앰프는 서로 다른 종류의 센스 앰프이다.
상기 적어도 둘 이상의 주변 회로 각각은, 외부로부터 인가되는 전원 전압을 수신하여 상기 적어도 둘 이상의 서브 셀 어레이와 상기 적어도 둘 이상의 센스 앰프로 인가되는 코어 전압을 발생하는 전압 발생부를 포함한다.
상기 코어 전압은, 상기 복수의 워드 라인에 인가될 워드 라인 전압, 상기 적어도 둘 이상의 센스 앰프에 인가될 센스 앰프 전압을 포함한다.
상기 적어도 둘 이상의 서브 셀 어레이 중 적어도 하나는, 노멀 데이터에 상응하는 패리티(parity) 데이터를 저장하는 메모리 셀들을 갖는 ECC(Error Correction Code) 블록을 포함한다.
상기 적어도 둘 이상의 주변 회로는, 상기 노멀 데이터에 상응하는 패리티 데이터에 기초하여 상기 노멀 데이터에 대한 ECC를 수행하는 ECC 엔진을 포함하며, 상기 ECC 엔진은, 해밍 코드(Hamming code), BCH(Bose-Chaudhuri-Hocquenghen) 코드 및 RS(Reed-Solomon) 코드 중 어느 하나를 사용하여 상기 노멀 데이터에 대한 상기 ECC를 수행한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 비트 라인과 복수의 워드 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀을 포함하는 반도체 메모리 장치; 및 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며, 상기 반도체 메모리 장치는, 상기 복수의 메모리 셀에 저장되는 데이터들의 특성에 따른 적어도 둘 이상의 서브 셀 어레이를 포함하는 메모리 셀 어레이; 및 상기 적어도 둘 이상의 서브 셀 어레이에 대응하는 적어도 둘 이상의 주변 회로를 포함하며, 상기 메모리 컨트롤러는 외부로부터 입력되는 상기 데이터들의 특성에 기초하여 상기 데이터들을 상기 적어도 둘 이상의 서브 셀 어레이로 저장하며, 상기 적어도 둘 이상의 서브 셀 어레이 각각에 포함된 메모리 셀들은, 상기 적어도 둘 이상의 주변 회로의 제어에 의해 서로 다른 동작 특성을 갖는다.
상기 반도체 메모리 장치는, 상기 복수의 메모리 셀의 데이터를 감지 증폭하고 상기 복수의 메모리 셀로 데이터를 저장하고, 상기 적어도 둘 이상의 서브 셀 어레이 각각에 대응하는 적어도 둘 이상의 센스 앰프를 더 포함한다.
상기 적어도 둘 이상의 주변 회로 각각은, 상기 외부로부터 인가되는 전원 전압을 수신하여 상기 적어도 둘 이상의 서브 셀 어레이와 상기 적어도 둘 이상의 센스 앰프로 인가되는 코어 전압을 발생하는 전압 발생부를 포함한다.
상기 적어도 둘 이상의 서브 셀 어레이 중 적어도 하나는, 노멀 데이터에 상응하는 패리티(parity) 데이터를 저장하는 메모리 셀들을 갖는 ECC(Error Correction Code) 블록을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 반도체 메모리 셀 어레이가 다른 동작 특성을 갖도록 함으로써, 시스템의 성능을 향상시킬 수 있으며 전력 소모를 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 개략적인 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 도 3에 도시된 반도체 메모리 장치의 실시예를 나타내는 블록도이다.
도 5는 도 3에 도시된 반도체 메모리 장치의 다른 실시예를 나타내는 블록도이다.
도 6은 도 4에 도시된 비트라인 센스앰프의 일 실시예를 나타내는 회로도이다.
도 7은 도 4에 도시된 오프셋 제거 비트라인 센스앰프의 일 실시예를 나타내는 회로도이다.
도 8은 도 5에 도시된 다이렉트 센스앰프의 일 실시예를 나타내는 회로도이다.
도 9는 도 3에 도시된 반도체 메모리 장치의 또 다른 실시예를 나타내는 블록도이다.
도 10은 도 9에 도시된 메모리 셀 어레이 및 센스 앰프로 인가되는 전압을 설명하기 위한 회로도이다.
도 11은 도 4 내지 도 10에 도시된 센스앰프에 의해 AC 파라미터가 조절되는 방법을 설명하기 위한 타이밍도이다.
도 12는 도 4 내지 도 10에 도시된 센스앰프의 동작을 설명하기 위한 타이밍도이다.
도 13은 도 3에 도시된 반도체 메모리 장치의 또 다른 실시예를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템(1)의 개략적인 블록도이다.
본 발명의 일 실시예에 따른 전자 시스템(1)은 호스트(20) 및 메모리 시스템(30)을 포함한다. 메모리 시스템(30)은 메모리 컨트롤러(200) 및 메모리 모듈(10)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 그러나, 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(30)의 동작을 전반적으로 제어하며, 또한, 호스트(20)와 메모리 모듈(10) 간의 제반 데이터 교환을 제어한다.
메모리 모듈(10)은 반도체 메모리 장치들(100, 100', 100")을 포함할 수 있다. 본 명세서에서는 반도체 메모리 장치들(100, 100', 100")이 복수의 메모리 셀들이 로우(row) 방향과 컬럼(column) 방향으로 배열되어 있는 메모리 셀 어레이(미도시)를 포함하는 DRAM(dynamic random access memory)인 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다.
반도체 메모리 장치들(100, 100', 100")이 DRAM으로 구현될 때, 메모리 모듈(10)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered DIMM) 또는 LR(Load Reduced)-DIMM으로 구현될 수도 있다. 이를 위해, 메모리 모듈(10)은 버퍼(buffer, 미도시) 또는 레지스터(register, 미도시)를 더 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템(30)은 모바일 기기, 노트북, 데스크 톱 컴퓨터와 같은 시스템에 장착될 수 있으나, 이에 한정되지 않는다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템(30')의 개략적인 블록도이다. 본 발명에서는 메모리 컨트롤러(200)에 대응하는 하나의 반도체 메모리 장치(100)만을 예로 들어 설명한다. 도 2를 참조하면, 메모리 컨트롤러(200)는 호스트(20)의 요청에 기초하여 데이터 핀(DQ)을 통해 반도체 메모리 장치(100)로 데이터를 입력하거나 반도체 메모리 장치(100)로부터 데이터를 출력한다.
메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 액티브 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하고, 라이트(write) 동작 및 리드(read) 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하며, 리프레쉬(refresh) 동작을 위한 커맨드(CMD)와 함께 어드레스 신호(ADD)를 인가하는 동작을 연속적으로 수행할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 블록도이다. 도 3에 도시된 반도체 메모리 장치(100)는 도 1에 도시된 복수의 반도체 메모리 장치들(100, 100', 100") 중의 어느 하나를 예시적으로 나타낸다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 센스 앰프(130), 컬럼 디코더(140), 리프레쉬 제어회로(150), 커맨드 디코더(160), MRS/EMRS(Mode Register Set/Extended Mode Register Set) 회로(170), 어드레스 버퍼(180) 및 데이터 입출력 회로(190)를 구비한다.
메모리 셀 어레이(110)는 복수의 비트 라인과 복수의 워드 라인이 교차하는 영역에 배치되는 복수의 메모리 셀을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀에 저장되는 데이터들의 특성에 따른 적어도 둘 이상의 서브 셀 어레이를 포함할 수 있다. 이때, 적어도 둘 이상의 서브 셀 어레이는 서로 다른 구조를 갖는 헤테로(Hetero) 메모리 셀들로 구성될 수 있고, 또는 동일한 구조를 갖는 호모(Homo) 메모리 셀들로 구성될 수도 있다.
센스 앰프(130)는 복수의 메모리 셀의 데이터를 감지 증폭하고 또한 복수의 메모리 셀로 데이터를 저장한다. 센스 앰프(130)는 적어도 둘 이상의 서브 셀 어레이에 대응하는 적어도 둘 이상의 센스 앰프를 포함할 수 있다. 이러한 메모리 셀 어레이(110)와 센스 앰프(130)의 구성에 대해서는 도 4 내지 도 10을 참조하여 후술한다.
데이터 입출력 회로(190)를 통하여 입력된 데이터는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(110)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(110)로부터 독출된 데이터는 데이터 입출력 회로(190)를 통하여 메모리 컨트롤러(200)로 출력된다.
데이터가 기입되거나 혹은 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(180)로 입력된다. 어드레스 버퍼(180)는 메모리 컨트롤러(200)에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
로우 디코더(120)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(180)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다.
즉, 로우 디코더(120)는 데이터 기입 혹은 독출 모드에서는 어드레스 버퍼(180)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블한다. 또한, 로우 디코더(120)는 리프레쉬 제어 회로(150)로부터 발생되는 로우 어드레스에 기초하여 해당 워드 라인을 리프레쉬 하도록 한다.
컬럼 디코더(140)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(180)로부터 출력된 어드레스 신호(ADD) 중 컬럼 어드레스(column address)를 디코딩한다.
메모리 셀 어레이(110)는 로우 및 컬럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 혹은 메모리 셀로 데이터를 기입한다.
커맨드 디코더(160)는 메모리 컨트롤러(200)로부터 인가되는 커맨드(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호(예컨대, 액티브 신호, 리드 신호, 라이트 신호, 리프레쉬 신호)를 내부적으로 발생한다.
리프레쉬 제어 회로(150)는 커맨드 디코더(160)로부터 디코딩된 리프레쉬 신호를 인가받아 메모리 셀 어레이(110)의 하나의 워드 라인을 리프레쉬 하기 위해 내부 로우 어드레스를 로우 디코더(120)로 출력한다.
MRS/EMRS 회로(170)는 반도체 메모리 장치(100)의 동작 모드를 지정하기 위한 MRS/EMRS 커맨드 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다.
도 3에 도시되지는 않았지만, 반도체 메모리 장치(100)는 클럭 신호를 발생하기 위한 클럭 회로(미도시), 외부로부터 인가되는 전원 전압을 수신하여 코어 전압을 생성하거나 분배하는 전압 발생부(미도시) 등을 더 구비할 수 있다.
도 4는 도 3에 도시된 반도체 메모리 장치의 실시예를 나타내는 블록도이다. 본 발명의 실시예에 따른 반도체 메모리 장치(300)는 제1 특성을 갖는 데이터들을 저장하기 위한 제1 서브 셀 어레이(311) 및 제1 특성과는 다른 제2 특성을 갖는 데이터들을 저장하기 위한 제2 서브 셀 어레이(313)를 포함할 수 있다.
이때, 데이터들의 특성은 반도체 메모리 장치에 저장되는 데이터의 중요도, 데이터의 신뢰성, 데이터의 형태(랜덤 데이터, 스트림 데이터)를 나타내는 것일 수 있다.
또한, 반도체 메모리 장치(300)는 제1 서브 셀 어레이(311)에 대응하는 비트라인 센스앰프(331) 및 제1 주변회로(351)를 포함하며, 제2 서브 셀 어레이(313)에 대응하는 오프셋 제거 비트라인 센스앰프(333) 및 제2 주변회로(353)를 포함할 수 있다.
제1 주변회로(351) 및 제2 주변회로(353)는 각각, 도 3에 도시된 메모리 셀 어레이(110)와 센스 앰프(130)를 제외한 반도체 메모리 장치(100)의 동작을 제어하는 모든 구성요소들을 포함할 수 있다. 이때, 제1 주변회로(351) 및 제2 주변회로(353)는 서로 다른 신호들을 발생하거나 동일한 신호를 다른 시점에 발생함을 나타내기 위해 별도로 도시하였으나, 동일한 형태로 구성되는 것일 수 있다.
즉, 제1 주변회로(351)는 제1 서브 셀 어레이(311)의 동작을 제어하기 위한 각종 신호들 및 전압들을 제1 서브 셀 어레이(311) 및 제1 센스 앰프(331)로 발생할 수 있다. 또한, 제2 주변회로(353)는 제2 서브 셀 어레이(313)의 동작을 제어하기 위한 각종 신호들 및 전압들을 제2 서브 셀 어레이(313) 및 제2 센스 앰프(333)로 발생할 수 있다.
비트라인 센스앰프(331)는 메모리 셀 어레이의 메모리 셀로부터 데이터를 리드(read)하기 위해 비트 라인에 실린 데이터를 증폭한다.
오프셋 제거 비트라인 센스앰프(333)는 입력 단자와 출력 단자의 오프셋 전압 값을 보상하면서 비트 라인에 실린 데이터를 증폭한다. 즉, 오프셋 제거 비트라인 센스앰프(333)는 비트라인 센스앰프(331)에 비해 반도체 메모리 장치(300)의 전력 소모를 감소시킬 수 있게 된다.
따라서, 제1 주변회로(351) 및 제2 주변회로(353)의 구성에 의해 적어도 둘 이상의 서브 셀 어레이 각각에 포함된 메모리 셀들의 동작 특성(예를 들어, 메모리 셀의 레이턴시(latency) 특성, 리프레쉬(refresh) 특성 등)이 달라질 수 있다.
도 5는 도 3에 도시된 반도체 메모리 장치의 다른 실시예를 나타내는 블록도이다. 본 발명의 다른 실시예에 따른 반도체 메모리 장치(300')는 제1 특성을 갖는 제1 서브 셀 어레이(311) 및 제1 특성과는 다른 제3 특성을 갖는 제3 서브 셀 어레이(315)를 포함하도록 구성될 수 있다.
또한, 반도체 메모리 장치(300')는 제1 서브 셀 어레이(311)의 동작을 제어하기 위한 비트라인 센스앰프(331) 및 제1 주변회로(351)를 포함하며, 제3 서브 셀 어레이(315)의 동작을 제어하기 위한 다이렉트 센스앰프(335) 및 제3 주변회로(355)를 포함할 수 있다.
다이렉트 센스앰프(335)는 비트 라인에 실린 데이터를 데이터 입출력 라인으로 전달한다. 이때, 다이렉트 센스앰프(335)는, 메모리 셀로부터 데이터를 리드한 이후에도 메모리 셀에 데이터가 남아있는 비트라인 센스앰프(331)와는 달리, 메모리 셀로부터 데이터를 리드하거나 메모리 셀로 데이터를 라이트하는 동작만을 수행하게 된다.
즉, 다이렉트 센스앰프(335)에 대응하는 제3 서브 셀 어레이(315)의 메모리 셀에 저장된 데이터는, 비트라인 센스앰프(331)에 대응하는 제1 서브 셀 어레이(311)의 메모리 셀에 저장된 메모리 셀보다 빠르게 리드될 수 있다.
도 4 내지 도 5에서는 반도체 메모리 장치(300, 300')가 두 개의 특성을 갖는 데이터들을 저장할 수 있도록 구성된 예를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 메모리 장치(300, 300')는 적어도 둘 이상의 특성을 갖는 서브 셀 어레이 및 이에 대응하는 센스앰프와 주변회로를 구성할 수도 있다.
예컨대, 도 4 내지 도 5에 도시된 비트라인 센스앰프(331), 오프셋 제거 센스 앰프(333) 및 다이렉트 센스앰프(335)는 하나의 반도체 메모리 장치의 서브 셀 어레이 각각에 대응하도록 구성될 수도 있다.
또한, 도 4 내지 도 5에서는 센스앰프가 비트라인 센스앰프(331), 오프셋 제거 센스 앰프(333) 및 다이렉트 센스앰프(335)인 경우를 예로 들어 설명하였으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 6은 도 4에 도시된 비트라인 센스앰프의 일 실시예를 나타내는 회로도이다. 도 6에서는, 제1 서브 셀 어레이(311)에 포함된 하나의 비트 라인 쌍(BL, BLB)에 대응하는 비트라인 센스앰프(331-1)를 예로 들어 설명한다.
비트라인 센스앰프(331-1)는 비트 라인(BL) 및 상보 비트 라인(BLB) 사이에 연결되는 크로스-커플드(cross-coupled) 형태로 구현될 수 있다.
비트라인 센스앰프(331-1)는 센스앰프 전압(VintA), 비트 라인(BL) 및 상보 비트 라인(BLB)에 연결되는 피모스(PMOS) 트랜지스터(MP1, MP2)와, 비트 라인(BL), 상보 비트 라인(BLB) 및 어레이 전원 전압(VSS)에 연결되는 엔모스(NMOS) 트랜지스터(MN1, MN2)를 포함할 수 있다.
도 7은 도 4에 도시된 오프셋 제거 비트라인 센스앰프의 일 실시예를 나타내는 회로도이다. 도 7에서는, 제2 서브 셀 어레이(313)에 포함된 하나의 비트 라인 쌍(BL, BLB)에 대응하는 오프셋 제거 비트라인 센스앰프(333-1)를 예로 들어 설명한다.
오프셋 제거 비트라인 센스앰프(333-1)는 비트 라인(BL) 및 상보 비트 라인(BLB)과 각각 연결되며, 제1 내지 제2 피모스 트랜지스터(MP21, MP22) 및 제1 내지 제6 엔모스 트랜지스터(MN21, MN22, MN23, MN24, MN25, MN26)를 포함한다.
오프셋 제거 비트라인 센스앰프(333-1)는 제1 스위칭 제어신호(SN1) 및 제2 스위칭 제어신호(SN2)에 응답하여, 센스앰프의 입력 단자와 출력 단자의 오프셋 전압 값을 보상하면서 메모리 셀 어레이로부터 비트 라인(BL) 및 상보 비트 라인(BLB)을 통해 인가되는 센싱 전압을 증폭한다.
도 8은 도 5에 도시된 다이렉트 센스앰프의 일 실시예를 나타내는 회로도이다. 도 8에서는, 제3 서브 셀 어레이(315)에 포함된 하나의 비트 라인 쌍(BL, BLB)에 대응하는 다이렉트 센스앰프(335-1)를 예로 들어 설명한다.
비트 라인(BL)이 트랜지스터(MN33)를 통해 제2 데이터 입출력 라인(IOB)에 연결되고, 상보 비트 라인(BLB)이 트랜지스터(MN32)를 통해 제1 데이터 입출력 라인(IO)에 연결된다.
또한, 비트 라인(BL)이 트랜지스터(MN34)를 통해 제1 데이터 입출력 라인(IO)에 연결되고, 상보 비트 라인(BLB)이 트랜지스터(MN35)를 통해 제2 데이터 입출력 라인(IOB)에 연결된다.
예컨대, 제3 서브 셀 어레이(315)의 리드 동작의 경우, 하이 레벨의 리드 인에이블 신호(CSLR)가 인가되어 트랜지스터(MN31)를 턴온시키고, 로우 레벨의 라이트 인에이블 신호(CSLW)가 인가되어 트랜지스터들(MN34, MN35)을 턴오프시킨다. 그러면, 비트 라인 쌍(BL, BLB)의 데이터가 제1 및 제2 데이터 입출력 라인(IO, IOB)으로 출력된다.
반대로, 제3 서브 셀 어레이(315)의 라이트 동작의 경우, 로우 레벨의 리드 인에이블 신호(CSLR)가 트랜지스터(MN31)를 턴오프시키고 하이 레벨의 라이트 인에이블 신호(CSLW)가 트랜지스터들(MN34, MN35)을 턴온시키므로, 데이터가 제1 및 제2 데이터 입출력 라인(IO, IOB)을 통해 비트 라인 쌍(BL, BLB)으로 입력된다.
도 9는 도 3에 도시된 반도체 메모리 장치의 또 다른 실시예를 나타내는 블록도이고, 도 10은 도 9에 도시된 메모리 셀 어레이 및 센스 앰프로 인가되는 전압을 설명하기 위한 회로도이다. 도 10에는, 하나의 메모리 셀(410) 및 이에 대응하는 하나의 비트라인 센스앰프(430)만을 도시하였다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(400)는 동일한 특성 또는 서로 다른 특성을 갖는 서브 셀 어레이들(411, 413)과 이에 대응하는 비트라인 센스앰프들(431, 433)을 포함하도록 구성될 수 있다.
또한, 반도체 메모리 장치(400)는 제1 서브 셀 어레이(411)와 제1 비트라인 센스앰프(431)에 대응하는 제1 주변회로(451)를 포함하며, 제2 서브 셀 어레이(413)와 제2 비트라인 센스앰프(433)에 대응하는 제2 주변회로(453)를 포함할 수 있다.
제1 주변회로(451) 및 제2 주변회로(453) 각각은 외부로부터 인가되는 전원 전압을 수신하여 서브 셀 어레이들(411, 413)과 이에 대응하는 비트라인 센스앰프들(431, 433)로 인가되는 코어 전압들을 발생하는 전압 발생부(미도시)를 포함할 수 있다.
제1 주변회로(451)에 포함된 전압 발생부(미도시)는 제1 코어 전압 셋을 제1 서브 셀 어레이(411)와 제1 비트라인 센스앰프(431)로 인가하고, 제2 주변회로(453)에 포함된 전압 발생부는 제2 코어 전압 셋을 제2 서브 셀 어레이(413)와 제2 비트라인 센스앰프(433)로 인가할 수 있다.
이때 코어 전압은, 도 10에 도시된 바와 같이, 워드 라인 전압(VPP), 어레이 전원 전압(VSS) 및 센스 앰프 전압(VintA)을 포함하며, 반도체 메모리 장치의 동작을 위한 모든 내부 전압들을 포함할 수 있다.
제1 주변회로(451) 및 제2 주변회로(453)에 포함된 전압 발생부 각각은, 메모리 컨트롤러(200)의 제어에 기초하여 메모리 셀에 대응하는 데이터의 특성에 따라 코어 전압을 달리 인가함으로써 tRCD를 조절할 수 있다.
도 11은 도 4 내지 도 10에 도시된 센스앰프에 의해 AC 파라미터가 조절되는 방법을 설명하기 위한 타이밍도이다. 본 발명의 실시예에 따른 반도체 메모리 장치는 도 11에 도시된 커맨드에 기초하여 동작될 수 있다.
메모리 컨트롤러(200)로부터 MRS 커맨드(MC)가 인가된 경우 MRS/EMRS 회로(170)는 반도체 메모리 장치 내부의 모드 레지스터를 설정한다. 다음으로, 액티브 커맨드(ACT)가 인가되어 해당 워드 라인이 활성화된 이후 라이트 동작을 수행하기 위한 라이트 커맨드(WR)가 인가된다.
메모리 컨트롤러(200)로부터 라이트 커맨드(WR)가 인가되어 해당 비트 라인이 활성화된 이후 프리차지 동작을 수행하기 위한 프리차지 커맨드(PRE)가 인가되며, 액티브 커맨드(ACT)가 인가되어 해당 워드 라인이 활성화된 이후 리드 동작을 수행하기 위한 리드 커맨드(RD)가 인가된다.
이 경우, 액티브 커맨드(ACT)가 인가된 이후 라이트 커맨드(WR)가 인가되기 전까지의 구간을 tRCD_WR로 정의하고, 라이트 동작이 완료된 이후 프리차지 커맨드(PRE)가 인가되기 전까지의 구간을 tWR로 정의할 수 있다.
또한, 프리차지 커맨드(PRE)가 인가된 이후 액티브 커맨드(ACT)가 인가되기 전까지의 구간을 tRP로 정의하고, 액티브 커맨드(ACT)가 인가된 이후 리드(RD) 커맨드가 인가되기 전까지의 구간을 tRCD_RD로 정의할 수 있다.
이때, tRCD_WR, tWR, tRP 및 tRCD_RD와 같은 반도체 메모리 장치의 AC 파라미터는, 본 발명의 실시예에 따른 반도체 메모리 장치(300, 300', 400)에 의해 그 타이밍이 조절될 수 있다. 예컨대, 도 10에 도시된 바와 같이, 워드 라인 전압(VPP)을 증가시킴으로써 tRCD_WR, tRCD_RD의 클록 주기 및 tWR의 클록 주기는 상대적으로 짧아질 수 있다. 또한, 센스 앰프 전압(VintA)을 증가시킴으로써 tRCD_WR 및 tRCD_RD의 클록 주기는 상대적으로 짧아지는 반면 tWR의 클록 주기는 상대적으로 길어질 수 있다.
이를 위해, tRCD_WR, tWR, tRP 및 tRCD_RD와 같은 AC 파라미터는 국제반도체표준협의기구(Joint Electron Device Engineering Council: JEDEC)에 의하여 표준화되어 있으며, 표준화된 AC 파라미터 이외에 각 서브 셀 어레이에 상응하는 AC 파라미터들이 적용됨으로써 본 발명의 실시예가 구현될 수 있다.
도 12는 도 4 내지 도 10에 도시된 센스앰프의 동작을 설명하기 위한 타이밍도이다. 도 12에서는, 메모리 컨트롤러(200)로부터 제1 커맨드(CMD1)와 제2 커맨드(CMD2)가 인가되는 경우를 예로 들어 설명한다.
반도체 메모리 장치의 리드 동작에 대한 tRCD_RD는, 제1 커맨드(CMD1)에 대응하는 tRCD(tRCD_RD1)가 제2 커맨드(CMD2)에 대응하는 tRCD(tRCD_RD2)보다 긴 것을 알 수 있다.
예컨대, 제1 커맨드(CMD1)는 제1 서브 셀 어레이(311)와 비트라인 센스앰프(331)에 대응하는 커맨드이고, 제2 커맨드(CMD2)는 제3 서브 셀 어레이(315)와 다이렉트 센스앰프(335)에 대응하는 커맨드일 수 있다.
상술한 바와 같이, 다이렉트 센스앰프(335)는 메모리 셀에 대응하는 데이터에 대한 리드 또는 라이트 동작만을 수행하게 되므로, 제3 서브 셀 어레이(315)에 포함된 메모리 셀들은 제1 서브 셀 어레이(311)에 포함된 메모리 셀들에 비해 tRCD가 개선될 수 있다. 즉, 제3 서브 셀 어레이(315)의 메모리 셀에 저장된 데이터는, 제1 서브 셀 어레이(311)의 메모리 셀에 저장된 데이터보다 빠르게 리드 아웃될 수 있다.
도 13은 도 3에 도시된 반도체 메모리 장치의 또 다른 실시예를 나타내는 블록도이다. 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(500)는 각 서브 셀 어레이(510, 530, 550, 570)에 따라 ECC(Error Correction Code) 블록을 포함하거나 포함하지 않도록 구성될 수 있다. 또한, 반도체 메모리 장치(500)는 각 서브 셀 어레이(510, 530, 550, 570)에 대응하는 주변회로들(515, 535, 555, 575)을 포함할 수 있다.
예컨대, 데이터의 특성에 기초하여, 제1 서브 셀 어레이(510)에는 ECC를 필요로 하지 않는 데이터가 저장될 수 있으며 제2 서브 셀 어레이(530) 내지 제4 서브 셀 어레이(570)에는 ECC를 필요로하는 데이터들이 저장될 수 있다. 메모리 컨트롤러(200)는 외부로부터 입력되는 데이터들의 특성에 따라, 상기 데이터들이 제1 서브 셀 어레이(510) 내지 제4 서브 셀 어레이(570) 중 어느 하나로 입력되도록 제어할 수 있다. 이를 위해, 메모리 컨트롤러(200)는 파워-업(power-up) 동작 시 반도체 메모리 장치의 구성을 미리 확인하여 저장할 수 있다.
제2 내지 제4 서브 셀 어레이(530, 550, 570) 각각은, 제2 서브 셀 어레이(531) 내지 제4 서브 셀 어레이(571)에 저장되는 노멀 데이터에 상응하는 패리티(parity) 데이터를 저장하는 메모리 셀들을 포함하는 제1 ECC 블록(533) 내지 제3 ECC 블록(573)을 포함할 수 있다.
이를 위해, 제2 내지 제4 주변회로(535, 555, 575) 각각은, 제1 ECC 블록(533) 내지 제3 ECC 블록(573)에 저장된 패리티 데이터에 기초하여 노멀 데이터에 대한 ECC를 수행하는 ECC 엔진(미도시)을 포함할 수 있다.
각 ECC 엔진은, 해밍 코드(Hamming code), BCH(Bose-Chaudhuri-Hocquenghen) 코드 및 RS(Reed-Solomon) 코드 중 어느 하나를 사용하여 노멀 데이터에 대한 ECC를 수행할 수 있다. 그러나, ECC 코드가 상기 예에 한정되는 것은 아니다.
즉, 메모리 컨트롤러(200)는 빠른 동작 스피드를 필요로 하는 데이터인 경우 상기 데이터가 제1 서브 셀 어레이(510)에 저장되도록 반도체 메모리 장치(500)를 제어할 수 있다. 또한, 메모리 컨트롤러(200)는 자주 억세스 되는 데이터인 경우 상기 데이터가 제2 내지 제4 서브 셀 어레이(530, 550, 570) 중 하나의 서브 셀 어레이에 저장되도록 반도체 메모리 장치(500)를 제어할 수 있다.
이때, 제1 서브 셀 어레이(510)에 대응하는 메모리 셀은 제2 내지 제4 서브 셀 어레이(530, 550, 570)에 대응하는 메모리 셀보다 리프레쉬 빈도 수가 더 높을 수 있다.
따라서, 메모리 셀에 저장되는 데이터의 특성에 기초하여 반도체 메모리 장치의 구성을 달리함으로써 시스템의 성능을 향상시킬 수 있게 된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 센스 앰프
140: 컬럼 디코더 150: 리프레쉬 제어회로
160: 커맨드 디코더 170: MRS 회로
180: 어드레스 버퍼 190: 데이터 입/출력 회로

Claims (11)

  1. DRAM(dynamic random access memory)을 포함하는 반도체 메모리 장치에 있어서,
    제 1 특성을 갖는 제 1 데이터를 저장하는 제 1 서브 셀 어레이 및 상기 제 1 특성과 다른 제 2 특성을 갖는 제 2 데이터를 저장하는 제 2 서브 셀 어레이를 포함하는 메모리 셀 어레이; 및
    상기 제 1 서브 셀 어레이에 대응하고 상기 제 1 서브 셀 어레이의 동작을 제어하는 제 1 주변회로;
    상기 제 2 서브 셀 어레이에 대응하고 상기 제 2 서브 셀 어레이의 동작을 제어하는 제 2 주변회로;
    상기 제 1 서브 셀 어레이에 대응하고, 상기 제 1 서브 셀 어레이의 상기 제 1 데이터를 감지 증폭하고, 그리고 상기 제 1 서브 셀 어레이에 상기 제 1 데이터를 저장하는 제 1 센스앰프; 및
    상기 제 2 서브 셀 어레이에 대응하고, 상기 제 2 서브 셀 어레이의 상기 제 2 데이터를 감지 증폭하고, 그리고 상기 제 2 서브 셀 어레이에 상기 제 2 데이터를 저장하는 제 2 센스앰프를 포함하되,
    상기 제 1 주변회로는 상기 제 1 서브 셀 어레이 및 상기 제 1 센스앰프에 제 1 코어 전압들을 인가하여 상기 제 1 서브 셀 어레이에 상응하는 제 1 AC 파라미터들을 조절하고, 그리고
    상기 제 2 주변회로는 상기 제 2 서브 셀 어레이 및 상기 제 2 센스앰프에 제 2 코어 전압들을 인가하여 상기 제 2 서브 셀 어레이에 상응하는 제 2 AC 파라미터들을 조절하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 특성들은, 외부로부터 입력되는 상기 제 1 및 제 2 데이터의 중요도, 상기 제 1 및 제 2 데이터의 신뢰성, 또는 상기 제 1 및 제 2 데이터의 형태인 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 센스앰프와 상기 제 2 센스앰프는 서로 다른 종류의 센스앰프인 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1 센스앰프는 비트라인 센스앰프이고, 그리고 상기 제 2 센스앰프는 오프셋 제거 비트라인 센스앰프 및 다이렉트 센스앰프 중 하나인 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 주변회로는 외부로부터 인가되는 전원 전압을 수신하고 상기 제 1 코어 전압들을 발생하는 제 1 전압 발생부를 포함하고, 그리고
    상기 제 2 주변회로는 상기 전원 전압을 수신하고 상기 제 2 코어 전압들을 발생하는 제 2 전압 발생부를 포함하는 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 코어 전압들은 워드 라인 전압을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 2 서브 셀 어레이는 노멀 데이터에 상응하는 패리티(parity) 데이터를 저장하는 메모리 셀들을 갖는 ECC(Error Correction Code) 블록을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 2 주변회로는 상기 패리티 데이터에 기초하여 상기 노멀 데이터에 대한 ECC를 수행하는 ECC 엔진을 포함하고, 그리고
    상기 ECC 엔진은,
    해밍 코드(Hamming code), BCH(Bose-Chaudhuri-Hocquenghen) 코드, 및 RS(Reed-Solomon) 코드 중 어느 하나를 사용하여 상기 노멀 데이터에 대한 상기 ECC를 수행하는 반도체 메모리 장치.
  10. DRAM(dynamic random access memory)을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되,
    상기 반도체 메모리 장치는:
    제 1 특성을 갖는 제 1 데이터를 저장하는 제 1 서브 셀 어레이 및 상기 제 1 특성과 다른 제 2 특성을 갖는 제 2 데이터를 저장하는 제 2 서브 셀 어레이를 포함하는 메모리 셀 어레이; 및
    상기 제 1 서브 셀 어레이에 대응하고 상기 제 1 서브 셀 어레이의 동작을 제어하는 제 1 주변회로;
    상기 제 2 서브 셀 어레이에 대응하고 상기 제 2 서브 셀 어레이의 동작을 제어하는 제 2 주변회로;
    상기 제 1 서브 셀 어레이에 대응하고, 상기 제 1 서브 셀 어레이의 상기 제 1 데이터를 감지 증폭하고, 그리고 상기 제 1 서브 셀 어레이에 상기 제 1 데이터를 저장하는 제 1 센스앰프; 및
    상기 제 2 서브 셀 어레이에 대응하고, 상기 제 2 서브 셀 어레이의 상기 제 2 데이터를 감지 증폭하고, 그리고 상기 제 2 서브 셀 어레이에 상기 제 2 데이터를 저장하는 제 2 센스앰프를 포함하되,
    상기 제 1 주변회로는 상기 제 1 서브 셀 어레이 및 상기 제 1 센스앰프에 제 1 코어 전압들을 인가하여 상기 제 1 서브 셀 어레이에 상응하는 제 1 AC 파라미터들을 조절하고, 그리고
    상기 제 2 주변회로는 상기 제 2 서브 셀 어레이 및 상기 제 2 센스앰프에 제 2 코어 전압들을 인가하여 상기 제 2 서브 셀 어레이에 상응하는 제 2 AC 파라미터들을 조절하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 특성들은, 외부로부터 입력되는 상기 제 1 및 제 2 데이터의 중요도, 상기 제 1 및 제 2 데이터의 신뢰성, 또는 상기 제 1 및 제 2 데이터의 형태인 메모리 시스템.
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