JP2003242780A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003242780A JP2003242780A JP2002033580A JP2002033580A JP2003242780A JP 2003242780 A JP2003242780 A JP 2003242780A JP 2002033580 A JP2002033580 A JP 2002033580A JP 2002033580 A JP2002033580 A JP 2002033580A JP 2003242780 A JP2003242780 A JP 2003242780A
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- Japan
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- power supply
- overdrive
- memory array
- circuits
- wired
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Abstract
(57)【要約】
【課題】 チップ全体としてのサイズの増大化を抑制す
ること。 【解決手段】 オーバードライブ回路１９各々への、２
種類の電源電圧ＶＤＤＡ，ＶＤＬそれぞれに対応する電
源線２０，２１は、オーバードライブ回路１９各々に共
通化された状態としてメモリアレイ外に配線される一
方、該メモリアレイ内には、オーバードライブ回路１９
各々からの切替出力電圧をセンスアンプ各々に供給する
ための電源線２５が配線されるようにしたものである。
ること。 【解決手段】 オーバードライブ回路１９各々への、２
種類の電源電圧ＶＤＤＡ，ＶＤＬそれぞれに対応する電
源線２０，２１は、オーバードライブ回路１９各々に共
通化された状態としてメモリアレイ外に配線される一
方、該メモリアレイ内には、オーバードライブ回路１９
各々からの切替出力電圧をセンスアンプ各々に供給する
ための電源線２５が配線されるようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、データ読出し用の
センスアンプと、２種類の電源電圧のうち、何れかを上
記センスアンプへの電源電圧として選択的に切替出力す
るオーバードライブ回路とを少なくとも具備してなる半
導体記憶装置に関するものである。
センスアンプと、２種類の電源電圧のうち、何れかを上
記センスアンプへの電源電圧として選択的に切替出力す
るオーバードライブ回路とを少なくとも具備してなる半
導体記憶装置に関するものである。
【０００２】
【従来の技術】図５（Ａ）に、本発明者が検討した半導
体記憶装置一般としてのチップのレイアウトを、また、
図５（Ｂ）に、メモリアレイの構成要素としてのサブア
レイを拡大状態として示す。図５（Ａ）に示すように、
本例でのチップ１は、４個のメモリアレイ１１〜１４、
即ち、４バンクとして構成されており、それらメモリア
レイ１１〜１４以外の部分は間接周辺回路１５として構
成されたものとなっている。
体記憶装置一般としてのチップのレイアウトを、また、
図５（Ｂ）に、メモリアレイの構成要素としてのサブア
レイを拡大状態として示す。図５（Ａ）に示すように、
本例でのチップ１は、４個のメモリアレイ１１〜１４、
即ち、４バンクとして構成されており、それらメモリア
レイ１１〜１４以外の部分は間接周辺回路１５として構
成されたものとなっている。
【０００３】メモリアレイ１１〜１４各々はまた、複数
のサブアレイ１６から構成されたものとなっている。図
５（Ｂ）に示すように、サブアレイ１６は、その内部中
心にメモリセル１６１が配置された上、そのメモリセル
１６１外部周辺にはまた、クロスエリア１６２、センス
アンプ１６３およびサブワードドライバ１６４が直接周
辺回路として配置される状態として構成されたものとな
っている。
のサブアレイ１６から構成されたものとなっている。図
５（Ｂ）に示すように、サブアレイ１６は、その内部中
心にメモリセル１６１が配置された上、そのメモリセル
１６１外部周辺にはまた、クロスエリア１６２、センス
アンプ１６３およびサブワードドライバ１６４が直接周
辺回路として配置される状態として構成されたものとな
っている。
【０００４】図６にはまた、センスアンプ１６３各々に
対し、その電源電圧を供給するためのオーバードライブ
回路が如何に配置されるかを示したものである。図示の
ように、これまでのチップにあっては、オーバードライ
ブ回路１８各々はメモリアレイ内の直接周辺回路１７上
に配置されており、これらオーバードライブ回路１８各
々を制御するためのオーバードライブ回路制御信号φ，
ψも直接周辺回路１７上に配線されたものとなってい
る。それらオーバードライブ回路１８各々にはまた、２
種類の電源電圧ＶＤＤＡ（請求項１，３上のＶ1に相
当），ＶＤＬ（請求項１，３上のＶ2に相当）（＜ＶＤ
ＤＡ）が供給される必要があるが、電源電圧ＶＤＤＡ，
ＶＤＬそれぞれに対応する電源線はメモリアレイ内に配
線されたものとなっている。
対し、その電源電圧を供給するためのオーバードライブ
回路が如何に配置されるかを示したものである。図示の
ように、これまでのチップにあっては、オーバードライ
ブ回路１８各々はメモリアレイ内の直接周辺回路１７上
に配置されており、これらオーバードライブ回路１８各
々を制御するためのオーバードライブ回路制御信号φ，
ψも直接周辺回路１７上に配線されたものとなってい
る。それらオーバードライブ回路１８各々にはまた、２
種類の電源電圧ＶＤＤＡ（請求項１，３上のＶ1に相
当），ＶＤＬ（請求項１，３上のＶ2に相当）（＜ＶＤ
ＤＡ）が供給される必要があるが、電源電圧ＶＤＤＡ，
ＶＤＬそれぞれに対応する電源線はメモリアレイ内に配
線されたものとなっている。
【０００５】更に、図７（Ａ）には、オーバードライブ
回路１８の一例での具体的回路構成が示されているが、
このオーバードライブ回路１８には、オーバードライブ
回路制御信号φ，ψが、図７（Ｂ）に示す如くのタイミ
ングで入力されることによって、２種類の電源電圧ＶＤ
ＤＡ，ＶＤＬのうち、何れか１つがセンスアンプ１６３
への電源電圧として、選択的にオーバードライブ回路１
８から切替出力されているものである。
回路１８の一例での具体的回路構成が示されているが、
このオーバードライブ回路１８には、オーバードライブ
回路制御信号φ，ψが、図７（Ｂ）に示す如くのタイミ
ングで入力されることによって、２種類の電源電圧ＶＤ
ＤＡ，ＶＤＬのうち、何れか１つがセンスアンプ１６３
への電源電圧として、選択的にオーバードライブ回路１
８から切替出力されているものである。
【０００６】その回路動作をより具体的に説明すれば、
オーバードライブ回路制御信号φ，ψが何れも“Ｌ
（０）”状態にある間、ｎチャネルＭОＳトランジスタ
(以下、単にｎＭОＳと称す)１８１，１８２はともにО
ＦＦ状態にあるが、やがて、オーバードライブ回路制御
信号ψのみが“Ｈ（１）”状態に移行されるものとなっ
ている。オーバードライブ回路制御信号ψのみが“Ｈ
（１）”状態にある期間（この期間をオーバードライブ
期間と称す）、ｎＭОＳ１８２のみがОＮ状態におかれ
ることによって、電源電圧ＶＤＤＡがセンスアンプ１６
３各々への電源電圧として選択的に切替出力されている
ものである。しかしながら、その後、オーバードライブ
回路制御信号ψが“Ｌ（０）”状態に移行されると同時
に、オーバードライブ回路制御信号φが“Ｈ（１）”状
態に移行すれば、その時点以降、ｎＭОＳ１８１のみが
ОＮ状態におかれることによって、電源電圧ＶＤＬがセ
ンスアンプ１６３各々への電源電圧として選択的に切替
出力されているものである。
オーバードライブ回路制御信号φ，ψが何れも“Ｌ
（０）”状態にある間、ｎチャネルＭОＳトランジスタ
(以下、単にｎＭОＳと称す)１８１，１８２はともにО
ＦＦ状態にあるが、やがて、オーバードライブ回路制御
信号ψのみが“Ｈ（１）”状態に移行されるものとなっ
ている。オーバードライブ回路制御信号ψのみが“Ｈ
（１）”状態にある期間（この期間をオーバードライブ
期間と称す）、ｎＭОＳ１８２のみがОＮ状態におかれ
ることによって、電源電圧ＶＤＤＡがセンスアンプ１６
３各々への電源電圧として選択的に切替出力されている
ものである。しかしながら、その後、オーバードライブ
回路制御信号ψが“Ｌ（０）”状態に移行されると同時
に、オーバードライブ回路制御信号φが“Ｈ（１）”状
態に移行すれば、その時点以降、ｎＭОＳ１８１のみが
ОＮ状態におかれることによって、電源電圧ＶＤＬがセ
ンスアンプ１６３各々への電源電圧として選択的に切替
出力されているものである。
【０００７】
【発明が解決しようとする課題】以上のように、本発明
者が検討した前提技術にあっては、メモリアレイ内に
は、電源電圧ＶＤＤＡ，ＶＤＬそれぞれに対応する２種
類の電源線と、オーバードライブ回路制御信号φ，ψそ
れぞれに対応する２種類の信号線とが配線されていたも
のである。このように、２種類の電源線がメモリアレイ
内に配線された上、オーバードライブ回路各々がメモリ
アレイ内の直接周辺回路上に配置されていることから、
この配置により直接周辺回路自体としては、その面積を
僅かに増大させる必要があるものとなっている。しかし
ながら、直接周辺回路はその繰返しが多いことから、僅
かの面積増大もそれが累積されれば、チップ全体とし
て、そのサイズが増大化することは否めないものとなっ
ている。
者が検討した前提技術にあっては、メモリアレイ内に
は、電源電圧ＶＤＤＡ，ＶＤＬそれぞれに対応する２種
類の電源線と、オーバードライブ回路制御信号φ，ψそ
れぞれに対応する２種類の信号線とが配線されていたも
のである。このように、２種類の電源線がメモリアレイ
内に配線された上、オーバードライブ回路各々がメモリ
アレイ内の直接周辺回路上に配置されていることから、
この配置により直接周辺回路自体としては、その面積を
僅かに増大させる必要があるものとなっている。しかし
ながら、直接周辺回路はその繰返しが多いことから、僅
かの面積増大もそれが累積されれば、チップ全体とし
て、そのサイズが増大化することは否めないものとなっ
ている。
【０００８】以上の不具合、即ち、チップ全体のサイズ
の増大化を抑えるには、２種類の電源電圧ＶＤＤＡ，Ｖ
ＤＬそれぞれに対応する電源線はオーバードライブ回路
各々に共通化された状態としてメモリアレイ外に配線す
ることが考えられるが、このように配線される場合には
また、新たな不具合が生じるものとなっている。と云う
のは、オーバードライブ回路各々からの距離が大きくな
る程に、電圧供給力が低下してしまうからである。
の増大化を抑えるには、２種類の電源電圧ＶＤＤＡ，Ｖ
ＤＬそれぞれに対応する電源線はオーバードライブ回路
各々に共通化された状態としてメモリアレイ外に配線す
ることが考えられるが、このように配線される場合には
また、新たな不具合が生じるものとなっている。と云う
のは、オーバードライブ回路各々からの距離が大きくな
る程に、電圧供給力が低下してしまうからである。
【０００９】本発明の第１の目的は、チップ全体として
のサイズの増大化が抑制され得る半導体記憶装置を提供
することにある。
のサイズの増大化が抑制され得る半導体記憶装置を提供
することにある。
【００１０】本発明の第２の目的は、チップ全体として
のサイズの増大化が抑制され得るばかりか、オーバドラ
イブ各々からの距離が大であっても、電圧供給力が低下
することがない半導体記憶装置を提供することにある。
のサイズの増大化が抑制され得るばかりか、オーバドラ
イブ各々からの距離が大であっても、電圧供給力が低下
することがない半導体記憶装置を提供することにある。
【００１１】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
【００１３】本発明の半導体記憶装置は、オーバードラ
イブ回路各々への、２種類の電源電圧Ｖ1，Ｖ2それぞれ
に対応する電源線は該オーバードライブ回路各々に共通
化された状態としてメモリアレイ外に配線される一方、
該メモリアレイ内には、上記オーバードライブ回路各々
からの切替出力電圧をセンスアンプ各々に供給するため
の電源線が配線されることで達成される。
イブ回路各々への、２種類の電源電圧Ｖ1，Ｖ2それぞれ
に対応する電源線は該オーバードライブ回路各々に共通
化された状態としてメモリアレイ外に配線される一方、
該メモリアレイ内には、上記オーバードライブ回路各々
からの切替出力電圧をセンスアンプ各々に供給するため
の電源線が配線されることで達成される。
【００１４】また、本発明の半導体記憶装置は、オーバ
ードライブ回路各々への、２種類の電源電圧Ｖ1，Ｖ2そ
れぞれに対応する電源線は該オーバードライブ回路各々
に共通化された状態としてメモリアレイ外に配線される
一方、該メモリアレイ内には、上記オーバードライブ回
路各々からの切替出力電圧をセンスアンプ各々に供給す
るための電源線が配線され、且つオーバードライブ回路
各々からの距離に応じて、上記センスアンプ各々への電
源電圧Ｖ1の供給期間としてのオーバードライブ期間を
延長せしめる回路が設けられることで達成される。
ードライブ回路各々への、２種類の電源電圧Ｖ1，Ｖ2そ
れぞれに対応する電源線は該オーバードライブ回路各々
に共通化された状態としてメモリアレイ外に配線される
一方、該メモリアレイ内には、上記オーバードライブ回
路各々からの切替出力電圧をセンスアンプ各々に供給す
るための電源線が配線され、且つオーバードライブ回路
各々からの距離に応じて、上記センスアンプ各々への電
源電圧Ｖ1の供給期間としてのオーバードライブ期間を
延長せしめる回路が設けられることで達成される。
【００１５】
【発明の実施の形態】以下、各種ＤＲＡＭ、特にＤＲＡ
ＭやＳＤＲＡＭ、ＲＤＲＡＭ各々への効果的な適用が考
えられている本発明の実施形態について、図１〜図４に
より説明する。
ＭやＳＤＲＡＭ、ＲＤＲＡＭ各々への効果的な適用が考
えられている本発明の実施形態について、図１〜図４に
より説明する。
【００１６】先ず図１について説明すれば、２種類の電
源電圧ＶＤＤＡ，ＶＤＬそれぞれに対応する電源線がメ
モリアレイに対し、如何に配線されるかを示したもので
ある。図示のように、それら電源線２０，２１は、オー
バードライブ回路制御信号φに対応する信号線２２とと
もに、オーバードライブ回路１９各々に共通化された状
態としてメモリアレイ外に配線されている一方では、メ
モリアレイ内にはまた、オーバードライブ回路制御信号
ψに対応する信号線２３や、それらオーバードライブ回
路１９各々からの切替出力電圧をスイッチＭОＳ２４を
介しセンスアンプ各々に供給するための電源線２５が配
線されたものとなっている。
源電圧ＶＤＤＡ，ＶＤＬそれぞれに対応する電源線がメ
モリアレイに対し、如何に配線されるかを示したもので
ある。図示のように、それら電源線２０，２１は、オー
バードライブ回路制御信号φに対応する信号線２２とと
もに、オーバードライブ回路１９各々に共通化された状
態としてメモリアレイ外に配線されている一方では、メ
モリアレイ内にはまた、オーバードライブ回路制御信号
ψに対応する信号線２３や、それらオーバードライブ回
路１９各々からの切替出力電圧をスイッチＭОＳ２４を
介しセンスアンプ各々に供給するための電源線２５が配
線されたものとなっている。
【００１７】以上のように、２種類の電源電圧ＶＤＤ
Ａ，ＶＤＬそれぞれに対応する電源線２０，２１がメモ
リアレイ外に配置された結果として、オーバードライブ
回路１９各々もまた、メモリアレイ外に配置されたもの
となっている。また、直接周辺回路１７上には、信号線
２３やスイッチＭОＳ２４のみが配線／配置されること
で、メモリアレイ内での配線が極力削除されているもの
であり、その結果として、メモリアレイ自体の面積低減
が図られているものである。更に、オーバードライブ回
路制御信号φに対応する信号線２２も共通化されること
で、間接周辺回路１５の面積低減が図れるものとなって
いる。
Ａ，ＶＤＬそれぞれに対応する電源線２０，２１がメモ
リアレイ外に配置された結果として、オーバードライブ
回路１９各々もまた、メモリアレイ外に配置されたもの
となっている。また、直接周辺回路１７上には、信号線
２３やスイッチＭОＳ２４のみが配線／配置されること
で、メモリアレイ内での配線が極力削除されているもの
であり、その結果として、メモリアレイ自体の面積低減
が図られているものである。更に、オーバードライブ回
路制御信号φに対応する信号線２２も共通化されること
で、間接周辺回路１５の面積低減が図れるものとなって
いる。
【００１８】図２（Ａ）はまた、オーバードライブ回路
１９の一例での具体的回路構成をスイッチＭОＳ２４と
ともに示したものである。図示のように、オーバードラ
イブ回路制御信号ψは、スイッチＭОＳ２４としてのｎ
ＭОＳのゲートに印加されている一方、オーバードライ
ブ回路制御信号φは、ｐチャネルＭОＳトランジスタ
（以下、単にｐＭОＳと称す）１９２のゲートに印加さ
れるとともに、インバータ１９３を介しｐＭОＳ１９４
のゲートに印加されたものとなっている。電源電圧ＶＤ
ＤＡがОＮ状態にあるｎＭОＳ１９１を介しｐＭОＳ１
９２のソースに印加された状態で、オーバードライブ回
路制御信号φ，ψが、図２（Ｂ）に示す如くのタイミン
グで入力されるものとなっている。オーバードライブ回
路制御信号φが“Ｌ（０）”状態にある期間では、ｐＭ
ОＳ１９２のみがОＮ状態に、また、それが“Ｈ
（１）”状態にある期間では、ｐＭОＳ１９４のみがО
Ｎ状態におかれることから、結局、電源電圧ＶＤＤＡ，
ＶＤＬの切替制御はオーバードライブ回路制御信号φの
みによって行われているものである。また、切替された
電源電圧の電源線２５への出力は、オーバードライブ回
路制御信号ψが“Ｈ（１）”状態にある期間のみ許容さ
れたものとなっている。因みに、スイッチＭОＳ２４と
してのｎＭОＳ各々は、そのソースが共通接続された
上、そのドレインに電源線２５が接続されるようになっ
ている。
１９の一例での具体的回路構成をスイッチＭОＳ２４と
ともに示したものである。図示のように、オーバードラ
イブ回路制御信号ψは、スイッチＭОＳ２４としてのｎ
ＭОＳのゲートに印加されている一方、オーバードライ
ブ回路制御信号φは、ｐチャネルＭОＳトランジスタ
（以下、単にｐＭОＳと称す）１９２のゲートに印加さ
れるとともに、インバータ１９３を介しｐＭОＳ１９４
のゲートに印加されたものとなっている。電源電圧ＶＤ
ＤＡがОＮ状態にあるｎＭОＳ１９１を介しｐＭОＳ１
９２のソースに印加された状態で、オーバードライブ回
路制御信号φ，ψが、図２（Ｂ）に示す如くのタイミン
グで入力されるものとなっている。オーバードライブ回
路制御信号φが“Ｌ（０）”状態にある期間では、ｐＭ
ОＳ１９２のみがОＮ状態に、また、それが“Ｈ
（１）”状態にある期間では、ｐＭОＳ１９４のみがО
Ｎ状態におかれることから、結局、電源電圧ＶＤＤＡ，
ＶＤＬの切替制御はオーバードライブ回路制御信号φの
みによって行われているものである。また、切替された
電源電圧の電源線２５への出力は、オーバードライブ回
路制御信号ψが“Ｈ（１）”状態にある期間のみ許容さ
れたものとなっている。因みに、スイッチＭОＳ２４と
してのｎＭОＳ各々は、そのソースが共通接続された
上、そのドレインに電源線２５が接続されるようになっ
ている。
【００１９】図２（Ａ）からも判るように、メモリアレ
イ内外に亘る信号線は信号線２３のみ、また、メモリア
レイ内での必要な電源線は電源線２５のみとされている
ことから、空いたスペースを利用の上、他の配線を太く
する等、配線自体の低抵抗化により高速化が図れるもの
となっている。
イ内外に亘る信号線は信号線２３のみ、また、メモリア
レイ内での必要な電源線は電源線２５のみとされている
ことから、空いたスペースを利用の上、他の配線を太く
する等、配線自体の低抵抗化により高速化が図れるもの
となっている。
【００２０】更に、図３は、不要状態、あるいは空き状
態にある配線を積極的に利用し、電源線や信号線として
の強化が図られるようにしたメモリアレイ内配線を示し
たものである。既述のように、本発明に係るメモリアレ
イでは、２種類の電源電圧ＶＤＤＡ，ＶＤＬそれぞれに
対応する電源線２０，２１がメモリアレイ外に配置され
た結果として、従来技術に係る図６に示す、２種類の電
源電圧ＶＤＤＡ，ＶＤＬそれぞれに対応してメモリアレ
イ内に配線される２本の電源線は、もはや、不要となっ
ており、したがって、本来、これら電源線は削除される
べきものではあるが、これを削除する代わりに、他の電
源線や信号線として積極的に流用しようというものであ
る。本例では、それら不要となった電源線は、オーバー
ドライブ回路１９各々からの切替出力電圧をスイッチＭ
ОＳ２４を介しセンスアンプ各々に供給するための電源
線２５として流用された上、図示の如くに結線されたも
のとなっている。
態にある配線を積極的に利用し、電源線や信号線として
の強化が図られるようにしたメモリアレイ内配線を示し
たものである。既述のように、本発明に係るメモリアレ
イでは、２種類の電源電圧ＶＤＤＡ，ＶＤＬそれぞれに
対応する電源線２０，２１がメモリアレイ外に配置され
た結果として、従来技術に係る図６に示す、２種類の電
源電圧ＶＤＤＡ，ＶＤＬそれぞれに対応してメモリアレ
イ内に配線される２本の電源線は、もはや、不要となっ
ており、したがって、本来、これら電源線は削除される
べきものではあるが、これを削除する代わりに、他の電
源線や信号線として積極的に流用しようというものであ
る。本例では、それら不要となった電源線は、オーバー
ドライブ回路１９各々からの切替出力電圧をスイッチＭ
ОＳ２４を介しセンスアンプ各々に供給するための電源
線２５として流用された上、図示の如くに結線されたも
のとなっている。
【００２１】最後に、オーバードライブ期間の延長につ
いて説明すれば、オーバードライブ回路１９各々が、図
１に示す如くに配置される場合、電源線２５上では、オ
ーバードライブ回路１９から離れる程に、電圧供給力が
低下することは否めないところである。したがって、こ
の電圧供給力の低下を補償すべく、オーバードライブ回
路制御信号φが所望に段階的に遅延制御されるようにし
たものである。具体的には、図４（Ａ）に示すように、
最も簡単な例として、メモリセルへのアドレス空間がそ
のアドレスの最上位ビット×９の状態によって、下位ア
ドレス空間と上位アドレス空間とに２分割される場合を
想定すれば、図４（Ｂ）に示すように、下位アドレス空
間内でのアドレスを以ってアクセスされる場合は、オー
バードライブ回路制御信号φは何等遅延されることなし
にアクセスされるが（点線表示）、上位アドレス空間内
でのアドレスを以ってアクセスされる場合には、オーバ
ードライブ回路制御信号φは所定に遅延された状態とし
てアクセスされるようにしたものである（実線表示）。
いて説明すれば、オーバードライブ回路１９各々が、図
１に示す如くに配置される場合、電源線２５上では、オ
ーバードライブ回路１９から離れる程に、電圧供給力が
低下することは否めないところである。したがって、こ
の電圧供給力の低下を補償すべく、オーバードライブ回
路制御信号φが所望に段階的に遅延制御されるようにし
たものである。具体的には、図４（Ａ）に示すように、
最も簡単な例として、メモリセルへのアドレス空間がそ
のアドレスの最上位ビット×９の状態によって、下位ア
ドレス空間と上位アドレス空間とに２分割される場合を
想定すれば、図４（Ｂ）に示すように、下位アドレス空
間内でのアドレスを以ってアクセスされる場合は、オー
バードライブ回路制御信号φは何等遅延されることなし
にアクセスされるが（点線表示）、上位アドレス空間内
でのアドレスを以ってアクセスされる場合には、オーバ
ードライブ回路制御信号φは所定に遅延された状態とし
てアクセスされるようにしたものである（実線表示）。
【００２２】図４（Ｃ）は、オーバードライブ回路制御
信号φを遅延制御するための回路を示したものである。
図示のように、オーバードライブ回路制御信号φが遅延
された状態として出力されるか否かは、アドレスの最上
位ビット×９の状態如何によるものとなっている。アド
レスの最上位ビット×９の状態が“Ｌ（０）”状態であ
って、下位アドレス空間内でのアクセスである場合に
は、ｐＭОＳ２６のみがОＮ状態におかれることで、オ
ーバードライブ回路制御信号φは何等遅延されることな
く、オーバードライブ回路１９各々に出力されるものと
なっている。しかしながら、アドレスの最上位ビット×
９の状態が“Ｈ（１）”状態であって、上位アドレス空
間内でのアクセスである場合は、ｎＭОＳ２７のみがО
Ｎ状態におかれることで、オーバードライブ回路制御信
号φは遅延器２８上で所定に遅延された状態として、オ
ーバードライブ回路１９各々に出力されるものとなって
いる。これまでにあっては、オーバードライブ回路制御
信号φ，ψはともに遅延制御される必要があったが、本
発明に係るオーバードライブ回路１９が採用される場合
には、オーバードライブ回路制御信号φに対する遅延制
御で済まされるものである。
信号φを遅延制御するための回路を示したものである。
図示のように、オーバードライブ回路制御信号φが遅延
された状態として出力されるか否かは、アドレスの最上
位ビット×９の状態如何によるものとなっている。アド
レスの最上位ビット×９の状態が“Ｌ（０）”状態であ
って、下位アドレス空間内でのアクセスである場合に
は、ｐＭОＳ２６のみがОＮ状態におかれることで、オ
ーバードライブ回路制御信号φは何等遅延されることな
く、オーバードライブ回路１９各々に出力されるものと
なっている。しかしながら、アドレスの最上位ビット×
９の状態が“Ｈ（１）”状態であって、上位アドレス空
間内でのアクセスである場合は、ｎＭОＳ２７のみがО
Ｎ状態におかれることで、オーバードライブ回路制御信
号φは遅延器２８上で所定に遅延された状態として、オ
ーバードライブ回路１９各々に出力されるものとなって
いる。これまでにあっては、オーバードライブ回路制御
信号φ，ψはともに遅延制御される必要があったが、本
発明に係るオーバードライブ回路１９が採用される場合
には、オーバードライブ回路制御信号φに対する遅延制
御で済まされるものである。
【００２３】以上、本発明者によってなされた発明を実
施形態に基き具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。
施形態に基き具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。
【００２４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）チップ全体としてのサイズの増大化が抑制され得
る半導体記憶装置が得られるものとなっている。 （２）チップ全体としてのサイズの増大化が抑制され得
るばかりか、オーバドライブ各々からの距離が大であっ
ても、電圧供給力が低下することがない半導体記憶装置
が得られるものとなっている。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）チップ全体としてのサイズの増大化が抑制され得
る半導体記憶装置が得られるものとなっている。 （２）チップ全体としてのサイズの増大化が抑制され得
るばかりか、オーバドライブ各々からの距離が大であっ
ても、電圧供給力が低下することがない半導体記憶装置
が得られるものとなっている。
【図１】２種類の電源電圧それぞれに対応する電源線が
メモリアレイに対し、如何に配置されるかを示す図であ
る。
メモリアレイに対し、如何に配置されるかを示す図であ
る。
【図２】本発明に係るオーバードライブ回路の一例での
具体的回路構成と、このオーバードライブ回路に入力さ
れるオーバードライブ回路制御信号φ，ψのタイミング
関係とを示す図である。
具体的回路構成と、このオーバードライブ回路に入力さ
れるオーバードライブ回路制御信号φ，ψのタイミング
関係とを示す図である。
【図３】不要状態、あるいは空き状態にある配線を積極
的に利用し、電源線や信号線としての強化が図られるよ
うにしたメモリアレイ内配線を示す図である。
的に利用し、電源線や信号線としての強化が図られるよ
うにしたメモリアレイ内配線を示す図である。
【図４】オーバードライブ回路制御信号φを遅延制御す
るための回路等を示す図である。
るための回路等を示す図である。
【図５】半導体記憶装置一般としてのチップのレイアウ
トと、メモリアレイの構成要素としてのサブアレイ（拡
大状態）とを示す図である。
トと、メモリアレイの構成要素としてのサブアレイ（拡
大状態）とを示す図である。
【図６】本発明の前提技術に係るチップでのオーバード
ライブ回路の配置状態を示す図である。
ライブ回路の配置状態を示す図である。
【図７】そのオーバードライブ回路の一例での具体的回
路構成と、このオーバードライブ回路に入力されるオー
バードライブ回路制御信号φ，ψのタイミング関係とを
示す図である。
路構成と、このオーバードライブ回路に入力されるオー
バードライブ回路制御信号φ，ψのタイミング関係とを
示す図である。
１５…間接周辺回路
１７…直接周辺回路
１９…オーバードライブ回路
２０，２１…２種類の電源電圧それぞれに対応する電源
線 ２４…スイッチＭОＳ ２５…センスアンプへの電源線 ２７，１９１…ｎＭОＳ ２６、１９２，１９４…ｐＭОＳ ２８…遅延器
線 ２４…スイッチＭОＳ ２５…センスアンプへの電源線 ２７，１９１…ｎＭОＳ ２６、１９２，１９４…ｐＭОＳ ２８…遅延器
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 二宮 幸一郎
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 宮武 伸一
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5M024 AA62 BB14 BB29 BB30 BB35
CC84 FF30 LL02 LL03 PP01
PP03 PP07 PP10
Claims (4)
- 【請求項１】 データ読出し用のセンスアンプと、２種
類の電源電圧Ｖ1，Ｖ2（＜Ｖ1）のうち、何れかを上記
センスアンプへの電源電圧として選択的に切替出力する
オーバードライブ回路とを少なくとも具備してなる半導
体記憶装置であって、オーバードライブ回路各々への、
２種類の電源電圧Ｖ1，Ｖ2それぞれに対応する電源線は
該オーバードライブ回路各々に共通化された状態として
メモリアレイ外に配線される一方、該メモリアレイ内に
は、上記オーバードライブ回路各々からの切替出力電圧
を上記センスアンプ各々に供給するための電源線が配線
されてなる半導体記憶装置。 - 【請求項２】 オーバードライブ回路各々からの切替出
力電圧をセンスアンプ各々に供給するための電源線とし
て、メモリアレイ内に既存状態として配線されている、
２種類の電源電圧Ｖ1，Ｖ2それぞれに対応する電源線が
そのまま流用されるようにした請求項１記載の半導体記
憶装置。 - 【請求項３】 データ読出し用のセンスアンプと、２種
類の電源電圧Ｖ1，Ｖ2（＜Ｖ1）のうち、何れかを上記
センスアンプへの電源電圧として選択的に切替出力する
オーバードライブ回路とを少なくとも具備してなる半導
体記憶装置であって、オーバードライブ回路各々への、
２種類の電源電圧Ｖ1，Ｖ2それぞれに対応する電源線は
該オーバードライブ回路各々に共通化された状態として
メモリアレイ外に配線される一方、該メモリアレイ内に
は、上記オーバードライブ回路各々からの切替出力電圧
を上記センスアンプ各々に供給するための電源線が配線
され、且つオーバードライブ回路各々からの距離に応じ
て、上記センスアンプ各々への電源電圧Ｖ1の供給期間
としてのオーバードライブ期間を延長せしめる回路が設
けられてなる半導体記憶装置。 - 【請求項４】 オーバードライブ回路各々からの切替出
力電圧をセンスアンプ各々に供給するための電源線とし
て、メモリアレイ内に既存状態として配線されている、
２種類の電源電圧Ｖ1，Ｖ2それぞれに対応する電源線が
そのまま流用されるようにした請求項３記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002033580A JP2003242780A (ja) | 2002-02-12 | 2002-02-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002033580A JP2003242780A (ja) | 2002-02-12 | 2002-02-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003242780A true JP2003242780A (ja) | 2003-08-29 |
Family
ID=27776331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002033580A Pending JP2003242780A (ja) | 2002-02-12 | 2002-02-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003242780A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593148B1 (ko) | 2005-05-30 | 2006-06-28 | 주식회사 하이닉스반도체 | 타입 변경 옵션을 가지는 반도체 메모리 장치의 오버드라이버 회로 |
| US7426150B2 (en) | 2005-04-01 | 2008-09-16 | Hynix Semiconductor Inc. | Sense amplifier overdriving circuit and semiconductor device using the same |
| US7450448B2 (en) | 2005-04-30 | 2008-11-11 | Hynix Semiconductor Inc. | Semiconductor memory device |
| JP2012252762A (ja) * | 2011-06-07 | 2012-12-20 | Elpida Memory Inc | 半導体装置 |
-
2002
- 2002-02-12 JP JP2002033580A patent/JP2003242780A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7426150B2 (en) | 2005-04-01 | 2008-09-16 | Hynix Semiconductor Inc. | Sense amplifier overdriving circuit and semiconductor device using the same |
| US7697339B2 (en) | 2005-04-01 | 2010-04-13 | Hynix Semiconductor Inc. | Sense amplifier overdriving circuit and semiconductor device using the same |
| US7450448B2 (en) | 2005-04-30 | 2008-11-11 | Hynix Semiconductor Inc. | Semiconductor memory device |
| KR100593148B1 (ko) | 2005-05-30 | 2006-06-28 | 주식회사 하이닉스반도체 | 타입 변경 옵션을 가지는 반도체 메모리 장치의 오버드라이버 회로 |
| JP2012252762A (ja) * | 2011-06-07 | 2012-12-20 | Elpida Memory Inc | 半導体装置 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061005 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071205 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080201 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080806 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081203 |