JPH11345488A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11345488A JPH11345488A JP10150889A JP15088998A JPH11345488A JP H11345488 A JPH11345488 A JP H11345488A JP 10150889 A JP10150889 A JP 10150889A JP 15088998 A JP15088998 A JP 15088998A JP H11345488 A JPH11345488 A JP H11345488A
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Abstract
(57)【要約】
【課題】 スタンバイ電流の低減対策として、サブスレ
ッショルド電流を低減でき、さらにゲート充電電流が低
減できる半導体記憶装置を提供する。 【解決手段】 ６４ＭビットＤＲＡＭであって、メモリ
セルアレイと、アドレスバッファ、デコーダ、ドライ
バ、センスアンプ、メインアンプ、入出力バッファなど
の周辺回路とから構成され、センスアンプＳＡのドライ
バを各センスアンプＳＡ内に１つずつ配置するドライバ
分散配置方式が用いられ、各相補ビット線ＢＬ，ＢＬＢ
に接続されるＰＭＯＳトランジスタＴＰ１，ＴＰ２の方
にドライバ用のＰＭＯＳトランジスタＴＤＰが接続さ
れ、このスタンバイ時のゲート電位をノード信号Ｎ４に
よって昇圧電源電位ＶＰＰに切り替えて待機させ、さら
にアクティブ状態からスタンバイ状態への切り替わりの
ときは、一旦、外部電源電位ＶＤＤで充電してから、不
足分を昇圧電源電位ＶＰＰで補う。
ッショルド電流を低減でき、さらにゲート充電電流が低
減できる半導体記憶装置を提供する。 【解決手段】 ６４ＭビットＤＲＡＭであって、メモリ
セルアレイと、アドレスバッファ、デコーダ、ドライ
バ、センスアンプ、メインアンプ、入出力バッファなど
の周辺回路とから構成され、センスアンプＳＡのドライ
バを各センスアンプＳＡ内に１つずつ配置するドライバ
分散配置方式が用いられ、各相補ビット線ＢＬ，ＢＬＢ
に接続されるＰＭＯＳトランジスタＴＰ１，ＴＰ２の方
にドライバ用のＰＭＯＳトランジスタＴＤＰが接続さ
れ、このスタンバイ時のゲート電位をノード信号Ｎ４に
よって昇圧電源電位ＶＰＰに切り替えて待機させ、さら
にアクティブ状態からスタンバイ状態への切り替わりの
ときは、一旦、外部電源電位ＶＤＤで充電してから、不
足分を昇圧電源電位ＶＰＰで補う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特にセンスアンプのドライバを各センスアン
プ内に１つずつ配置する、いわゆるドライバ分散配置方
式におけるスタンバイ電流の低減対策として好適なＤＲ
ＡＭなどの半導体記憶装置に適用して有効な技術に関す
る。
術に関し、特にセンスアンプのドライバを各センスアン
プ内に１つずつ配置する、いわゆるドライバ分散配置方
式におけるスタンバイ電流の低減対策として好適なＤＲ
ＡＭなどの半導体記憶装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、ＤＲＡＭにおけるセンスアンプのドライバでは、各
マットに１つ、たとえばセンスアンプの２５６個あるい
は５１２個に１つ程度の割合でドライバを配置し、レイ
アウト的な制約からドライバ定数を大きくできないた
め、オーバードライブ方式などを用いて高速化に対応す
る技術などが考えられる。
て、ＤＲＡＭにおけるセンスアンプのドライバでは、各
マットに１つ、たとえばセンスアンプの２５６個あるい
は５１２個に１つ程度の割合でドライバを配置し、レイ
アウト的な制約からドライバ定数を大きくできないた
め、オーバードライブ方式などを用いて高速化に対応す
る技術などが考えられる。
【０００３】なお、このようなＤＲＡＭなどの半導体記
憶装置に関する技術としては、たとえば１９９４年１１
月５日、株式会社培風館発行の「アドバンスト エレク
トロニクスＩ−９ 超ＬＳＩメモリ」などに記載される
技術などが挙げられる。
憶装置に関する技術としては、たとえば１９９４年１１
月５日、株式会社培風館発行の「アドバンスト エレク
トロニクスＩ−９ 超ＬＳＩメモリ」などに記載される
技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なオーバードライブ方式においては、センス動作時の消
費電流が大きいという問題が考えられる。それに対し
て、センスアンプのドライバを各センスアンプ内に１つ
ずつ配置することで、レイアウト的なデメリットがな
く、実効的なドライバ定数を大きくし、オーバードライ
ブを用いずに高速化を図ることが可能である。この方式
を、いわゆるドライバ分散配置方式と呼ぶ。
なオーバードライブ方式においては、センス動作時の消
費電流が大きいという問題が考えられる。それに対し
て、センスアンプのドライバを各センスアンプ内に１つ
ずつ配置することで、レイアウト的なデメリットがな
く、実効的なドライバ定数を大きくし、オーバードライ
ブを用いずに高速化を図ることが可能である。この方式
を、いわゆるドライバ分散配置方式と呼ぶ。
【０００５】しかし、この高速化技術として用いられる
ドライバ分散配置方式の場合、ドライバのＭＯＳトラン
ジスタの総チャネル幅が増加するため、チップ全体で見
た場合、サブスレッショルド電流が増加し、スタンバイ
電流が増えるという副作用が考えられる。
ドライバ分散配置方式の場合、ドライバのＭＯＳトラン
ジスタの総チャネル幅が増加するため、チップ全体で見
た場合、サブスレッショルド電流が増加し、スタンバイ
電流が増えるという副作用が考えられる。
【０００６】また、このようにドライバ分散配置方式を
用いて高速化を図る一方で、高集積化に伴うＭＯＳトラ
ンジスタの小型化のために、論理しきい電圧の低いＭＯ
Ｓトランジスタを用いる技術が考えられる。この技術
は、リーク電流によるサブスレッショルド電流が増加
し、ドライバ分散配置方式と同様にスタンバイ電流の増
加につながる。
用いて高速化を図る一方で、高集積化に伴うＭＯＳトラ
ンジスタの小型化のために、論理しきい電圧の低いＭＯ
Ｓトランジスタを用いる技術が考えられる。この技術
は、リーク電流によるサブスレッショルド電流が増加
し、ドライバ分散配置方式と同様にスタンバイ電流の増
加につながる。
【０００７】そこで、本発明の目的は、センスアンプの
ドライバ分散配置方式において、スタンバイ電流の低減
対策として、ＭＯＳトランジスタのゲート電位を工夫す
ることによってサブスレッショルド電流を低減すること
ができるＤＲＡＭなどの半導体記憶装置を提供するもの
である。
ドライバ分散配置方式において、スタンバイ電流の低減
対策として、ＭＯＳトランジスタのゲート電位を工夫す
ることによってサブスレッショルド電流を低減すること
ができるＤＲＡＭなどの半導体記憶装置を提供するもの
である。
【０００８】さらに、本発明の目的は、アクティブ状態
からスタンバイ状態に遷移するときのゲート電位を工夫
することにより、ゲート充電電流を低減することができ
る半導体記憶装置を提供するものである。
からスタンバイ状態に遷移するときのゲート電位を工夫
することにより、ゲート充電電流を低減することができ
る半導体記憶装置を提供するものである。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】すなわち、本発明の半導体記憶装置は、ド
ライバ分散配置方式を用いたＤＲＡＭなどにおいて、ビ
ット線をＨｉｇｈレベルに引き上げる方のドライバをＰ
ＭＯＳトランジスタとし、このスタンバイ時のゲート電
位をソース電位よりも高電位で待機させるものである。
ライバ分散配置方式を用いたＤＲＡＭなどにおいて、ビ
ット線をＨｉｇｈレベルに引き上げる方のドライバをＰ
ＭＯＳトランジスタとし、このスタンバイ時のゲート電
位をソース電位よりも高電位で待機させるものである。
【００１２】さらに、アクティブ状態からスタンバイ状
態に遷移するとき、ＰＭＯＳドライバのゲート電位を接
地電位から一旦外部電源電位まで充電し、その後で高電
位まで充電するようにしたものである。
態に遷移するとき、ＰＭＯＳドライバのゲート電位を接
地電位から一旦外部電源電位まで充電し、その後で高電
位まで充電するようにしたものである。
【００１３】よって、前記半導体記憶装置によれば、Ｐ
ＭＯＳトランジスタのスタンバイ時のゲート電位を高電
位で待機させることにより、センスアンプのドライバの
サブスレッショルド電流を低減することができる。この
サブスレッショルド電流の低減効果は、ＰＭＯＳトラン
ジスタのゲート−ソース間の電圧関係から自明である。
すなわち、従来に比べてＶｇｓ−Ｉｄｓ特性の低電圧側
を使用ポイントとするためである。
ＭＯＳトランジスタのスタンバイ時のゲート電位を高電
位で待機させることにより、センスアンプのドライバの
サブスレッショルド電流を低減することができる。この
サブスレッショルド電流の低減効果は、ＰＭＯＳトラン
ジスタのゲート−ソース間の電圧関係から自明である。
すなわち、従来に比べてＶｇｓ−Ｉｄｓ特性の低電圧側
を使用ポイントとするためである。
【００１４】さらに、ゲート充電電流を低減することが
できる。一般に高電位発生回路は効率が悪く、高電位で
電荷を供給するためには、高電位発生回路自身でそれ以
上の電荷を消費してしまうため、高電位電源を使うとチ
ップトータルの電流は増加する傾向にある。このねらい
は、効率の悪い高電位電源をできるだけ用いずにＰＭＯ
Ｓトランジスタのゲートを充電するために、チップ外部
電源でダイレクトに外部電源電位まで充電し、不足分だ
けに高電位電源を使って充電することにより消費電流の
低減を図るところにある。
できる。一般に高電位発生回路は効率が悪く、高電位で
電荷を供給するためには、高電位発生回路自身でそれ以
上の電荷を消費してしまうため、高電位電源を使うとチ
ップトータルの電流は増加する傾向にある。このねらい
は、効率の悪い高電位電源をできるだけ用いずにＰＭＯ
Ｓトランジスタのゲートを充電するために、チップ外部
電源でダイレクトに外部電源電位まで充電し、不足分だ
けに高電位電源を使って充電することにより消費電流の
低減を図るところにある。
【００１５】この結果、センスアンプのドライバ分散配
置方式において、スタンバイ電流、動作電流の抑制が可
能となり、高速化および高集積化を実現することができ
る。特に、ＤＲＡＭ、このＤＲＡＭ混載ロジックＬＳＩ
などに適用することができる。
置方式において、スタンバイ電流、動作電流の抑制が可
能となり、高速化および高集積化を実現することができ
る。特に、ＤＲＡＭ、このＤＲＡＭ混載ロジックＬＳＩ
などに適用することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】図１は本発明の一実施の形態である半導体
記憶装置を示す概略ブロック図、図２は本実施の形態の
半導体記憶装置において、センスアンプとその周辺回路
を示す回路図、図３はセンスアンプのドライバのノード
信号を示すタイムチャートである。
記憶装置を示す概略ブロック図、図２は本実施の形態の
半導体記憶装置において、センスアンプとその周辺回路
を示す回路図、図３はセンスアンプのドライバのノード
信号を示すタイムチャートである。
【００１８】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。
憶装置の構成を説明する。
【００１９】本実施の形態の半導体記憶装置は、たとえ
ば６４ＭビットＤＲＡＭとされ、複数のメモリセルから
なるメモリセルアレイＭＣＡと、このメモリセルアレイ
ＭＣＡのアドレスを指定するためのロウアドレスバッフ
ァＲＡＢ、カラムアドレスバッファＣＡＢ、ロウデコー
ダＲＤＥ、カラムデコーダＣＤＥ、ロウドライバＲＤ
Ｒ、およびカラムドライバＣＤＲと、データの読み出し
／書き込みを行うためのセンスアンプＳＡ、メインアン
プＭＡ、出力バッファＤＯＢおよび入力バッファＤＩＢ
と、各制御信号のバッファＲＢ，ＣＢ，ＷＢと、内部電
圧発生回路ＶＧなどの周知の構成からなり、これらが周
知の半導体製造技術によって１個の半導体チップ上に形
成されて構成されている。
ば６４ＭビットＤＲＡＭとされ、複数のメモリセルから
なるメモリセルアレイＭＣＡと、このメモリセルアレイ
ＭＣＡのアドレスを指定するためのロウアドレスバッフ
ァＲＡＢ、カラムアドレスバッファＣＡＢ、ロウデコー
ダＲＤＥ、カラムデコーダＣＤＥ、ロウドライバＲＤ
Ｒ、およびカラムドライバＣＤＲと、データの読み出し
／書き込みを行うためのセンスアンプＳＡ、メインアン
プＭＡ、出力バッファＤＯＢおよび入力バッファＤＩＢ
と、各制御信号のバッファＲＢ，ＣＢ，ＷＢと、内部電
圧発生回路ＶＧなどの周知の構成からなり、これらが周
知の半導体製造技術によって１個の半導体チップ上に形
成されて構成されている。
【００２０】このＤＲＡＭには、外部からアドレス信号
Ａｉが入力され、ロウアドレスバッファＲＡＢ、カラム
アドレスバッファＣＡＢによりロウアドレス信号、カラ
ムアドレス信号が生成されて、それぞれロウデコーダＲ
ＤＥおよびロウドライバＲＤＲ、カラムデコーダＣＤＥ
およびカラムドライバＣＤＲを介してメモリセルアレイ
ＭＣＡ内の任意のメモリセルが選択される。そして、読
み出し動作時には、センスアンプＳＡ、入出力線Ｉ／
Ｏ、メインアンプＭＡを介して出力バッファＤＯＢから
出力データＤｏが出力され、書き込み動作時には、入力
データＤｉが入力バッファＤＩＢから入力される。
Ａｉが入力され、ロウアドレスバッファＲＡＢ、カラム
アドレスバッファＣＡＢによりロウアドレス信号、カラ
ムアドレス信号が生成されて、それぞれロウデコーダＲ
ＤＥおよびロウドライバＲＤＲ、カラムデコーダＣＤＥ
およびカラムドライバＣＤＲを介してメモリセルアレイ
ＭＣＡ内の任意のメモリセルが選択される。そして、読
み出し動作時には、センスアンプＳＡ、入出力線Ｉ／
Ｏ、メインアンプＭＡを介して出力バッファＤＯＢから
出力データＤｏが出力され、書き込み動作時には、入力
データＤｉが入力バッファＤＩＢから入力される。
【００２１】さらに、ＤＲＡＭの制御信号として、外部
からロウアドレスストローブ信号／ＲＡＳ、カラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥなどがそれぞれバッファＲＢ，ＣＢ，ＷＢを介して
入力され、これらの制御信号に基づいて内部制御信号が
生成され、この内部制御信号により内部回路の動作が制
御される。また、内部電源系統は、外部から外部電源電
位ＶＤＤ、接地電位ＶＳＳが入力され、内部電圧発生回
路ＶＧにより、基板電位、昇圧電源電位、降圧電源電位
などの各種内部電圧レベルが発生され、それぞれメモリ
セルアレイＭＣＡおよびその周辺回路などの内部回路に
供給される。
からロウアドレスストローブ信号／ＲＡＳ、カラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥなどがそれぞれバッファＲＢ，ＣＢ，ＷＢを介して
入力され、これらの制御信号に基づいて内部制御信号が
生成され、この内部制御信号により内部回路の動作が制
御される。また、内部電源系統は、外部から外部電源電
位ＶＤＤ、接地電位ＶＳＳが入力され、内部電圧発生回
路ＶＧにより、基板電位、昇圧電源電位、降圧電源電位
などの各種内部電圧レベルが発生され、それぞれメモリ
セルアレイＭＣＡおよびその周辺回路などの内部回路に
供給される。
【００２２】特に、本実施の形態においては、センスア
ンプＳＡのドライバを各センスアンプＳＡ内に１つずつ
配置するドライバ分散配置方式が用いられ、このドライ
バＭＯＳトランジスタおよびノード信号が工夫されてい
る。
ンプＳＡのドライバを各センスアンプＳＡ内に１つずつ
配置するドライバ分散配置方式が用いられ、このドライ
バＭＯＳトランジスタおよびノード信号が工夫されてい
る。
【００２３】たとえば、センスアンプＳＡは、図２に示
すように、各相補ビット線ＢＬ，ＢＬＢに接続される１
対のＰＭＯＳトランジスタＴＰ１，ＴＰ２と１対のＮＭ
ＯＳトランジスタＴＮ１，ＴＮ２とから構成され、ＰＭ
ＯＳトランジスタＴＰ１，ＴＰ２の方にドライバ用のＰ
ＭＯＳトランジスタＴＤＰ、ＮＭＯＳトランジスタＴＮ
１，ＴＮ２の方にドライバ用のＮＭＯＳトランジスタＴ
ＤＮがそれぞれ接続されている。このドライバ用のＰＭ
ＯＳトランジスタＴＤＰ、ＮＭＯＳトランジスタＴＤＮ
はセンスアンプＳＡの内部に設けられている。
すように、各相補ビット線ＢＬ，ＢＬＢに接続される１
対のＰＭＯＳトランジスタＴＰ１，ＴＰ２と１対のＮＭ
ＯＳトランジスタＴＮ１，ＴＮ２とから構成され、ＰＭ
ＯＳトランジスタＴＰ１，ＴＰ２の方にドライバ用のＰ
ＭＯＳトランジスタＴＤＰ、ＮＭＯＳトランジスタＴＮ
１，ＴＮ２の方にドライバ用のＮＭＯＳトランジスタＴ
ＤＮがそれぞれ接続されている。このドライバ用のＰＭ
ＯＳトランジスタＴＤＰ、ＮＭＯＳトランジスタＴＤＮ
はセンスアンプＳＡの内部に設けられている。
【００２４】すなわち、センスアンプＳＡの１対のＰＭ
ＯＳトランジスタＴＰ１，ＴＰ２において、一方のＰＭ
ＯＳトランジスタＴＰ１のゲートがビット線ＢＬＢに、
ドレインがビット線ＢＬにそれぞれ接続され、他方のＰ
ＭＯＳトランジスタＴＰ２は逆にゲートがビット線ＢＬ
に、ドレインがビット線ＢＬＢにそれぞれ接続され、ソ
ースは共通にコモンソース線ＣＳＰに接続されるととも
に、ドライバ用のＰＭＯＳトランジスタＴＤＰのドレイ
ンに接続されている。このドライバ用のＰＭＯＳトラン
ジスタＴＤＰのゲートは制御回路ＣＳの出力である制御
線ＣＰに接続され、ソースにはソース電位ＶＤＬが印加
されている。
ＯＳトランジスタＴＰ１，ＴＰ２において、一方のＰＭ
ＯＳトランジスタＴＰ１のゲートがビット線ＢＬＢに、
ドレインがビット線ＢＬにそれぞれ接続され、他方のＰ
ＭＯＳトランジスタＴＰ２は逆にゲートがビット線ＢＬ
に、ドレインがビット線ＢＬＢにそれぞれ接続され、ソ
ースは共通にコモンソース線ＣＳＰに接続されるととも
に、ドライバ用のＰＭＯＳトランジスタＴＤＰのドレイ
ンに接続されている。このドライバ用のＰＭＯＳトラン
ジスタＴＤＰのゲートは制御回路ＣＳの出力である制御
線ＣＰに接続され、ソースにはソース電位ＶＤＬが印加
されている。
【００２５】同様に、センスアンプＳＡの１対のＮＭＯ
ＳトランジスタＴＮ１，ＴＮ２において、一方のＮＭＯ
ＳトランジスタＴＮ１のゲートがビット線ＢＬＢに、ド
レインがビット線ＢＬにそれぞれ接続され、他方のＮＭ
ＯＳトランジスタＴＮ２は逆にゲートがビット線ＢＬ
に、ドレインがビット線ＢＬＢにそれぞれ接続され、ソ
ースは共通にコモンソース線ＣＳＮに接続されるととも
に、ドライバ用のＮＭＯＳトランジスタＴＤＮのドレイ
ンに接続されている。このドライバ用のＮＭＯＳトラン
ジスタＴＤＮのゲートは制御線ＣＮに接続され、ソース
は接地電位ＶＳＳに接続されている。
ＳトランジスタＴＮ１，ＴＮ２において、一方のＮＭＯ
ＳトランジスタＴＮ１のゲートがビット線ＢＬＢに、ド
レインがビット線ＢＬにそれぞれ接続され、他方のＮＭ
ＯＳトランジスタＴＮ２は逆にゲートがビット線ＢＬ
に、ドレインがビット線ＢＬＢにそれぞれ接続され、ソ
ースは共通にコモンソース線ＣＳＮに接続されるととも
に、ドライバ用のＮＭＯＳトランジスタＴＤＮのドレイ
ンに接続されている。このドライバ用のＮＭＯＳトラン
ジスタＴＤＮのゲートは制御線ＣＮに接続され、ソース
は接地電位ＶＳＳに接続されている。
【００２６】制御回路ＣＳは、ＰＭＯＳトランジスタＴ
Ｐ３と、ＰＭＯＳトランジスタＴＰ４およびＮＭＯＳト
ランジスタＴＮ３からなるＣＭＯＳ回路とから構成さ
れ、各トランジスタはゲート制御信号Ｎ１〜Ｎ３により
それぞれ制御される。ＰＭＯＳトランジスタＴＰ３のソ
ースは外部電源電位ＶＤＤに接続され、ＰＭＯＳトラン
ジスタＴＰ４のソースには昇圧電源発生回路の出力であ
る昇圧電源電位ＶＰＰが印加され、ＮＭＯＳトランジス
タＴＮ３のソースは接地電位ＶＳＳに接続されている。
ＰＭＯＳトランジスタＴＰ３、ＰＭＯＳトランジスタＴ
Ｐ４およびＮＭＯＳトランジスタＴＮ３のドレインは共
通に接続され、この接続ノードから出力信号が取り出さ
れる。
Ｐ３と、ＰＭＯＳトランジスタＴＰ４およびＮＭＯＳト
ランジスタＴＮ３からなるＣＭＯＳ回路とから構成さ
れ、各トランジスタはゲート制御信号Ｎ１〜Ｎ３により
それぞれ制御される。ＰＭＯＳトランジスタＴＰ３のソ
ースは外部電源電位ＶＤＤに接続され、ＰＭＯＳトラン
ジスタＴＰ４のソースには昇圧電源発生回路の出力であ
る昇圧電源電位ＶＰＰが印加され、ＮＭＯＳトランジス
タＴＮ３のソースは接地電位ＶＳＳに接続されている。
ＰＭＯＳトランジスタＴＰ３、ＰＭＯＳトランジスタＴ
Ｐ４およびＮＭＯＳトランジスタＴＮ３のドレインは共
通に接続され、この接続ノードから出力信号が取り出さ
れる。
【００２７】以上のようなセンスアンプＳＡ、制御回路
ＣＳの構成において、外部電源電位ＶＤＤ（たとえば2.
５Ｖ）の場合、センスアンプＳＡのドライバ用のＰＭＯ
ＳトランジスタＴＤＰでは、ソース電位はＶＤＬ（たと
えば1.８Ｖ程度）である。それに対し、ＰＭＯＳトラン
ジスタＴＤＰの制御線ＣＰのゲートノード信号Ｎ４の電
位を、スタンバイ時は昇圧電源電位ＶＰＰ（たとえば3.
６Ｖ）、アクティブ時は接地電位ＶＳＳ（０Ｖ）にす
る。このゲートノード信号Ｎ４は、たとえば図３のよう
なタイムチャートに基づいて動作する制御回路ＣＳによ
り制御される。なお、ＮＭＯＳトランジスタＴＤＮの制
御線ＣＮは、スタンバイ時に接地電位ＶＳＳ、アクティ
ブ時にソース電位ＶＤＬにする。
ＣＳの構成において、外部電源電位ＶＤＤ（たとえば2.
５Ｖ）の場合、センスアンプＳＡのドライバ用のＰＭＯ
ＳトランジスタＴＤＰでは、ソース電位はＶＤＬ（たと
えば1.８Ｖ程度）である。それに対し、ＰＭＯＳトラン
ジスタＴＤＰの制御線ＣＰのゲートノード信号Ｎ４の電
位を、スタンバイ時は昇圧電源電位ＶＰＰ（たとえば3.
６Ｖ）、アクティブ時は接地電位ＶＳＳ（０Ｖ）にす
る。このゲートノード信号Ｎ４は、たとえば図３のよう
なタイムチャートに基づいて動作する制御回路ＣＳによ
り制御される。なお、ＮＭＯＳトランジスタＴＤＮの制
御線ＣＮは、スタンバイ時に接地電位ＶＳＳ、アクティ
ブ時にソース電位ＶＤＬにする。
【００２８】図３のように、アクティブ状態では、ＰＭ
ＯＳトランジスタＴＰ３のゲート制御信号Ｎ１を外部電
源電位ＶＤＤ、ＰＭＯＳトランジスタＴＰ４のゲート制
御信号Ｎ２を昇圧電源電位ＶＰＰ、ＮＭＯＳトランジス
タＴＮ３のゲート制御信号Ｎ３を外部電源電位ＶＤＤに
して、センスアンプＳＡのドライバ用のＰＭＯＳトラン
ジスタＴＤＰのゲートノード信号Ｎ４を接地電位ＶＳＳ
にする。
ＯＳトランジスタＴＰ３のゲート制御信号Ｎ１を外部電
源電位ＶＤＤ、ＰＭＯＳトランジスタＴＰ４のゲート制
御信号Ｎ２を昇圧電源電位ＶＰＰ、ＮＭＯＳトランジス
タＴＮ３のゲート制御信号Ｎ３を外部電源電位ＶＤＤに
して、センスアンプＳＡのドライバ用のＰＭＯＳトラン
ジスタＴＤＰのゲートノード信号Ｎ４を接地電位ＶＳＳ
にする。
【００２９】このアクティブ状態からスタンバイ状態へ
の切り替わりのときは、一旦、ＰＭＯＳトランジスタＴ
Ｐ３のゲート制御信号Ｎ１を接地電位ＶＳＳ、ＮＭＯＳ
トランジスタＴＮ３のゲート制御信号Ｎ３を接地電位Ｖ
ＳＳにして、センスアンプＳＡのドライバ用のＰＭＯＳ
トランジスタＴＤＰのゲートノード信号Ｎ４を外部電源
電位ＶＤＤにする。このとき、ＰＭＯＳトランジスタＴ
Ｐ４のゲート制御信号Ｎ２は昇圧電源電位ＶＰＰに維持
されている。これにより、一旦、外部電源電位ＶＤＤで
充電することができる。
の切り替わりのときは、一旦、ＰＭＯＳトランジスタＴ
Ｐ３のゲート制御信号Ｎ１を接地電位ＶＳＳ、ＮＭＯＳ
トランジスタＴＮ３のゲート制御信号Ｎ３を接地電位Ｖ
ＳＳにして、センスアンプＳＡのドライバ用のＰＭＯＳ
トランジスタＴＤＰのゲートノード信号Ｎ４を外部電源
電位ＶＤＤにする。このとき、ＰＭＯＳトランジスタＴ
Ｐ４のゲート制御信号Ｎ２は昇圧電源電位ＶＰＰに維持
されている。これにより、一旦、外部電源電位ＶＤＤで
充電することができる。
【００３０】この外部電源電位ＶＤＤで充電後は、ＰＭ
ＯＳトランジスタＴＰ３のゲート制御信号Ｎ１を外部電
源電位ＶＤＤ、ＰＭＯＳトランジスタＴＰ４のゲート制
御信号Ｎ２を接地電位ＶＳＳにして、センスアンプＳＡ
のドライバ用のＰＭＯＳトランジスタＴＤＰのゲートノ
ード信号Ｎ４を昇圧電源電位ＶＰＰにする。このとき、
ＮＭＯＳトランジスタＴＮ３のゲート制御信号Ｎ３は接
地電位ＶＳＳに維持されている。これにより、昇圧電源
電位ＶＰＰで充電することができるので、外部電源電位
ＶＤＤでの充電の不足分を昇圧電源電位ＶＰＰで補うこ
とができる。
ＯＳトランジスタＴＰ３のゲート制御信号Ｎ１を外部電
源電位ＶＤＤ、ＰＭＯＳトランジスタＴＰ４のゲート制
御信号Ｎ２を接地電位ＶＳＳにして、センスアンプＳＡ
のドライバ用のＰＭＯＳトランジスタＴＤＰのゲートノ
ード信号Ｎ４を昇圧電源電位ＶＰＰにする。このとき、
ＮＭＯＳトランジスタＴＮ３のゲート制御信号Ｎ３は接
地電位ＶＳＳに維持されている。これにより、昇圧電源
電位ＶＰＰで充電することができるので、外部電源電位
ＶＤＤでの充電の不足分を昇圧電源電位ＶＰＰで補うこ
とができる。
【００３１】従って、本実施の形態の半導体記憶装置に
よれば、センスアンプＳＡのＰＭＯＳトランジスタＴＰ
１，ＴＰ２の方のドライバをＰＭＯＳトランジスタＴＤ
Ｐとし、このスタンバイ時のゲート電位をノード信号Ｎ
４によって昇圧電源電位ＶＰＰに切り替えて待機させる
ことにより、センスアンプＳＡのドライバのサブスレッ
ショルド電流を低減させることができる。さらに、アク
ティブ状態からスタンバイ状態への切り替わりのとき
は、効率の悪い昇圧電源電位ＶＰＰをできるだけ用いず
に、一旦、外部電源電位ＶＤＤで充電してから、不足分
を昇圧電源電位ＶＰＰで補うことにより、充電時の低消
費電流化を図ることができる。この結果、スタンバイ電
流、動作電流を抑制することができる。
よれば、センスアンプＳＡのＰＭＯＳトランジスタＴＰ
１，ＴＰ２の方のドライバをＰＭＯＳトランジスタＴＤ
Ｐとし、このスタンバイ時のゲート電位をノード信号Ｎ
４によって昇圧電源電位ＶＰＰに切り替えて待機させる
ことにより、センスアンプＳＡのドライバのサブスレッ
ショルド電流を低減させることができる。さらに、アク
ティブ状態からスタンバイ状態への切り替わりのとき
は、効率の悪い昇圧電源電位ＶＰＰをできるだけ用いず
に、一旦、外部電源電位ＶＤＤで充電してから、不足分
を昇圧電源電位ＶＰＰで補うことにより、充電時の低消
費電流化を図ることができる。この結果、スタンバイ電
流、動作電流を抑制することができる。
【００３２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３３】たとえば、前記実施の形態においては、ス
タンバイ時のゲート電位を昇圧電源電位に切り替える場
合について説明したが、これに限定されるものではな
く、外部電源電位でもよく、この場合には、サブスレッ
ショルド電流は前記よりも大きめになるが、制御回路の
構成を簡単にすることができる。
タンバイ時のゲート電位を昇圧電源電位に切り替える場
合について説明したが、これに限定されるものではな
く、外部電源電位でもよく、この場合には、サブスレッ
ショルド電流は前記よりも大きめになるが、制御回路の
構成を簡単にすることができる。
【００３４】さらに、ＤＲＡＭに適用する場合に限ら
ず、シンクロナスＤＲＡＭ、ラムバス仕様ＤＲＡＭなど
の他の半導体記憶装置や、このＤＲＡＭ混載ロジックＬ
ＳＩなどに広く適用可能である。
ず、シンクロナスＤＲＡＭ、ラムバス仕様ＤＲＡＭなど
の他の半導体記憶装置や、このＤＲＡＭ混載ロジックＬ
ＳＩなどに広く適用可能である。
【００３５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３６】(1).ビット線をＨｉｇｈレベルに引き上げ
る方のドライバをＰＭＯＳトランジスタとし、このスタ
ンバイ時のゲート電位をソース電位よりも高電位で待機
させることで、ＰＭＯＳトランジスタのゲート−ソース
間の電圧関係の低電圧側を使用することができるので、
センスアンプのドライバのサブスレッショルド電流を低
減することが可能となる。
る方のドライバをＰＭＯＳトランジスタとし、このスタ
ンバイ時のゲート電位をソース電位よりも高電位で待機
させることで、ＰＭＯＳトランジスタのゲート−ソース
間の電圧関係の低電圧側を使用することができるので、
センスアンプのドライバのサブスレッショルド電流を低
減することが可能となる。
【００３７】(2).アクティブ状態からスタンバイ状態に
遷移するとき、ＰＭＯＳドライバのゲート電位を０Ｖか
ら一旦外部電源電位まで充電し、その後で高電位まで充
電するようにしたことで、効率の悪い高電位電源をでき
るだけ用いずに、不足分だけに高電位電源を使ってＰＭ
ＯＳトランジスタのゲートを充電することができるの
で、ゲート充電電流を低減することが可能となる。
遷移するとき、ＰＭＯＳドライバのゲート電位を０Ｖか
ら一旦外部電源電位まで充電し、その後で高電位まで充
電するようにしたことで、効率の悪い高電位電源をでき
るだけ用いずに、不足分だけに高電位電源を使ってＰＭ
ＯＳトランジスタのゲートを充電することができるの
で、ゲート充電電流を低減することが可能となる。
【００３８】(3).前記(1) および(2) により、センスア
ンプのドライバ分散配置方式を用いたＤＲＡＭ、このＤ
ＲＡＭ混載ロジックＬＳＩなどの半導体記憶装置におい
て、スタンバイ電流、動作電流を抑制することができる
ので、高速化および高集積化を実現することが可能とな
る。
ンプのドライバ分散配置方式を用いたＤＲＡＭ、このＤ
ＲＡＭ混載ロジックＬＳＩなどの半導体記憶装置におい
て、スタンバイ電流、動作電流を抑制することができる
ので、高速化および高集積化を実現することが可能とな
る。
【図１】本発明の一実施の形態である半導体記憶装置を
示す概略ブロック図である。
示す概略ブロック図である。
【図２】本発明の一実施の形態の半導体記憶装置におい
て、センスアンプとその周辺回路を示す回路図である。
て、センスアンプとその周辺回路を示す回路図である。
【図３】本発明の一実施の形態の半導体記憶装置におい
て、センスアンプのドライバのノード信号を示すタイム
チャートである。
て、センスアンプのドライバのノード信号を示すタイム
チャートである。
ＭＣＡ メモリセルアレイ ＲＡＢ ロウアドレスバッファ ＣＡＢ カラムアドレスバッファ ＲＤＥ ロウデコーダ ＣＤＥ カラムデコーダ ＲＤＲ ロウドライバ ＣＤＲ カラムドライバ ＳＡ センスアンプ ＭＡ メインアンプ ＤＯＢ 出力バッファ ＤＩＢ 入力バッファ ＲＢ，ＣＢ，ＷＢ バッファ ＶＧ 内部電圧発生回路 ＣＳ 制御回路 ＴＰ１〜ＴＰ４ ＰＭＯＳトランジスタ ＴＮ１〜ＴＮ３ ＮＭＯＳトランジスタ ＴＤＰ ドライバ用のＰＭＯＳトランジスタ ＴＤＮ ドライバ用のＮＭＯＳトランジスタ
Claims (4)
- 【請求項１】 センスアンプのドライバ分散配置方式を
用いた半導体記憶装置であって、前記センスアンプのビ
ット線をＨｉｇｈレベルに引き上げる方のドライバがＰ
ＭＯＳトランジスタからなり、このＰＭＯＳトランジス
タのゲート電位をスタンバイ時にソース電位よりも高電
位にすることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置であっ
て、前記スタンバイ時の高電位は、昇圧電源電位または
外部電源電位であることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置であっ
て、アクティブ状態からスタンバイ状態に遷移すると
き、一旦、前記ＰＭＯＳトランジスタのゲート電位を接
地電位から外部電源電位まで充電し、その後で高電位ま
で充電することを特徴とする半導体記憶装置。 - 【請求項４】 請求項１、２または３記載の半導体記憶
装置であって、前記半導体記憶装置は、ＤＲＡＭである
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10150889A JPH11345488A (ja) | 1998-06-01 | 1998-06-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10150889A JPH11345488A (ja) | 1998-06-01 | 1998-06-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345488A true JPH11345488A (ja) | 1999-12-14 |
Family
ID=15506607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10150889A Pending JPH11345488A (ja) | 1998-06-01 | 1998-06-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345488A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795328B2 (en) | 2002-05-29 | 2004-09-21 | Fujitsu Limited | Semiconductor memory device |
| JP2007504594A (ja) * | 2003-09-05 | 2007-03-01 | ズィーモス テクノロジー，インコーポレイテッド | ダイナミック・メモリー、センス増幅器回路、ワード線駆動回路、制御信号ｐｘ駆動回路、信号センス又はリストア方法、及び漏れ電流低減方法 |
| US7554871B2 (en) | 2006-06-08 | 2009-06-30 | Hynix Semiconductor Inc. | Semiconductor memory apparatus |
-
1998
- 1998-06-01 JP JP10150889A patent/JPH11345488A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795328B2 (en) | 2002-05-29 | 2004-09-21 | Fujitsu Limited | Semiconductor memory device |
| JP2007504594A (ja) * | 2003-09-05 | 2007-03-01 | ズィーモス テクノロジー，インコーポレイテッド | ダイナミック・メモリー、センス増幅器回路、ワード線駆動回路、制御信号ｐｘ駆動回路、信号センス又はリストア方法、及び漏れ電流低減方法 |
| US7554871B2 (en) | 2006-06-08 | 2009-06-30 | Hynix Semiconductor Inc. | Semiconductor memory apparatus |
| US7773402B2 (en) | 2006-06-08 | 2010-08-10 | Hynix Semiconductor Inc. | Semiconductor memory apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060516 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060720 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060725 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070110 |